CN113517195A - 一种用于FinFET防穿通的固相源掺杂方法 - Google Patents

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Abstract

本发明提供一种用于FinFET防穿通的固相源掺杂方法，形成多个包含Fin结构的第一、第二结构；沉积覆盖Fin结构下端的层间介质层；侧墙层覆盖在未被层间介质层覆盖的Fin结构上端侧壁；对层间介质层进行回刻，沉积BSG层；帽层覆盖基底及Fin结构的BSG层和侧墙层；去除第二结构的BSG层和帽层；沉积覆盖第一、第二结构的PSG层，去除第一、第二结构顶部的PSG层；退火使Fin结构侧壁的BSG层、PSG层分别向与各自直接接触的Fin结构内部进行侧向扩散。本发明提出一种对ATP区域进行特殊的掺杂方法，其他诸如Fin结构底部或顶部的区域不含重掺杂；较低掺杂量的Fin结构顶部有利于获得较高沟道迁移率；较低掺杂量的Fin结构的底部有利于抑制自然热效应，并且有利于基底散热。

Description

一种用于FinFET防穿通的固相源掺杂方法
技术领域
本发明涉及半导体技术领域，特别是涉及一种用于FinFET防穿通的固相源掺杂方法。
背景技术
随着MOS规模的不断扩大，FinFET(鳍式晶体管)器件成为了CMOS的进一步技术拓展，FinFET器件结构的主要优点是其优越的静电完整性，它在很大程度上依赖于沟道形貌，其中FIN(鳍式部分)被金属栅极(MG)包裹在FIN顶部的深度H以下，FIN下部有更大的穿透风险，特别是当源漏沟道越深、掺杂浓度越高时。
目前APT(抗穿通)掺杂注入后，存在损伤问题，FIN的顶部掺杂浓度极低，载流子的迁移率较高，对FIN器件性能较好；FIN结构的底部掺杂较高，且掺杂体向上扩散到沟道的能力较差，不利于载流子迁移率的提高。
如图1a和图1b所示，图1a显示为现有技术中FIN结构体区中具有抗穿通(APT)掺杂分布示意图；图1b显示为FIN底部APT掺杂分布示意图，由此可见，FIN高度(HFIN)和宽度(WFIN)，APT掺杂峰位和尾部的参数是研究的关键。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种用于FinFET防穿通的固相源掺杂方法，用于解决现有技术中在FinFET结构的制程中，不能同时满足FIN底部的沟道中高迁移率和FIN底部抗穿透风险的问题。
为实现上述目的及其他相关目的，本发明提供一种用于FinFET防穿通的固相源掺杂方法，至少包括：
步骤一、提供基底，在所述基底上刻蚀形成多个Fin结构，所述Fin结构上形成有缓冲层；所述缓冲层上形成有硬掩膜层；所述Fin结构、缓冲层以及硬掩膜层构成叠层，其中用作NMOS的所述叠层为第一结构；用作PMOS的所述叠层为第二结构；
步骤二、在所述基底上沉积层间介质层，所述层间介质层同时覆盖所述多个Fin结构的下端侧壁部分；之后形成侧墙层，所述侧墙层覆盖在未被所述层间介质层覆盖的所述Fin结构的上端侧壁部分、所述缓冲层和所述硬掩膜层的侧壁以及所述硬掩膜层的顶部；
步骤三、刻蚀去除所述基底上的所述侧墙层；所述层间介质层上表面与所述Fin结构顶部的距离为H1；所述层间介质层上表面与所述Fin结构根部的距离为H2；
步骤四、对所述层间介质层进行回刻并重新沉积至其上表面与所述侧墙层底部的距离为H4，剩余的所述层间介质层的厚度为H3；
步骤五、沉积覆盖所述基底上表面与所述Fin结构的BSG层；其中所述距离为H4处的所述Fin结构的侧壁与所述BSG层直接接触；所述距离为H1处的所述Fin结构的侧壁与所述侧墙层直接接触；
步骤六、刻蚀去除所述基底上表面的所述BSG层；
步骤七、沉积帽层，所述帽层覆盖所述基底上表面以及所述Fin结构外表面的所述BSG层和所述侧墙层；
步骤八、去除所述第二结构上的所述BSG层和所述帽层；
步骤九、沉积覆盖所述基底上表面以及所述第一、第二结构的PSG层，并刻蚀去除所述基底上表面和所述第一、第二结构顶部的所述PSG层；
步骤十、去除剩余的所述厚度为H3的层间介质层；
步骤十一、进行热退火工艺，使得所述Fin结构侧壁的所述BSG层、PSG层分别向与各自直接接触的所述Fin结构内部进行侧向扩散。
优选地，步骤一中的所述缓冲层为二氧化硅。
优选地，步骤一中的硬掩膜层为氮化硅。
优选地，步骤三中的所述距离H2为所述距离H1的两倍。
优选地，步骤四中的所述距离H4为所述距离H2的一半。
优选地，步骤五中的所述BSG层为硼酸硅玻璃。
优选地，步骤八中去除所述第二结构上的所述BSG层和所述帽层的过程中，将所述第一结构用刻蚀阻挡层进行覆盖。
优选地，步骤九中的所述PSG层为磷酸硅玻璃。
优选地，该方法还包括步骤十二、去除所述Fin结构侧壁所述BSG层、PSG层以及帽层。
如上所述，本发明的用于FinFET防穿通的固相源掺杂方法，具有以下有益效果：本发明提出一种对ATP区域进行特殊的掺杂方法，其他诸如Fin结构底部或顶部的区域不含重掺杂；较低掺杂量的Fin结构顶部有利于获得较高沟道迁移率；较低掺杂量的Fin结构的底部有利于抑制自然热效应，并且有利于基底散热。
附图说明
图1a显示为现有技术中FIN结构体区中具有抗穿通(APT)掺杂分布示意图；
图1b显示为FIN底部APT掺杂分布示意图；
图2显示为本发明中位于基底上的多个叠层的结构示意图；
图3显示为本发明中沉积层间介质层和侧墙层后的结构示意图；
图4显示为本发明的步骤三中刻蚀去除基底上侧墙层后的结构示意图；
图5显示为本发明中对层间介质层进行回刻并重新沉积后的结构示意图；
图6显示为本发明中沉积BSG层后的结构示意图；
图7显示为本发明中去除基底上的BSG层后的结构示意图；
图8显示为本发明中沉积帽层后的结构示意图；
图9显示为本发明中去除第二结构上的BSG层和帽层后的结构示意图；
图10显示为本发明中沉积PSG层后的结构示意图；
图11显示为本发明中去除剩余层间介质层后的结构示意图；
图12显示为本发明中进行退火后的结构示意图；
图13显示为本发明中去除BSG层、PSG层以及帽层后的结构示意图；
图14显示为本发明的用于FinFET防穿通的固相源掺杂方法流程图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图2至图14。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本发明提供一种用于FinFET防穿通的固相源掺杂方法，如图14所示，图14显示为本发明的用于FinFET防穿通的固相源掺杂方法流程图，至少包括：
步骤一、提供基底，在所述基底上刻蚀形成多个Fin结构，所述Fin结构上形成有缓冲层；所述缓冲层上形成有硬掩膜层；所述Fin结构、缓冲层以及硬掩膜层构成叠层，其中用作NMOS的所述叠层为第一结构；用作PMOS的所述叠层为第二结构；如图2所示，图2显示为本发明中位于基底上的多个叠层的结构示意图。该步骤一中在所述基底01上刻蚀形成多个Fin结构02，所述Fin结构02上形成有缓冲层03；所述缓冲层03上形成有硬掩膜层04；所述Fin结构02、缓冲层03以及硬掩膜层04构成叠层，本实施例中用作NMOS的所述叠层为第一结构；用作PMOS的所述叠层为第二结构，如图2中位于左边侧所述叠层为第一结构；位于中间和右边的所述叠层为第二结构。
本发明进一步地，本实施例的步骤一中的所述缓冲层03为二氧化硅。
本发明进一步地，本实施例的步骤一中的硬掩膜层04为氮化硅。
步骤二、在所述基底上沉积层间介质层，所述层间介质层同时覆盖所述多个Fin结构的下端侧壁部分；之后形成侧墙层，所述侧墙层覆盖在未被所述层间介质层覆盖的所述Fin结构的上端侧壁部分、所述缓冲层和所述硬掩膜层的侧壁以及所述硬掩膜层的顶部；如图3所示，图3显示为本发明中沉积层间介质层和侧墙层后的结构示意图。该步骤二在所述基底01上沉积层间介质层05，所述层间介质层05同时覆盖所述多个Fin结构02的下端侧壁部分；之后形成侧墙层06，所述侧墙层06覆盖在未被所述层间介质层05覆盖的所述Fin结构02的上端侧壁部分、所述缓冲层03和所述硬掩膜层04的侧壁以及所述硬掩膜层04的顶部。
步骤三、刻蚀去除所述基底上的所述侧墙层；所述层间介质层上表面与所述Fin结构顶部的距离为H1；所述层间介质层上表面与所述Fin结构根部的距离为H2；如图4所示，图4显示为本发明的步骤三中刻蚀去除基底上侧墙层后的结构示意图。该步骤三中刻蚀去除所述基底01上的所述侧墙层06；所述层间介质层05上表面与所述Fin结构顶部的距离为H1；所述层间介质层05上表面与所述Fin结构02根部的距离为H2。
本发明进一步地，本实施例的步骤三中的所述距离H2为所述距离H1的两倍。亦即所述层间介质层05上表面与所述Fin结构02根部的距离H2为所述层间介质层05上表面与所述Fin结构顶部的距离H1的两倍。
步骤四、对所述层间介质层进行回刻并重新沉积至其上表面与所述侧墙层底部的距离为H4，剩余的所述层间介质层的厚度为H3；如图5所示，图5显示为本发明中对层间介质层进行回刻并重新沉积后的结构示意图。该步骤四中对所述层间介质层05进行回刻并重新沉积至其上表面与所述侧墙层06底部的距离为H4，剩余的所述层间介质层05的厚度为H3。亦即剩余的所述层间介质层的上表面与所述基底上表面的距离为H3。
本发明进一步地，本实施例的步骤四中的所述距离H4为所述距离H2的一半。亦即所述侧墙层底部与所述层间介质层上表面的距离H4为所述侧墙层底部与所述基底上表面距离H2的两倍。
步骤五、沉积覆盖所述基底上表面与所述Fin结构的BSG层；其中所述距离为H4处的所述Fin结构的侧壁与所述BSG层直接接触；所述距离为H1处的所述Fin结构的侧壁与所述侧墙层直接接触；如图6所示，图6显示为本发明中沉积BSG层后的结构示意图。该步骤五沉积覆盖所述基底01上表面与所述Fin结构02的BSG层07；其中所述距离为H4处的所述Fin结构的侧壁与所述BSG层直接接触；所述距离为H1处的所述Fin结构02的侧壁与所述侧墙层06直接接触。
本发明进一步地，本实施例的步骤五中的所述BSG层07为硼酸硅玻璃。
步骤六、刻蚀去除所述基底上表面的所述BSG层；如图7所示，图7显示为本发明中去除基底上的BSG层后的结构示意图。该步骤六中刻蚀去除所述基底01上表面的所述BSG层07。
步骤七、沉积帽层，所述帽层覆盖所述基底上表面以及所述Fin结构外表面的所述BSG层和所述侧墙层；如图8所示，图8显示为本发明中沉积帽层后的结构示意图。该步骤七中沉积帽层08，所述帽层08覆盖所述基底01上表面以及所述Fin结构02外表面的所述BSG层07和所述侧墙层06。
步骤八、去除所述第二结构上的所述BSG层和所述帽层；如图9所示，图9显示为本发明中去除第二结构上的BSG层和帽层后的结构示意图。该步骤八中去除所述第二结构上的所述BSG层07和所述帽层08，所述第二结构为图8中位于中间和右边的所述叠层。
本发明进一步地，如图9所示，本实施例的步骤八中去除所述第二结构上的所述BSG层和所述帽层的过程中，将所述第一结构(图9中左边的所述叠层)用刻蚀阻挡层进行覆盖。
步骤九、沉积覆盖所述基底上表面以及所述第一、第二结构的PSG层，并刻蚀去除所述基底上表面和所述第一、第二结构顶部的所述PSG层；如图10所示，图10显示为本发明中沉积PSG层后的结构示意图，该步骤九中沉积覆盖所述基底01上表面以及所述第一、第二结构的PSG层09，并刻蚀去除所述基底01上表面和所述第一、第二结构顶部的所述PSG层09。
本发明进一步地，本实施例的步骤九中的所述PSG层为磷酸硅玻璃。
步骤十、去除剩余的所述厚度为H3的层间介质层；如图11所示，图11显示为本发明中去除剩余层间介质层后的结构示意图。该步骤十中将厚度为H3的所述剩余的层间介质层去除，所述Fin结构底部高度为H3的部分被暴露。
步骤十一、进行热退火工艺，使得所述Fin结构侧壁的所述BSG层、PSG层分别向与各自直接接触的所述Fin结构内部进行侧向扩散。如图12所示，图12显示为本发明中进行退火后的结构示意图，该步骤十一中进行热退火后，所述Fin结构侧壁的所述BSG层、PSG层分别向与各自直接接触的所述Fin结构内部进行侧向扩散。
本发明进一步地，本实施例的该方法还包括步骤十二、去除所述Fin结构侧壁所述BSG层、PSG层以及帽层。如图13所示，图13显示为本发明中去除BSG层、PSG层以及帽层后的结构示意图。
综上所述，本发明提出一种对ATP区域进行特殊的掺杂方法，其他诸如Fin结构底部或顶部的区域不含重掺杂；较低掺杂量的Fin结构顶部有利于获得较高沟道迁移率；较低掺杂量的Fin结构的底部有利于抑制自然热效应，并且有利于基底散热。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (9)

1.一种用于FinFET防穿通的固相源掺杂方法，其特征在于，至少包括：
步骤一、提供基底，在所述基底上刻蚀形成多个Fin结构，所述Fin结构上形成有缓冲层；所述缓冲层上形成有硬掩膜层；所述Fin结构、缓冲层以及硬掩膜层构成叠层，其中用作NMOS的所述叠层为第一结构；用作PMOS的所述叠层为第二结构；
步骤二、在所述基底上沉积层间介质层，所述层间介质层同时覆盖所述多个Fin结构的下端侧壁部分；之后形成侧墙层，所述侧墙层覆盖在未被所述层间介质层覆盖的所述Fin结构的上端侧壁部分、所述缓冲层和所述硬掩膜层的侧壁以及所述硬掩膜层的顶部；
步骤三、刻蚀去除所述基底上的所述侧墙层；所述层间介质层上表面与所述Fin结构顶部的距离为H1；所述层间介质层上表面与所述Fin结构根部的距离为H2；
步骤四、对所述层间介质层进行回刻并重新沉积至其上表面与所述侧墙层底部的距离为H4，剩余的所述层间介质层的厚度为H3；
步骤五、沉积覆盖所述基底上表面与所述Fin结构的BSG层；其中所述距离为H4处的所述Fin结构的侧壁与所述BSG层直接接触；所述距离为H1处的所述Fin结构的侧壁与所述侧墙层直接接触；
步骤六、刻蚀去除所述基底上表面的所述BSG层；
步骤七、沉积帽层，所述帽层覆盖所述基底上表面以及所述Fin结构外表面的所述BSG层和所述侧墙层；
步骤八、去除所述第二结构上的所述BSG层和所述帽层；
步骤九、沉积覆盖所述基底上表面以及所述第一、第二结构的PSG层，并刻蚀去除所述基底上表面和所述第一、第二结构顶部的所述PSG层；
步骤十、去除剩余的所述厚度为H3的层间介质层；
步骤十一、进行热退火工艺，使得所述Fin结构侧壁的所述BSG层、PSG层分别向与各自直接接触的所述Fin结构内部进行侧向扩散。
2.根据权利要求1所述的用于FinFET防穿通的固相源掺杂方法，其特征在于：步骤一中的所述缓冲层为二氧化硅。
3.根据权利要求1所述的用于FinFET防穿通的固相源掺杂方法，其特征在于：步骤一中的硬掩膜层为氮化硅。
4.根据权利要求1所述的用于FinFET防穿通的固相源掺杂方法，其特征在于：步骤三中的所述距离H2为所述距离H1的两倍。
5.根据权利要求1所述的用于FinFET防穿通的固相源掺杂方法，其特征在于：步骤四中的所述距离H4为所述距离H2的一半。
6.根据权利要求1所述的用于FinFET防穿通的固相源掺杂方法，其特征在于：步骤五中的所述BSG层为硼酸硅玻璃。
7.根据权利要求1所述的用于FinFET防穿通的固相源掺杂方法，其特征在于：步骤八中去除所述第二结构上的所述BSG层和所述帽层的过程中，将所述第一结构用刻蚀阻挡层进行覆盖。
8.根据权利要求1所述的用于FinFET防穿通的固相源掺杂方法，其特征在于：步骤九中的所述PSG层为磷酸硅玻璃。
9.根据权利要求1所述的用于FinFET防穿通的固相源掺杂方法，其特征在于：该方法还包括步骤十二、去除所述Fin结构侧壁所述BSG层、PSG层以及帽层。
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