CN109696821B - 两级数字时间转换器 - Google Patents

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Abstract

一种两级数字时间转换器，包括：第一延时电路，输入门控信号和光脉冲信号，包括采用电压可控延时单元组成的延时链，用于延时控制字的高位控制多路选择器选择相应的延时输出，产生相应的延时时间该延时链；第二延时电路，连接于第一延时电路的后端，包括第一级反相器，第一反相器输出端连接了多个并联单位电容，第一反相器输出端还连接第二反相器。本发明通过设计优化延时电路结构，并结合比较先进且稳定的集成电路制造工艺，实现低于门延时的延时步进值得到较高的延时分辨率。

Description

两级数字时间转换器
技术领域
本发明涉及量子密钥通信和光子探测器领域，进一步涉及一种两级数字时间转换器。
背景技术
在当前量子通信密钥生成设备中常用的是门控型单光子探测器。门控型探测器一个控制要点是，只能在量子信号光脉冲达到探测器的一个很小的时间窗口(门控窗口)，探测器才能响应。在实际***中，由于信号光与同步光经过的光程不同以及电信号处理带来的延时等因素，探测器门控信号往往不能和光脉冲信号在探测器处精确对准，所以***中就需要一种控制方式来实现门控信号与光脉冲信号的精确对准。
延时电路的实现方法中，基于时钟计数法的延时电路步进值取决于参考时钟的周期，一般只能达到纳秒级分辨率。采用延时链结构的电路步进值取决于延时单元的最小延时，在特定工艺下能够获得的最小门延时存在一个下限。当延时电路的延时精度要求小于最小门延时时，使用简单的延时链结构已经无法得到所需的步进值。同时，为了提高延时动态范围，通常需要增加延时单元的级数，从而导致***功耗增加和线性度下降。目前国内的延时电路设计采用FPGA内部资源搭建延时链来实现时，分辨率也只能达到百皮秒数量级。2012年S.AlAhdab提出了一种数字控制负载电容的大小实现了亚皮秒的分辨率，纳秒级的动态范围，但是它的输入时钟频率仅仅达到8MHz。
一般延时电路中的输入时钟信号频率大小与延时的动态范围有关，即延时的动态范围不会超过一个时钟周期。本发明是针对一个非周期时钟信号，1.5GHz是最小的一个时钟信号脉宽，如图1所示，探测器门控信号(gated control pulse)不能和光脉冲信号(signal light)在探测器处精确对准，所以就需要设计一种高分辨可控的延时***来实现门控信号和光脉冲信号的精确对准。***要求的延时的动态范围远远超过一个时钟周期，这样会加剧窄脉冲信号的衰减。2009年C.Chuang设计了一种多相输出的宽动态范围的延时锁定环，其中的延时单元可以传输高达GHz的时钟频率。
在延时电路的结构中，实现延时步进值的核心部件延时单元由MOS管、电容等器件组成，通过MOS管组成的门延时、电容放电等方式调节产生特定的延时输出。而这些器件的电学参数具有一定的工艺偏差，同时也容易受到温度和电压变化的影响，从而造成延时随着PVT的变化产生偏差，降低延时电路的线性度和步进值精度的稳定性。
发明内容
有鉴于此，本发明的目的在于提供一种两级数字时间转换器，以至少部分解决上述的技术问题。
本发明提供一种两级数字时间转换器，包括：
第一延时电路，输入门控信号和光脉冲信号，包括采用电压可控延时单元组成的延时链，用于延时控制字的高位控制多路选择器选择相应的延时输出，产生相应的延时时间；
第二延时电路，连接于第一延时电路的后端，包括第一级反相器，第一反相器输出端连接了多个并联单位电容，第一反相器输出端还连接第二反相器。
在进一步的实施方案中，还包括：第一编码转换器，输入控制信号，用于形成所述第一延时电路中级延时链选通开关的控制码；第二编码转换器，输入控制信号，用于控制第二延时电路中单位电容的大小。
在进一步的实施方案中，所述第一编码转换器为二进制转换成类温度计码编码方式的转换器。
在进一步的实施方案中，所述第二编码转换器为二进制转标准温度计码的转换器。
在进一步的实施方案中，还包括：第一偏置电压电路，包括延时锁定环，用于提供第一延时电路的偏置电压；第二偏置电压电路，包括延时锁定环，用于提供第一延时电路的偏置电压。
在进一步的实施方案中，所述第一偏置电压电路和第二偏置电压电路分别包括：鉴频鉴相器、电荷泵、环路滤波器和压控延时线。
在进一步的实施方案中，所述延时链上包括多个粗延时单元，该粗延时单元为基于电流饥饿改进的延伸单元。
在进一步的实施方案中，，所述第一延时电路包括多级传输门开关，其在延时链上并联构成输出级。
在进一步的实施方案中，所述粗延时单元的数量为32个，且各粗延时单元的负载相同。
在进一步的实施方案中，所述电荷泵采用共源共栅结构。
本发明通过设计优化延时电路结构，并结合比较先进且稳定的集成电路制造工艺，实现低于门延时的延时步进值得到较高的延时分辨率；
同时本发明的高分辨率延时电路多采用优化的电路结构设计，兼顾较大的延时动态范围和较高的输入信号频率要求的数字时间转换器，自适应地调节PVT偏差带来的变化，降低PVT偏差对***的影响。
附图说明
图1为现有技术中不精确对准的门控信号和光脉冲信号示意图；
图2为本发明实施例的两级数字时间转换器框图；
图3为本发明实施例的第一延时电路(粗转换级延时链(Coarse_stage))示意图；
图4为第一延时电路中的延时单元(VCDU)电路图；
图5为本发明实施例的第二延时电路(细转换延时级(Fine_stage))示意图；
图6为第一延时电路和第二延时电路提供偏置电压的延时锁定环(DLL)；
图7为第一延时电路和第二延时电路启动控制鉴频鉴相器(Start_controlledPFD)
图8为第一延时电路和第二延时电路电荷泵(CP)。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明作进一步的详细说明。
本发明实施例提供一种具有两级数字时间转换器的电路，其具有较高的延时分辨率，同时兼顾较大的延时动态范围和较高的输入信号频率要求的时间数字转换器。并且采用了自适应的调节PVT偏差带来的变化的延时锁定环电路，降低PVT偏差对***的影响。
在SMIC55nm工艺下，输入时钟频率为1.5GHz，延时的步进值为10ps，延时动态范围为5ns。针对这一设计指标，本发明实施例采用两级延时电路架构，如图2所示。两级延时电路分别为实现高精度步进值的低比特(LSB)控制级和兼顾大动态延时范围的高比特(MSB)控制级。第一编码转换器，例如Binary_to_one-hot，是一种二进制转换成类似温度计码的一种编码方式的转换器，它与温度计码的区别是它仅仅只有一个高位(1)，而其他都是低位(0)，它通常用于指示状态机的状态，在该***中，它被用作粗转换级延时链选通开关的控制码。第二编码转换器，如Binary_to_thermometer，是一种二进制转标准温度计码的转换器，它用于控制细转换级中负载电容的大小。粗转换级(coarse_stage)延时电路(也就是第一延时电路)(如图3所示)采用电压可控延时单元组成的延时链，并且延时控制字的高位控制多路选择器选择相应的延时输出，产生相应的延时时间，分辨率可达几百皮秒量级。粗转换级延时电路多级传输门开关并联构成输出级，传输门开关并没有驱动能力，所以需要具有很大的驱动能力的驱动电路。因为每次只有一路开关被选择导通，不存在竞争冒险，所以发明人将输出级一分为四，四路选择导通开关控制输出，这样就能保证Coarse_stage有足够大的驱动能力。选择细转换级(fine_stage)采用调节负载电容的大小来调节延时大小，这样可以产生低于门延时的时间分辨率，打破工艺的限制。
为了使传输延时的步进值和动态范围不随工艺，电压，温度的影响，调节饥饿型反相器的偏置电压由参考延时锁定环提供，它是一个负反馈机制的延时环，能实时产生随工艺、电压、温度变化的偏置电压，从而产生稳定的延时步进值和稳定的延时动态范围。延时锁定环也分为为第一延时电路(coarse_stage)提供偏置电压的第一偏置电压电路DLL_coarse和为第二延时电路(fine_stage)提供偏置电压的第二偏置电压电路DLL_fine。DLL_coarse的输入参考电压的时钟频率周期为***的延时动态范围，控制DLL_fine的时钟CLK_START和CLK_STOP为DLL_coarse中延时链的两个邻近的输出时钟，它们的时钟间隔大小为fine_stage的延时动态范围。
在两级延时电路***架构设计中，coarse_stage的分辨率为156.25ps，控制字比特数为5bit。Coarse_stage中粗延时单元(VCDU)是基于电流饥饿型反相器改进而来的，如图4所示，其中的控制电压VC在M1上产生偏置电流，从而控制输入时钟的上升沿。在最后的充放电级的控制信号脉宽一致就能保证输出时钟信号的占空比接近于50％，从而避免了输出时钟脉冲衰减太大导致经过整个延时链的信号没有输出，从而总体减小输出信号的衰减。其中M2和M5是为了配合自适应的调节PVT偏差变化的延时锁定环中电荷泵的一个充放电电流失配最小的一个控制电压范围，将延时链的控制电压移动到接近Vref/2的一个范围内。为了不影响主调控管的调节能力，一般M2和M5的宽长比要远小于控制管M1和M4的宽长比。
细转换级(fine_stage)(也就是第二延时电路)的电路原理如图5所示，M1和M2构成的第一级反相器的输出连接了一组16个并联电容，每一个单位电容(CL)是两个由源漏连接在一起的MOS管并联构成的，栅极连接在一起并连接到第一级反相器的输出端，施加在漏源端的数字电压决定MOS沟道是否形成，从而根据漏源端逻辑***或去除沟道电容。16个CL完全相同，它们不是按照二进制加权组排列，而是通过16比特的温度计码控制，这样开关切换少，可以减小毛刺，最重要的是线性度得到了提高。细转换级通过控制字产生146.48ps的延时动态范围，延时步进值为9.77ps。其中偏置电压控制整个饥饿型反相器的偏置电流，它自动调节适应工艺、电压和温度的变化引起的延时步进值和动态范围的改变。同时用作比较器的反相器也是增加了一个控制管，M6的管子宽长比不仅小于主控制管M3，而且还要小于M5，主要是延长输出脉冲的下降时间，从而减小脉宽的衰减。
延时锁定环(DLL)相比传统的锁相环，采用了压控延时单元，其延时抖动小，在***稳定性、带宽方面具有无可比拟的优势。可变延时线(VCDL)的作用是将信号进行一定的延时，延时时间受控制电压Vctrl决定。在理想情况下，VCDL的延时时间与控制电压Vctrl成线性关系，曲线斜率即为VCDL增益Kvcdl(rad/V)。曲线斜率可以是正数，也可以是负数。即延时时间随着控制电压的增大而减小。在本发明实施例中，粗转换单元的压控延时曲线的斜率是正数的，而细转换控制单元的压控延时曲线的斜率就是负数的。VCDL的数学模型表达式为
delay＝Kvcdl·Vctrl+t0
t0为VCDL的固有延时时间，t0>0。
本发明实施例中的DLL_coarse(也就是第一偏置电压电路)和DLL_fine(也即第二偏置电压电路)主要是为粗转换单元和细转换控制单元提供偏置电压，如图6所示，DLL_coarse和DLL_fine中的可变延时线和可变延时控制级分别与主延时链的coarse_stage和fine_stage具有相同的可变延时单元，它们主要提供偏置电压来调节主延时链中粗转换单元和细转换单元的驱动能力，以此来抑制传输延时受PVT的影响。基本DLL由鉴相器(PD)、电荷泵(CP)、环路滤波器(LP)和压控延时线(VCDL)组成。
第一偏置电压电路(DLL_coarse)中的VCDL可包括32个延时单元(VCDU)，输出延时后的信号反馈到PD中，PD用于比较参考时钟和反馈信号的相位关系，输出表示二者相位关系的相位差信号，该相位差信号由CP和LP转换为VCDL的控制电压的变化，形成负反馈。在环路作用下，通过不断调整VCDL的控制电压，实现参考信号与反馈信号同相。本发明实施例中粗转换级的延时锁定环是以周期为200M的参考时钟作为输入，参考时钟通过外部的晶振提供。所以粗转换级的延时动态范围为5ns，步进值为156.25ps。但是，当延时链的初始延时小于半个输入参考时钟，或者大于1.5倍的输入参考时钟，基本的DLL会存在锁定到趋于向趋于为0的方向或者输入参考时钟整数倍的可能，当考虑到工艺变化等因素时，DLL_coarse发生锁定错误的可能性更大。一些设计中会通过额外的辅助电路来避免该错误的锁定问题。首先，一般通过将鉴相器的可操作相位扩展到±2π，但是如果没有其他控制电路，这样的延时锁定环也将只会趋于向延时为0的方向锁定。对高频信号而言，参考输入时钟Clk_ref与Clk_out之间的初始延时大于两个时钟周期的可能性更大，错误锁定的几率更大。
本发明实施例中采用一种鉴频鉴相器(PFD)来解决错误锁定的问题。它是基于动态DFF可复位的受启动控制的PFD(SC_PFD)。首先，将DLL_coarse的VCDL的输入和输出之间的延时初始设置为最小值，并且允许激活PFD的输出信号DN，假定VCDL的延时随着控制电压的下降而增大。因此，VCDL的输入和输出之间的延时将增加直到达到输入信号的一个时钟周期。所以无论VCDL提供的延时时间有多长，DLL都不会锁定错误，并且延时时间固定为一个时钟周期。这种SC_PFD由一个可复位的动态DFF和两个由NAND构成的可复位动态DFF组成，电路原理框图如图7所示。采用该种PFD的优势是电路图简单，可操作的输入参考频率较高，复位路径较短，功耗较低，其次是Clk_ref和Clk_out的占空比不需要精确达到50％，因为DFF的触发类型是边沿触发。发明人通过在图7的输出级联更多的偶数级反相器，从而在PFD中引入额外的延时来延长电容的充电时间。因为如果UP和DN的脉冲宽度不够，电容充电到达的电压值没有到达使开关导通的阈值，这样就不能够使得电荷泵中的开关导通。
其实影响PFD/CP线性度最主要的问题在于电流源的不匹配，电流会随着工艺角的变化而变化，而且电流还会受电荷泵输出电压的影响，当电荷泵存在充放电电流失配时，将会有额外的电荷注入和流出环路滤波器，会在电容上产生周期性的电压波动。而电荷泵的输出电压不稳定的主要来源于开关MOS管沟道长度调制效应，长沟道的MOS管可以有效减弱沟道调制效应，使电荷泵的输出电压趋于一个稳定值。如图8所示，采用共源共栅结构，它可以提高电流源的输出阻抗，从而使电荷泵输出端的电压变化对MOS管饱和区电流变化的影响大大减小。传输门作为开关，可以减小充放电支路开关导通时间的不匹配。其次电荷泵的非理想效应就是开关管的时钟馈通和电荷注入，应对方法是接入一个dummy管，与控制开关管时钟相反的时钟来控制一个漏源连接的MOS管。
为了使DLL_coarse的VCDU(图6中DCC)与coarse_stage的VCDU完全得到复制，VCDU的负载也应该一致，所以在VCDL的节点处加入了dummy buffer(图6中的DB)。同样为了在Clk_ref与Clk_out之间获得相同的延时，在Clk_ref之后加入了dummy延时单元(DCC_D),确保它们的负载是一致的。Buf是修正波形的缓冲单元。
当DLL_coarse稳定之后，CLK_start和CLK_stop之间的延时间隔就是细转换级的一个延时动态范围，细转换级的步进值用Td_f来表示，那么
fine_stage_1-fine_stage_2＝16Td_f
DLL_fine和fine_stage的延时控制单元也必须保持一致，这样fine_stage的步进值和动态范围才能跟随DLL_fine的变化。从而负反馈补偿PVT的变化对粗转化单元和细转换控制单元的影响。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种两级数字时间转换器，其特征在于包括：
第一延时电路，输入门控信号和光脉冲信号，包括采用电压可控延时单元组成的延时链，用于延时控制字的高位控制多路选择器选择相应的延时输出，产生相应的延时时间；
第二延时电路，连接于第一延时电路的后端，包括第一反相器，第一反相器输出端连接了多个并联单位电容，第一反相器输出端还连接第二反相器，其中，所述第一反相器为饥饿型反相器；
第一偏置电压电路，包括延时锁定环，用于提供第一延时电路的偏置电压；
第二偏置电压电路，包括延时锁定环，用于提供第二延时电路的偏置电压。
2.根据权利要求1所述的两级数字时间转换器，其特征在于，还包括：
第一编码转换器，输入控制信号，用于形成所述第一延时电路中级延时链选通开关的控制码；
第二编码转换器，输入控制信号，用于控制第二延时电路中单位电容的大小。
3.根据权利要求2所述的两级数字时间转换器，其特征在于，所述第一编码转换器为二进制转换成类温度计码编码方式的转换器。
4.根据权利要求2所述的两级数字时间转换器，其特征在于，所述第二编码转换器为二进制转标准温度计码的转换器。
5.根据权利要求1所述的两级数字时间转换器，其特征在于，所述第一偏置电压电路和第二偏置电压电路分别包括：鉴频鉴相器、电荷泵、环路滤波器和压控延时线。
6.根据权利要求1所述的两级数字时间转换器，其特征在于，所述延时链上包括多个粗延时单元，该粗延时单元为基于电流饥饿原理改进的延时单元。
7.根据权利要求1所述的两级数字时间转换器，其特征在于，所述第一延时电路包括多级传输门开关，其在延时链上并联构成输出级。
8.根据权利要求6所述的两级数字时间转换器，其特征在于，所述粗延时单元的数量为32个，且各粗延时单元的负载相同。
9.根据权利要求5所述的两级数字时间转换器，其特征在于，所述电荷泵采用共源共栅结构。
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