CN114567317A - 一种粗延时锁相环电路和延时控制电路 - Google Patents

一种粗延时锁相环电路和延时控制电路 Download PDF

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CN114567317A CN202210156529.7A CN202210156529A CN114567317A CN 114567317 A CN114567317 A CN 114567317A CN 202210156529 A CN202210156529 A CN 202210156529A CN 114567317 A CN114567317 A CN 114567317A
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Abstract

本发明提供一种粗延时锁相环电路和延时控制电路，延时控制电路包括粗延时锁相环电路，粗延时锁相环电路包括鉴频鉴相器、第一延时模块、延时链路模块、电荷泵和控制模块；第一延时模块的信号输入端连接参考频率，第一延时模块在所述电荷泵输出的控制电压作用下，输出第一延时信号和第二延时信号；延时链路模块在电荷泵输出的控制电压作用下，将第一延时信号进行再延时输出得到延时反馈信号；控制模块根据所述电源电压信号和使能信号产生控制鉴频鉴相器的使能控制信号；基于使能控制信号的控制作用，鉴频鉴相器根据第二延时信号和延时反馈信号输出相位差信号；电荷泵根据相位差信号得到所述控制电压。本发明能够准确的控制延时范围。

Description

一种粗延时锁相环电路和延时控制电路
技术领域
本发明涉及控制技术领域，特别是涉及一种粗延时锁相环电路和延时控制电路。
背景技术
延迟锁相环(Delay Locked LOOP，缩写DLL)常用在集成电路多相时钟生成或为获取高精度延时控制电路中，通过闭环方式能较好地克服CMOS半导体固有的工艺偏差、电压波动和温度变化(PVT)引起的延时变化，如高精度数字控制延时芯片，时间-数字转换电路，全数字锁相环等。由于CMOS电路本征延时较大，一般实际芯片中采用粗细两级延时电路来达到超越本征延时量延时精度的控制；其中，粗细两级延时电路分别为粗延时锁相环电路和细延时电路；粗延时锁相环电路的调节精度小于细延时电路的精度，即粗延时的延时间隔大，细延时的延时间隔小。延时控制电路由粗延时锁相单元(粗DLL)、细延时锁相单元(细DLL)、粗延时链路单元和细延时链路单元组成，粗延时锁相单元和细延时锁相单元输出的控制电压分别控制对应的延时链路。粗延时锁相环电路主要为粗延时链路单元提供一个偏置电压，保证粗延时链路单元的正常稳定工作，细延时锁相单元改变负载的大小以改变细延时的时间，从而得到比较高的分辨率。
但目前粗延时锁相环电路的延时电路设计复杂，且在输入脉宽很窄时，可能会造成脉冲丢失、漏电、逻辑输出错误等，造成粗延时锁相环电路的控制不准确，进而导致高精度延时控制电路的精确程度差。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种粗延时锁相环电路和延时控制电路，用于解决现有技术中控制不准确的问题。
为实现上述目的及其他相关目的，本发明提供一种粗延时锁相环电路，包括鉴频鉴相器、第一延时模块、延时链路模块、电荷泵和控制模块；
所述第一延时模块的信号输入端连接参考频率，所述第一延时模块的控制端连接所述电荷泵的输出端；所述第一延时模块在所述电荷泵输出的控制电压作用下，从所述第一延时模块的第一输出端输出第一延时信号、所述第一延时模块的第二输出端输出第二延时信号；
所述延时链路模块的信号输入端连接所述第一延时模块的第一输出端，所述延时链路模块的控制端连接所述电荷泵的输出端；所述延时链路模块在所述电荷泵输出的控制电压作用下，将所述第一延时信号进行再延时输出得到延时反馈信号；
所述控制模块的输入连接电源电压信号和使能信号，所述控制模块的输出端连接所述鉴频鉴相器的使能端；所述控制模块根据所述电源电压信号和所述使能信号产生控制所述鉴频鉴相器的使能控制信号；
所述鉴频鉴相器的第一输入端连接所述第一延时模块的第一输出端，所述鉴频鉴相器的第二输入端连接所述延时链路模块的输出端；基于所述使能控制信号的控制作用，所述鉴频鉴相器根据所述第二延时信号和所述延时反馈信号输出相位差信号；
所述电荷泵输入端连接所述鉴频鉴相器的输出端；所述电荷泵根据所述相位差信号得到所述控制电压。
优选地，所述控制模块包括第一开关、第二开关、第一与门、第一反相器、第二反相器和或非门；
所述第一开关的输入端连接所述第一反相器的输出端，所述第一开关的输出端连接所述第一反相器的输入端和所述第一与门的第一输入端，所述第一开关的第一源端连接电源电压，所述第一开关的第二源端连接所述电荷泵的输出端；
所述第二开关的输入端连接所述第二反相器的输出端，所述第二开关的输出端连接所述第二反相器的输入端，所述第二开关的第一源端连接芯片管脚电压，所述第二开关的第二源端连接电荷泵的输出端；
所述或非门的第一输入端连接所述第一反相器的输出端，所述或非门的第二输入端连接所述第一与门的第二输入端，所述或非门的输出端连接所述第二反相器的输入端；所述第一与门的输出端连接所述鉴频鉴相器的使能端。
优选地，所述第一延时模块包括两个延时单元，每个延时单元的输入端通过缓冲器接入所述参考频率，每个延时单元的控制端连接所述电荷泵的输出端；每个延时单元的输出端还连接一个缓冲器。
优选地，所述延时链路模块包括N个延时单元，N个延时单元级联，每个延时单元的控制端连接所述电荷泵的输出端；其中，N≥3。
优选地，所述延时单元包括两个相同的延时子单元，所述延时子单元级联；所述延时子单元包括半边电流饥饿型反相器和缓冲电路；
所述半边电流饥饿型反相器包括第一PMOS管、第一NMOS管、第二NMOS管和第三NMOS管；所述第一PMOS管的栅极和所述第一NMOS管的栅极为延时单元的输入端，所述第一PMOS管的源极连接电源电压，所述第一PMOS管的漏极和所述第三NMOS管的漏极连接；所述第三NMOS管的栅极为延时单元的控制端，所述第三NMOS管的漏极连接所述第一NMOS管的源极和所述第二NMOS管的漏极；所述第二NMOS管的栅极连接电源电压，所述第二NMOS管的漏极和所述第三NMOS管的漏极接地；所述半边电流饥饿型反相器用于根据控制电压输出放电电流；
所述缓冲电路包括施密特反相器和第三反相器；所述施密特反相器的输入端连接第一 PMOS管的漏极和第三NMOS管的漏极连接形成的连接点；所述施密特反相器的输出端连接所述第三反相器的输入端；所述缓冲电路对所述放电电流进行缓冲后输出。
优选地，还包括第二延时模块，所述第二延时模块的第一输入端连接所述第一延时模块的第二输出端，用于接收所述第一延时信号；所述第二延时模块的第二输入端连接所述延时链路模块的输出端，用于接收所述延时反馈信号；所述第二延时模块控制端连接所述电荷泵的输出端；所述第二延时模块在所述电荷泵输出的控制电压作用下，将所述第二延时信号进行再延时、将所述延时反馈信号进行再延时。
优选地，鉴频鉴相器PFD包括第一触发器、第二触发器、第三触发器、第四触发器和使能控制单元；
所述第一触发器的时钟端为所述鉴频鉴相器的第一输入端；所述第一触发器的输入端连接电源电压，所述第一触发器的输出端连接所述第二触发器的输入端；所第二触发器的时钟端连接所述第一触发器的时钟端；所述第三触发器的时钟端为所述鉴频鉴相器的第二输入端；所述第三触发器的输入端连接电源电压，所述第三触发器的输出端连接所述第四触发器的输入端；所述第四触发器的时钟端连接所述第三触发的时钟端；所述第三触发器的复位端接地；
所述使能控制单元的输出连接所述第一触发器的复位端、第二触发器的复位端和第四触发器的复位端；所述使能控制单元的输入端连接所述控制模块的输出端；
所述鉴频鉴相器根据所述使能控制信号，通过所述第二触发器的输出端和所述第四触发的输出端输出相位差信号。
优选地，所述第一触发器和所述第三触发器结构相同，所述第二触发器和所述第四触发结构相同，所述第一触发器和所述第二触发器形成对所述第三延时信号进行处理的第一触发支路，所述第三触发器和所述第四触发器形成对所述第四延时信号进行处理的第二触发支路。
优选地，所述使能控制单元包括第四反相器、第二与门和或门；
所述第四反相器的输入端连接所述控制模块的输出端，所述第四反相器的输出端连接所述第一反相器的复位端和所述或门的第一输入端，所述第二与门的第一输入端连接所述第二反相器的输出端，所述第二与门的第二输入端连接所述第四反相器的输出端，所述第二与门的输出端连接所述或门的第二输入端，所述或门的输出端连接所述第二反相器的复位端和所述第四反相器的复位端。
为实现上述目的及其他相关目的，本发明提供一种延时控制电路，包括粗延时电路和细延时电路；所述粗延时电路为上述的粗延时锁相环电路；所述粗延时电路输出的相邻时钟信号连接所述细延时电路的输入端；所述粗延时电路用于控制所述延时控制电路的延时范围，所述细延时电路基于所述延时范围控制输出延时大小。
如上所述，本发明的粗延时锁相环电路和延时控制电路，具有以下有益效果：
本发明的粗延时锁相环电路通过第一延时模块将参考频率在相同环境下分别输入至延时链路模块和鉴频鉴相器，且在第二延时模块的作用下，能保证第三延时信号和延时反馈信号的路径完全一致；通过本发明的粗延时锁相环电路能够准确的控制第一控制电压的范围；提高延时范围控制的准确性。
附图说明
图1显示为本发明延时控制电路的结构原理示意图。
图2显示为本发明粗延时锁相环电路的电路结构示意图。
图3显示为本发明延时单元的电路结构示意图。
图4显示为本发明实施例中延时单元的工作时序图。
图5显示为本发明鉴频鉴相器的结构示意图。
图6显示为本发明第一触发器和第三触发器的电路结构示意图。
图7显示为本发明第二触发器和第四触发器的电路结构示意图。
图8显示为本发明电荷泵的电路结构示意图。
元件标号说明
1 第一延时模块
2 第二延时模块
3 鉴频鉴相器
4 延时链路模块
5 控制模块
6 反相器链
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1-图7。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图2所示为本发明粗延时控制电路的结构原理示意图，一种粗延时锁相环电路，包括鉴频鉴相器3、第一延时模块1、延时链路模块4、电荷泵和控制模块5；
所述第一延时模块1的信号输入端连接参考频率，所述第一延时模块1的控制端连接所述电荷泵的输出端；所述第一延时模块1在所述电荷泵输出的控制电压作用下，从所述第一延时模块1的第一输出端输出第一延时信号、所述第一延时模块1的第二输出端输出第二延时信号；
所述延时链路模块4的信号输入端连接所述第一延时模块1的第一输出端，所述延时链路模块4的控制端连接所述电荷泵的输出端；所述延时链路模块4在所述电荷泵输出的控制电压作用下，将所述第一延时信号进行再延时输出得到延时反馈信号；
所述控制模块5的输入连接电源电压信号和使能信号，所述控制模块5的输出端连接所述鉴频鉴相器3的使能端；所述控制模块5根据所述电源电压信号和所述使能信号产生控制所述鉴频鉴相器3的使能控制信号；
所述鉴频鉴相器3的第一输入端连接所述第一延时模块1的第一输出端，所述鉴频鉴相器3的第二输入端连接所述延时链路模块4的输出端；基于所述使能控制信号的控制作用，所述鉴频鉴相器3根据所述第二延时信号和所述延时反馈信号输出相位差信号；
所述电荷泵输入端连接所述鉴频鉴相器3的输出端；根据所述相位差信号得到所述控制电压。
本发明的粗延时锁相环电路通过第一延时模块1将参考频率在相同环境下分别输入至延时链路模块4和鉴频鉴相器3，通过本发明的粗延时锁相环电路能够准确的控制第一控制电压的范围；提高延时范围控制的准确性。
在本发明中，控制模块5包括第一开关M1、第二开关M2、第一与门Y1、第一反相器N1、第二反相器N2和或非门H1；
所述第一开关的输入端连接所述第一反相器的输出端，所述第一开关的输出端连接所述第一反相器的输入端和所述第一与门的第一输入端，所述第一开关的第一源端连接电源电压，所述第一开关的第二源端连接所述电荷泵的输出端；
所述第二开关的输入端连接所述第二反相器的输出端，所述第二开关的输出端连接所述第二反相器的输入端，所述第二开关的第一源端连接芯片管脚电压，所述第二开关的第二源端连接电荷泵的输出端；
所述或非门的第一输入端连接所述第一反相器的输出端，所述或非门的第二输入端连接所述第一与门的第二输入端，所述或非门的输出端连接所述第二反相器的输入端；所述第一与门的输出端连接所述鉴频鉴相器3的使能端。
本发明的控制模块5通过第一开关连接电源电压，通过第一与门的第一输入端获得电源电压的检测信号PWR_DET_1P2，通过第一与门的第二输入端获得使能信号，即在内部通过电源电压的检测信号PWR_DET_1P2和使能信号EN_CDLL组合后产生使能控制信号以控制鉴频鉴相器3。具体的，在电源电压上电期间，将控制电压VCTL通过传输门(M1)连接至VDD，使其延时最小，当电源稳定后，检测信号PWR_DET_1P2跳高，第一开关M1断开，控制电压VCTL电压由粗延时锁相环路决定。若粗延时锁相环不能正常工作，通过数字配置使能信号EN_CDLL为低电平，将粗延时锁相环DLL关闭，第二开关M2导通，即可从外部芯片管脚电压START_VC直接给控制电压VCTL，本发明能够避免在使用片外启动信号控制鉴频鉴相器3的过程中，由于传输高电压时的较大压降造成实际片内电压值与片外电压输入不符的情况，因此，本发明通过控制模块5基于内部电路的电源电压产生的使能信号更加准确。
在本发明中，第一延时模块1包括两个延时单元，每个延时单元的输入端通过缓冲器接入参考频率，缓冲器的输入端接入参考频率Fref，缓冲器的输出端连接延时单元的输入端；每个延时单元的控制端连接所述电荷泵的输出端；每个延时单元的输出端连接缓冲器，每个延时单元在电荷泵输出的控制电压作用下，对参考频率进行延时，然后输出第一延时信号和第二延时信号；该缓冲器的输出端悬空，在输出端设置缓冲器能够降低负载对延时单元的影响。
本发明的第一延时模块1中每个延时单元的输入端均设置一个缓冲器是为了保证输入环境一致，在延时单元的输出端匹配的缓冲器实际内置在延时单元中，在缓冲器的缓冲作用下可以保证输出至延时链路模块4和鉴频鉴相器3的环境一致，从而保证延时的均匀性。
在本发明中，延时链路模块4采用N个电压可控的延时单元级联而成，每个延时单元的控制端连接所述电荷泵的输出端；其中，N≥3，在本发明实施例中，N＝16；每级延时单元实现312.5ps延时，总延时为5ns。由延时控制字的高4比特经数字译码后控制多路选择器选择相应的延时输出，产生相应的延时时间。在电荷泵输出的控制电压作用下，能够保证每一级延时单元的环境一致和延时的均匀性。
由于延时链上串联的延时单元级数较多，若每级延时单元对输入信号的上升沿和下降沿延时不一致，会造成输出信号占空比发生比较大的变化。在输入信号频率很高(最高1.5GHz)，脉冲宽度很窄(333ps)的情况下，经过多级延时以后，输出信号有可能消失，变成恒高或恒低。为了避免出现这种情况，在设计延时单元时，需要保证其对输入信号上升沿和下降沿的延时一致，保持输出信号占空比不发生变化。
因此，本发明的延时单元包括两个相同的延时子单元，两个延时子单元进行级联，每个延时子单元包括半边电流饥饿型反相器和缓冲电路；
所述半边电流饥饿型反相器包括第一PMOS管(P1_a和P1_b)、第一NMOS管(N1_a 和N1_b)、第二NMOS管(N2_a和N2_b)和第三NMOS管(Nc_a和Nc_b)；所述第一 PMOS管的栅极和所述第一NMOS管的栅极为延时单元的输入端，所述第一PMOS管的源极连接电源电压，所述第一PMOS管的漏极和所述第三NMOS管的漏极连接；所述第三NMOS 管的栅极为延时单元的控制端，所述第三NMOS管的漏极连接所述第一NMOS管的源极和所述第二NMOS管的漏极；所述第二NMOS管的栅极连接电源电压，所述第二NMOS管的漏极和所述第三NMOS管的漏极接地；所述半边电流饥饿型反相器用于根据控制电压输出放电电流；
所述缓冲电路包括施密特反相器(SMT_a和SMT_b)和第三反相器(INV_a和INV_b)；所述施密特反相器的输入端连接第一PMOS管的漏极和第三NMOS管的漏极连接形成的连接点；所述施密特反相器的输出端连接所述第三反相器的输入端；所述缓冲电路对所述放电电流进行缓冲后输出。
在本发明实施例中，延时单元的电路结构示意图如图3所示，具体的，两个延时子单元分别为half delaycell A对上升沿进行延时和half delaycell B对于下降沿进行延时。以half delaycell A为例进行介绍，半边电流饥饿型反相器，由第一PMOS管P1_a、第一NMOS管 N1_a、第三NMOS管Nc_a和第二NMOS管N2_a四个管子组成，其中第一PMOS管P1_a 和第一NMOS管N1_a的栅极接输入信号IN，第一NMOS管N1_a的源极通过第三NMOS 管Nc_a和第二NMOS管N2_a连接到地；第三NMOS管Nc_a的栅极为延时单元的控制端，其连接控制电压VCTL，控制电压VCTL信号由粗延时锁相环DLL环路产生，可控制该半边电流饥饿型反相器对其输出节点nd1_a的放电电流的大小。
当输入信号IN由低跳高时，节点nd1_a由高跳低，其下降时间由控制电压VCTL进行控制，改变控制电压VCTL的电压，即可实现不同的延时。由于控制电压VCTL信号由DLL 产生，在不同的工艺、电压、温度(PVT)情况下，为了保证延时单元的总延时不变，其电压变化范围很大。
当控制电压VCTL电压低于第三NMOS管Nc_a的阈值时，放电电流很小，节点nd1_a的低电平电压较高，可能导致下一级电路无法正常翻转。为了避免出现这种情形，增加一个第二NMOS管N2_a，其尺寸比第三NMOS管Nc_a要小得多。第二NMOS管N2_a的栅极接VDD，且第二NMOS管N2_a一直导通，可提供半边电流饥饿型反相器的基本放电电流，使得控制电压VCTL低于控制第三NMOS管Nc_a的阈值电压时，延时子单元依旧有信号输出。然后经过施密特反相器SMT_a和第三反相器INV_a的缓冲输出作用，先输出中间信号 OUT_a，中间信号OUT_a除了作为half delaycell B的输入信号外，还连接到一个缓冲器BUF_a。延时子单元half delaycell B的电路结构与延时子单元half delaycell A完全一致，二者构成一个完整的粗延时单元，其输出端OUT直接连接下一级延时单元的输入端。
为了不让后级电路影响延时单元的延时，保证延时链路中每级延时单元的负载环境完全一致，从而实现延时均匀性，输出端OUT的信号经过缓冲器BUF_b后，从(上升沿或下降沿)端O_BUF再输出到后级的多路选择器电路。
只有输入上升沿才促成nd1_a放电，通过第二级施密特触发器将之变回陡峭下降沿。而对输入下降沿，不存在放电过程，通过延时t2。这样nd2_a就与输入相位相反了，通过第三级反向器，使得输入输出相位一致，完成半个延时。具体见如图4所示为本发明延时单元的工作时序图，输入信号IN经过halfdelaycell A后，其输出OUT_a与输入信号相位相反，并且对输入信号IN的上升沿延时了t1，对输入信号IN的下降沿延时了t2。由于控制电压VCTL 控制的是半边电流饥饿型反相器的放电电流，其高电平到低电平转换的传输时间
Figure BDA0003512921350000081
大于低电平到高电平转换的传输时间
Figure BDA0003512921350000082
因此，half delaycell A对输入信号上升沿的延时t1要大于对输入信号下降沿的延时t2。同样地，half delaycell A的输出信号OUT_a作为第二级half delaycell B的输入信号，half delaycell B将对其输入信号OUT_a的上升沿和下降沿分别产生 t1和t2的延时，那么整个粗延时单元对输入信号IN的上升沿和下降沿的总延时相等，均为 t1+t2，从而保证最终的输出信号OUT和输入信号IN的占空比保持不变。
本发明的延时单元分成完全相同的两部分级联，分别对各信号的上升沿和下降沿进行延时，尽可能减小对上升沿和下降沿的延时差别，从而能够保持各信号的脉宽不变。
在粗延时锁相环电路中，为了保证粗延时锁相环路到达鉴频鉴相器3PFD的第三延时信号和延时反馈信号的路径完全一致，本发明的粗延时锁相环电路还包括第二延时模块2，所述第二延时模块2的第一输入端连接所述第一延时模块1的第二输出端，用于接收所述第一延时信号；所述第二延时模块2的第二输入端连接所述延时链路模块4的输出端，用于接收所述延时反馈信号；所述第二延时模块2控制端连接所述电荷泵的输出端；所述第二延时模块2在所述电荷泵输出的控制电压作用下，将所述第二延时信号进行再延时输出第三延时信号、将所述延时反馈信号进行再延时输出第四延时信号。相对应的，鉴频鉴相器3的第一输入端连接所述第二延时模块2的第一输出端，所述鉴频鉴相器3的第二输入端连接所述第二延时模块2的第二输出端，用于根据所述第三延时信号CLK_REF和所述第四延时信号CLK_FB输出相位差信号。
在本发明实施例中，如图5所示为本发明鉴频鉴相器3的结构示意图；鉴频鉴相器3PFD 包括第一触发器DFF1、第二触发器DFF2、第三触发器DFF3、第四触发器DFF4和使能控制单元；
所述第一触发器的时钟端为所述鉴频鉴相器3的第一输入端；所述第一触发器的输入端连接电源电压VDD，所述第一触发器的输出端连接所述第二触发器的输入端；所第二触发器的时钟端连接所述第一触发器的时钟端；
所述第三触发器的时钟端为所述鉴频鉴相器3的第二输入端；所述第三触发器的输入端连接电源电压VDD，所述第三触发器的输出端连接所述第四触发器的输入端；所述第四触发器的时钟端连接所述第三触发的时钟端；所述第三触发器的复位端接地VSS；
所述使能控制单元的输出连接所述第一触发器的复位端、第二触发器的复位端和第四触发器的复位端；所述使能控制单元的输入端连接所述控制模块5的输出端；
所述鉴频鉴相器3PFD根据所述使能控制信号，通过所述第二触发器的输出端和所述第四触发的输出端输出相位差信号。
在本发明实施例中，第一触发器DFF1、第二触发器DFF2、第三触发器DFF3、第四触发器DFF4均为D类型触发器，它是在时钟信号作用下，输出结果根据输入端D的状态而改变。
在本发明实施例中，所述使能控制单元包括第四反相器、第二与门和或门；
所述第四反相器的输入端连接所述控制模块5的输出端，所述第四反相器的输出端连接所述第一反相器的复位端和所述或门的第一输入端，所述第二与门的第一输入端连接所述第二反相器的输出端，所述第二与门的第二输入端连接所述第四反相器的输出端，所述第二与门的输出端连接所述或门的第二输入端，所述或门的输出端连接所述第二反相器的复位端和所述第四反相器的复位端。
本发明的鉴频鉴相器3PFD比较参考时钟信号(第三延时信号)和反馈信号(延时反馈信号)的相位关系，输出表示二者相位关系的相位差信号。该相位差信号由电荷泵CP和环路低通滤波LPF(由电荷泵CP输出阻抗和电容C1构成环路低通滤波)转换为VCDL控制电压的变化。在环路的作用下，通过不断调整VCDL的控制电压，实现参考时钟信号与反馈信号同相。
在本发明实施例中，所述第一触发器和所述第三触发器结构相同，所述第二触发器和所述第四触发结构相同，所述第一触发器和所述第二触发器形成对所述第三延时信号进行处理的第一触发支路，所述第三触发器和所述第四触发器形成对所述第四延时信号进行处理的第二触发支路；第一触发支路和第二触发支路对称，使得参考时钟信号(第三延时信号)和反馈信号(延时反馈信号)的负载相同，具备相同的环境、效果更好。
在本发明实施例中，第一触发器和第二触发器结构相同；如图6所示为第一触发器和第三触发器的电路结构示意图；
第一触发器结构包括第二PMOS管P2、第三PMOS管P3、第四NMOS管N4、第五NMOS 管N5、第六NMOS管N6、第四PMOS管P4、第五PMOS管P5、第七NMOS管N7、第六 PMOS管P6、第八NMOS管N8、第九NMOS管N9、第七PMOS管P7和第十NMOS管N10；
所述第二PMOS管P2的源极连接所述电源电压VDD，所述第二PMOS管P2的漏极连接所述第三PMOS管P3的源极，所述第三PMOS管P3的漏极连接所述第四NMOS管N4 的漏极；所述第四NMOS管N4的源极接地，所述第二PMOS管P2的栅极和所述第四NMOS 管N4的栅极的连接点为所述第一触发器结构的输入端；所述第三PMOS管P3的栅极接入所述第三延时信号CLK_REF；
所述第三PMOS管P3的漏极与所述第四NMOS管N4的漏极的连接点连接所述第六NMOS管N6的栅极，所述第六NMOS管N6的源极连接所述第五NMOS管N5的漏极，所述第五NMOS管N5的源极接地，所述第五NMOS管N5的栅极接入所述第三延时信号 CLK_REF；所述第六NMOS管N6的漏极连接所述第四PMOS管P4的漏极，所述第四PMOS 管P4的栅极连接第四反相器N4的输出端，所述第四PMOS管P4的源极连接所述第五PMOS 管P5的漏极，所述第五PMOS管P5的源极连接所述电源电压VDD，所述第五PMOS管P5 的栅极接入所述第三延时信号CLK_REF；
所述第四PMOS管P4的漏极与所述第六NMOS管N6的漏极的连接点为中间点，所述中间点连接所述第七NMOS管N7的漏极、所述第六PMOS管P6的栅极和所述第九NMOS 管N9的栅极；所述第七NMOS管N7的栅极而连接第四反相器N4的输出端，所述第六PMOS 管P6的源极连接所述电源电压VDD，所述第六PMOS管P6的漏极连接所述第八NMOS管N8的漏极，所述第八NMOS管N8的漏极连接所述第九NMOS管N9的漏极，所述第九NMOS 管N9的源极接地，所述第八NMOS管N8的栅极连接第四反相器N4的输出端；
所述第六PMOS管P6的漏极与所述第八NMOS管N8的漏极的连接点连接所述第七PMOS管P7的栅极和所述第十NMOS管N10的栅极，所述第七PMOS管P7的源极连接所述电源电压，所述第十NMOS管N10的源极接地，所述第七PMOS管P7的漏极和所述第十 NMOS管N10的漏极为所述第一触发器的输出端Q。
本发明第一触发器的第四PMOS管在复位信号的驱动下，当RST为高，连接的第六NMOS 管N6和第五NMOS管N5导通，使得中间点A的电压下降，此时如果CLK_REF变低，由于第四PMOS管关闭，隔离了由于CLK_REF变低时的高电平连接到中间点A，从而消除了 A点可能会出现的中间态，避免第一触发器的逻辑错误，导致输出错误的结果，从而提高粗延时锁相电路控制结果的准确性。
本发明的第二触发器和第四触发器的结构相同，如图7所示为第二触发器和第四触发器的电路结构示意图；以第二触发器为例见详细的介绍。
第二触发器与第一触发器的区别在于增加了反相器链6，所述反相器链6的输入端连接所述第十一PMOS管的漏极和所述第十五NMOS管N15的漏极，所述反相器链6的输出端连接所述第十二PMOS管P12的栅极和所述第十八NMOS管N18的栅极；所述反相器链6 包括四个相同的反相器支路，每个反相器支路包括串联的PMOS管和NMSO管，NMSO管的栅极和PMOS管的栅极连接为反相器支路的输入端，NMSO管的漏极和PMOS管的漏极连接为反相器支路的输出端，PMOS管的源极连接电源电压，NMOS管的源极接地，反相器支路通过输入端和输出端进行级联。
本发明第二触发器的第十PMOS管在复位信号的驱动下，当RST为高，连接的第十三NMOS管N13和第十二NMOS管N12导通，使得中间点A的电压下降，此时如果CLK_REF 变低，由于第十PMOS管关闭，隔离了由于CLK_REF变低时的高电平连接到中间点A，从而消除了A点可能会出现的中间态，避免第二触发器的逻辑错误，第二触发器输出错误的结果，进一步提高粗延时锁相电路控制结果的准确性。
本发明的鉴频鉴相器能够避免出现漏电和中间态的电平，并且通过逻辑门控制实现控制第四触发器，与现有技术使用复位电路相比，粗延时锁相环的控制准确性更高。
本发明电荷泵的结构示意图如图8所示，电荷泵采用漏端开关型，为了减小沟道长度效应对充放电电流失配的影响，采用了套叠电流源结构；为了减小开关管引起的电荷注入和时钟馈通，设计了dummy管，防止芯片在制造过程中由于曝光过渡或不足而导致的蚀刻失败；为了抑制电荷分享，采用差分结构的电荷泵，并用单位增益的运放使得两支路共模电压相同。单位增益运放采用普通N管输入的二级运放。
实施例二：
为实现上述技术目的，本发明还提供一种延时控制电路，包括粗延时电路和细延时电路；所述粗延时电路为上述的粗延时锁相环电路；所述粗延时电路输出的相邻时钟信号连接所述细延时电路的输入端；所述粗延时电路用于控制所述延时控制电路的延时范围，所述细延时电路基于所述延时范围控制输出延时大小。粗延时锁相环电路已在实施例一中详细介绍，此处不再赘述。
综上所述，本发明的粗延时锁相环电路和延时控制电路，能够准确的控制延时范围。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种粗延时锁相环电路，其特征在于，包括鉴频鉴相器、第一延时模块、延时链路模块、电荷泵和控制模块；
所述第一延时模块的信号输入端连接参考频率，所述第一延时模块的控制端连接所述电荷泵的输出端；所述第一延时模块在所述电荷泵输出的控制电压作用下，从所述第一延时模块的第一输出端输出第一延时信号、所述第一延时模块的第二输出端输出第二延时信号；
所述延时链路模块的信号输入端连接所述第一延时模块的第一输出端，所述延时链路模块的控制端连接所述电荷泵的输出端；所述延时链路模块在所述电荷泵输出的控制电压作用下，将所述第一延时信号进行再延时输出得到延时反馈信号；
所述控制模块的输入连接电源电压信号和使能信号，所述控制模块的输出端连接所述鉴频鉴相器的使能端；所述控制模块根据所述电源电压信号和所述使能信号产生控制所述鉴频鉴相器的使能控制信号；
所述鉴频鉴相器的第一输入端连接所述第一延时模块的第一输出端，所述鉴频鉴相器的第二输入端连接所述延时链路模块的输出端；基于所述使能控制信号的控制作用，所述鉴频鉴相器根据所述第二延时信号和所述延时反馈信号输出相位差信号；
所述电荷泵输入端连接所述鉴频鉴相器的输出端；所述电荷泵根据所述相位差信号得到所述控制电压。
2.根据权利要求1所述的粗延时锁相环电路，其特征在于，所述控制模块包括第一开关、第二开关、第一与门、第一反相器、第二反相器和或非门；
所述第一开关的输入端连接所述第一反相器的输出端，所述第一开关的输出端连接所述第一反相器的输入端和所述第一与门的第一输入端，所述第一开关的第一源端连接电源电压，所述第一开关的第二源端连接所述电荷泵的输出端；
所述第二开关的输入端连接所述第二反相器的输出端，所述第二开关的输出端连接所述第二反相器的输入端，所述第二开关的第一源端连接芯片管脚电压，所述第二开关的第二源端连接电荷泵的输出端；
所述或非门的第一输入端连接所述第一反相器的输出端，所述或非门的第二输入端连接所述第一与门的第二输入端，所述或非门的输出端连接所述第二反相器的输入端；所述第一与门的输出端连接所述鉴频鉴相器的使能端。
3.根据权利要求1所述的粗延时锁相环电路，其特征在于，所述第一延时模块包括两个延时单元，每个延时单元的输入端通过缓冲器接入所述参考频率，每个延时单元的控制端连接所述电荷泵的输出端；每个延时单元的输出端还连接一个缓冲器。
4.根据权利要求3所述的粗延时锁相环电路，其特征在于，所述延时链路模块包括N个延时单元，N个延时单元级联，每个延时单元的控制端连接所述电荷泵的输出端；其中，N≥3。
5.根据权利要求4所述的粗延时锁相环电路，其特征在于，所述延时单元包括两个相同的延时子单元，所述延时子单元级联；所述延时子单元包括半边电流饥饿型反相器和缓冲电路；
所述半边电流饥饿型反相器包括第一PMOS管、第一NMOS管、第二NMOS管和第三NMOS管；所述第一PMOS管的栅极和所述第一NMOS管的栅极为延时单元的输入端，所述第一PMOS管的源极连接电源电压，所述第一PMOS管的漏极和所述第三NMOS管的漏极连接；所述第三NMOS管的栅极为延时单元的控制端，所述第三NMOS管的漏极连接所述第一NMOS管的源极和所述第二NMOS管的漏极；所述第二NMOS管的栅极连接电源电压，所述第二NMOS管的漏极和所述第三NMOS管的漏极接地；所述半边电流饥饿型反相器用于根据控制电压输出放电电流；
所述缓冲电路包括施密特反相器和第三反相器；所述施密特反相器的输入端连接第一PMOS管的漏极和第三NMOS管的漏极连接形成的连接点；所述施密特反相器的输出端连接所述第三反相器的输入端；所述缓冲电路对所述放电电流进行缓冲后输出。
6.根据权利要求5所述的粗延时锁相环电路，其特征在于，还包括第二延时模块，所述第二延时模块的第一输入端连接所述第一延时模块的第二输出端，用于接收所述第一延时信号；所述第二延时模块的第二输入端连接所述延时链路模块的输出端，用于接收所述延时反馈信号；所述第二延时模块控制端连接所述电荷泵的输出端；所述第二延时模块在所述电荷泵输出的控制电压作用下，将所述第二延时信号进行再延时、将所述延时反馈信号进行再延时。
7.根据权利要求6所述的粗延时锁相环电路，其特征在于，鉴频鉴相器包括第一触发器、第二触发器、第三触发器、第四触发器和使能控制单元；
所述第一触发器的时钟端为所述鉴频鉴相器的第一输入端；所述第一触发器的输入端连接电源电压，所述第一触发器的输出端连接所述第二触发器的输入端；所第二触发器的时钟端连接所述第一触发器的时钟端；所述第三触发器的时钟端为所述鉴频鉴相器的第二输入端；所述第三触发器的输入端连接电源电压，所述第三触发器的输出端连接所述第四触发器的输入端；所述第四触发器的时钟端连接所述第三触发的时钟端；所述第三触发器的复位端接地；
所述使能控制单元的输出连接所述第一触发器的复位端、第二触发器的复位端和第四触发器的复位端；所述使能控制单元的输入端连接所述控制模块的输出端；
所述鉴频鉴相器根据所述使能控制信号，通过所述第二触发器的输出端和所述第四触发的输出端输出相位差信号。
8.根据权利要求7所述的粗延时锁相环电路，其特征在于，所述第一触发器和所述第三触发器结构相同，所述第二触发器和所述第四触发结构相同，所述第一触发器和所述第二触发器形成对所述第三延时信号进行处理的第一触发支路，所述第三触发器和所述第四触发器形成对所述第四延时信号进行处理的第二触发支路。
9.根据权利要求8所述的粗延时锁相环电路，其特征在于，所述使能控制单元包括第四反相器、第二与门和或门；
所述第四反相器的输入端连接所述控制模块的输出端，所述第四反相器的输出端连接所述第一反相器的复位端和所述或门的第一输入端，所述第二与门的第一输入端连接所述第二反相器的输出端，所述第二与门的第二输入端连接所述第四反相器的输出端，所述第二与门的输出端连接所述或门的第二输入端，所述或门的输出端连接所述第二反相器的复位端和所述第四反相器的复位端。
10.一种延时控制电路，其特征在于，包括粗延时电路和细延时电路；所述粗延时电路如权利要求1-9任一项所述的粗延时锁相环电路；所述粗延时电路输出的相邻时钟信号连接所述细延时电路的输入端；所述粗延时电路用于控制所述延时控制电路的延时范围，所述细延时电路基于所述延时范围控制输出延时大小。
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