CN100337401C - 延迟锁定环中的具有边沿抑制器的粗延迟调谐器电路 - Google Patents

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Abstract

本发明公开了一个延迟锁定环，其包括具有适合与延迟锁定环(DLL)一起使用的边沿抑制器的粗延迟调谐器电路。此公开的调谐器电路提供DLL电路的减少的锁定时间。

Description

延迟锁定环中的具有边沿抑制器的粗延迟调谐器电路
本发明通常涉及一种用于具有适合与延迟锁定环(DLL)一起使用的边沿抑制器的粗延迟调谐器电路的方法和设备。
延迟锁定环是一种能被用于无误差地匹配同步集成电路设备的内部时钟和外部时钟(即用于减少所谓的时钟扭曲)的电子电路。通过控制内部时钟相对于外部时钟的时间延迟，内部时钟能与外部时钟同步。延迟锁定环的一个重要性能参数是锁定时间，或发生这种同步所需要的时间。
因此，需要一种可在DLL中用于减少锁定时间的延迟调谐器电路。
因而本发明的一个特征就是通过提供一种用于提供减少的锁定时间的粗延迟调谐器的方法和设备来克服所述涉及DLL锁定时间电路的缺点。这样的DLL锁定时间电路尤其可在包括同步存储器部件的半导体器件和包含这样电路的设备中找到。
在第一个一般方面，本发明提出了一种与延迟锁定环一起使用的粗延迟调谐器电路，所述粗延迟调谐器电路包括：用于接收输入信号的输入节点，其中所述输入信号是时钟信号；触发电路，所述触发电路在操作上被耦合到所述输入节点，其中所述触发电路适于调节所述输入信号并响应于由所述输入信号达到的阈值电平来提供第一输出信号；边沿抑制器电路，其在操作上被耦合到所述触发电路，其中所述边沿抑制器电路适于接收所述第一输出信号，所述边沿抑制器电路适于提供正阶跃信号作为第二输出信号，并且其中所述边沿抑制器电路包括用于逻辑组合所述第一输出信号和所述第二输出信号以产生第三输出信号的组合装置；以及用于输出所述第三输出信号的输出节点。
在第二个一般方面，本发明提出了一种用于减少延迟锁定环(DLL)中的锁定时间的方法，所述方法包括：提供用于接收输入信号的输入节点，其中所述输入信号是时钟信号；提供触发电路，所述触发电路在操作上被耦合到所述输入节点，其中所述触发电路适于调节所述输入信号并响应于由所述输入信号达到的阈值电平来提供第一输出信号；提供边沿抑制器电路，其在操作上被耦合到所述触发电路，其中所述边沿抑制器电路适于接收所述第一输出信号，所述边沿抑制器电路适于提供正阶跃信号作为第二输出信号，并且其中所述边沿抑制器电路包括用于逻辑组合所述第一输出信号和所述第二输出信号以产生第三输出信号的组合装置；以及提供用于输出所述第三输出信号的输出节点。
在第三个一般方面，本发明提出了一种具有同步存储器部件的半导体器件，所述半导体器件包括：施加到所述同步存储器部件的参考时钟信号；以及用于减少所述同步存储器部件中的锁定时间的粗延迟调谐器电路。
在第四个一般方面，本发明提出了一种在具有同步存储器设备的半导体器件中提供同步的方法，所述方法包括：提供施加到所述同步存储器设备的参考时钟信号；以及提供用于减少所述同步存储器部件中的锁定时间的粗延迟调谐器电路。
在第五个一般方面，本发明提出了一种包含同步集成电路的设备，所述设备包括：同步存储器部件；施加到所述同步存储器部件的参考时钟信号；以及延迟锁定环，其中所述延迟锁定环包括用于减少所述同步存储器部件中的锁定时间的边沿抑制器装置。
本发明的前述和其它特征以及优点将通过下面对本发明各实施方式的更具体的描述而更为明显。应理解的是，无论是前面的一般描述还是下面的详细描述都是示例性的，而不限制本发明。
本发明的特点和发明性方面在阅读下列详细描述、权利要求书和附图后将变得更加清楚，其中下面是对附图的简要描述。
图1是时序图，其表示参考时钟(REFCLK)信号和相应的依照相关技术的一个实施方式的粗调谐电路输出信号。
图2是依照本发明的一个实施方式的具有边沿抑制器的粗延迟调谐器的电气示意图。
图3是时序图，其表示依照本发明一个实施方式的、在图2的电路的不同节点处的各种信号的状态。
下面是根据本发明的对用于粗延迟调谐器电路的结构和方法的详细解释，该粗延迟调谐器电路可以在DLL中用于减少锁定时间。应该注意的是，相同的附图标记被分配给下面的解释和附图中的具有近似相同功能和结构特征的部件，以排除对其重复解释的必要。
许多数字***依赖于精确的时钟以对操作和数据传输的定时进行同步。晶体振荡器常被用于产生某基频下的参考时钟信号。然后这个时钟信号被分频或者倍频以建立一个或多个具有期望频率的时钟信号。可替换地，外部时钟信号能够被接收并同样被分频或倍频以产生内部时钟。延迟锁定环(DLL)和相位锁定环(PLL)在这些同步集成电路(IC)中已经变得必不可少，以防止时钟扭曲(也就是当与反馈时钟信号的相位和频率比较时，参考时钟信号的相位和频率之间的相对差异)。当相位和频率之间的差异基本上为零或在某个规定的容差范围内时，“锁定”被实现。最小化实现这个DLL锁定所需要的时间(即锁定时间)是一个越来越有挑战的命题，尤其是对于深亚微米集成电路芯片中的DLL而言。
一种确保锁定同时也具有减少的锁定时间的方法是使用粗延迟调谐器电路。没有这样一个粗延迟调谐器电路的DLL导致DLL的锁定时间相对较高，且有时锁定过程变得冗长。典型的粗延迟调谐器电路通过将进入的时钟脉冲的上升沿移位一大步(a large step)来操作。例如，在图1的时序图100中，示出第一信号轨迹110。第一信号轨迹110表示进入的参考时钟信号REFCLK。第二信号轨迹120表示粗延迟调谐器电路的输出，同时指示了第一上升沿130出现在等于第一信号轨迹110(REFCLK)的周期T的某个分数的时刻。为了说明的目的，该分数值可以为3/4，对应于第一上升沿出现在3T/4的时刻。
用在DLL中的粗延迟调谐电路包括提供所需时间延迟的一个反相器链。所需反相器的数目可以用如下公式计算：
总延迟＝每个反相器的延迟(d)*反相器的数目(n)
在本例中，总的期望延迟为3T/4，所以3T/4＝d*n。
可替换地，反相器的数目(n)＝总延迟/每个反相器的延迟＝3T/(4d)。典型地，这个数目在几百的数量级上，而如此大量的反相器则又必须使用一个或多个解码器以动态选择在任何时刻所需的反相器的数目。
现参考图2，其中示出了根据本发明的一个实施方式的与边沿抑制器电路相组合的粗延迟调谐器电路的电气示意图。粗延迟调谐器电路200包括低通滤波器电路205、施密特触发器电路210和边沿抑制器电路250。
低通滤波器电路205尤其可以是一阶R-C网络，包括电阻201和电容202，或者它可以是任何其它合适的适于将输入信号修改为所需格式的信号调节电路。到低通滤波器电路205的输入是作为进入的参考时钟信号的REFCLK信号。REFCLK信号通过低通滤波器电路205被积分(即产生一个斜坡信号)，导致在输入节点IN处的重复的斜坡信号。在输入节点IN处的斜坡信号被输入到施密特触发器电路210。在此说明性实施方式中，施密特触发器电路210利用互补金属氧化物半导体(CMOS)晶体管来实现，即利用p沟道MOS(PMOS)晶体管211、212、215和n沟道MOS(NMOS)晶体管213、214、216来实现。可替换地，施密特触发器电路210可以利用MOSFET或者BJT的其它组合来实现。施密特触发器电路210在输出节点OP处产生输出信号。这个输出信号然后被导入边沿抑制器电路250。由于在施密特触发器电路中发现的固有的滞后(hysteresis)操作特性，对于特定的构成施密特触发器电路210的晶体管，输出节点OP处的输出信号将保持在一个高状态直到输入节点IN处的输入电压高于一个上阈值电压。当上阈值电压被超过时，施密特触发器电路210的输出将切换到低状态。相反地，在节点OP处的输出信号将保持在低状态直到节点IN处的输入电压降到低于下阈值电压，以将节点OP处的输出电压切换至高状态。
通常施密特触发器电路的操作是已知的。更具体而言，在本发明的一个实施方式中，施密特触发器电路210通过输入节点IN从低通滤波器电路205接收斜坡信号。输入节点IN处的输入信号的斜坡在由施密特触发器电路210在适当的阈值电平处触发后，在输出节点OP处从施密特触发器电路210产生输出脉冲串。可替换地，施密特触发器电路210可以被另一个合适的触发电路替代，尤其诸如是齐纳二极管电路。
来自输出节点OP的输出脉冲作为输入被馈送到边沿抑制器电路250，其包括D触发器260和270、反相器280、以及尤其是诸如一对双输入与非门290和295的组合装置。边沿抑制器电路250可以使用CMOS晶体管技术来构造，或者可以采用其它合适的技术。
D触发器260、270是可复位的，并且是正边沿触发的。如大家所知的，每一个D触发器包括数据输入(D)、时钟输入(CK)、输出Q以及复位或使能输入(RST)。这里，加电复位信号(POR)用于将D触发器260、270的输出复位为0。在操作中，当来自施密特触发器电路210的输出脉冲被传送到边沿抑制器电路250时，正电压阶跃在与非门290的输出(节点CL)处被产生。
当在与非门295处与来自施密特触发器电路210的输出节点OP的信号逻辑与时，这个在节点CL处的正阶跃产生输出时钟信号OUTCLK。在这个说明性例子中，输出信号OUTCLK在原来进入的输入REFCLK信号的t＝3T/4时刻有其第一上升沿。因此，粗延迟调谐器电路200将进入的时钟信号REFCLK的上升沿移位了3T/4(或REFCLK信号的周期T的近似75％)。此粗延迟调谐器电路200的功能可以通过图3的时序图来进一步说明。图3是方波、原始输入REFCLK信号310和节点IN处的被输入粗延迟调谐器电路200的斜坡信号320的时序图。节点OP处的施密特触发器电路210输出信号330、边沿抑制器电路250的节点CL处的正阶跃信号340以及节点OUTCLK处的输出信号350也被示出。
如图3所示，节点OUTCLK的输出信号350在REFCLK信号的t＝3T/4时刻有其第一上升沿，其中T是REFCLK信号的周期。本发明的各实施方式已被公开。然而本领域的技术人员将会认识到，某些修改可以来自本发明的教导的范围内。例如，除了在这里关于图2讨论的实施方式所描述的特定的晶体管技术，本发明也包含合并了其它晶体管技术的多个实施方式。类似地，信号的反相也可以包括在内。因此，应该研究下面的权利要求书，以确定本发明的真实范围和内容。

Claims (31)

1.一种与延迟锁定环一起使用的粗延迟调谐器电路，所述粗延迟调谐器电路包括：
用于接收输入信号的输入节点，其中所述输入信号是时钟信号；
触发电路，所述触发电路被耦合到所述输入节点，其中所述触发电路适于调节所述输入信号并响应于由所述输入信号达到阈值电平而提供第一输出信号；
边沿抑制器电路，其被耦合到所述触发电路，其中所述边沿抑制器电路适于接收所述第一输出信号，所述边沿抑制器电路适于提供正的阶跃信号作为第二输出信号，并且其中所述边沿抑制器电路包括用于逻辑组合所述第一输出信号和所述第二输出信号以产生第三输出信号的组合装置；以及
用于输出所述第三输出信号的输出节点。
2.根据权利要求1的粗延迟调谐器电路，还包括信号调节电路，其被耦合到所述输入节点，所述信号调节电路适用于准备所述输入信号以便由所述触发电路使用。
3.根据权利要求2的粗延迟调谐器电路，其中所述信号调节电路是低通滤波器电路。
4.根据权利要求3的粗延迟调谐器电路，其中所述低通滤波器电路是一阶R-C网络。
5.根据权利要求1的粗延迟调谐器电路，其中所述触发电路是施密特触发器电路。
6.根据权利要求1的粗延迟调谐器电路，其中所述边沿抑制器电路还包括：
第一D触发器，所述第一D触发器具有被连接到所述第一输出信号的时钟输入、数据输入、连接到加电复位信号的复位输入以及连接到第一与非门的第一输入的输出；
连接到所述第一输出信号以用于产生反相输入信号的反相器；
第二D触发器，所述第二D触发器具有连接到所述反相输入信号的时钟输入、连接到电源的数据输入、连接到所述加电复位信号的复位输入以及连接到所述第一与非门的第二输入和所述第一D触发器的所述数据输入的输出；
所述第一与非门具有连接到第二与非门的第二输入的输出；以及
所述第二与非门具有连接到所述第一输出信号的第一输入，并且所述第二与非门具有用于提供所述第三输出信号的输出。
7.根据权利要求1的粗延迟调谐器电路，其中所述时钟信号具有上升沿和周期，并且所述第三输出信号具有相对于该时钟信号延迟了所述周期的约75％的上升沿。
8.一种用于减少延迟锁定环(DLL)中的锁定时间的方法，所述方法包括：
提供用于接收输入信号的输入节点，其中所述输入信号是时钟信号；
提供触发电路，所述触发电路被耦合到所述输入节点，其中所述触发电路适于调节所述输入信号并响应于由所述输入信号达到一个阈值电平而提供第一输出信号；
提供边沿抑制器电路，其被耦合到所述触发电路，其中所述边沿抑制器电路适于接收所述第一输出信号，所述边沿抑制器电路适于提供正的阶跃信号作为第二输出信号，并且其中所述边沿抑制器电路包括用于逻辑组合所述第一输出信号和所述第二输出信号以产生第三输出信号的组合装置；以及
提供用于输出所述第三输出信号的输出节点。
9.根据权利要求8的方法，进一步包括信号调节电路，其被耦合到所述输入节点，所述信号调节电路适用于准备所述输入信号以便由所述触发电路使用。
10.根据权利要求9的方法，其中所述信号调节电路是低通滤波器电路。
11.根据权利要求10的方法，其中所述低通滤波器电路是一阶R-C网络。
12.根据权利要求8的方法，其中所述触发电路是施密特触发器电路。
13.根据权利要求8的方法，其中所述边沿抑制器电路还包括：
第一D触发器，所述第一D触发器具有连接到所述第一输出信号的时钟输入、数据输入、连接到加电复位信号的复位输入以及连接到第一与非门的第一输入的输出；
连接到所述第一输出信号以产生反相输入信号的反相器；
第二D触发器，所述第二D触发器具有连接到所述反相输入信号的时钟输入、连接到电源的数据输入、连接到所述加电复位信号的复位输入以及连接到所述第一与非门的第二输入和所述第一D触发器的所述数据输入的输出；
所述第一与非门具有连接到第二与非门的第二输入的输出；以及
所述第二与非门具有连接到所述第一输出信号的第一输入，并且所述第二与非门具有用于输出所述第三输出信号的输出。
14.根据权利要求8的方法，其中所述时钟信号具有上升沿和周期，并且所述第三输出信号具有相对于该时钟信号延迟了所述周期的约75％的上升沿。
15.一种带有同步存储器部件的半导体器件，所述半导体器件包括：
施加到所述同步存储器部件的参考时钟信号；以及
用于减少所述同步存储器部件中的锁定时间的粗延迟调谐器电路。
16.根据权利要求15的半导体器件，其中所述粗延迟调谐器电路还包括：
用于接收所述参考时钟信号的输入节点；
触发电路，所述触发电路被耦合到所述输入节点，其中所述触发电路适于调节所述参考时钟信号并响应于由所述参考时钟信号达到阈值电平而提供第一输出信号；
边沿抑制器电路，其被耦合到所述触发电路，其中所述边沿抑制器电路适于接收所述第一输出信号，所述边沿抑制器电路适于提供正的阶跃信号作为第二输出信号，并且其中所述边沿抑制器电路包括用于逻辑组合所述第一输出信号和所述第二输出信号以产生第三输出信号的组合装置；以及
用于输出所述第三输出信号到所述同步存储器部件的输出节点。
17.根据权利要求16的半导体器件，还包括信号调节电路，其被耦合到所述输入节点。
18.根据权利要求17的半导体器件，其中所述信号调节电路是低通滤波器电路。
19.根据权利要求18的半导体器件，其中所述低通滤波器电路是一阶R-C网络。
20.根据权利要求16的半导体器件，其中所述触发电路是施密特触发器电路。
21.根据权利要求16的半导体器件，其中所述边沿抑制器电路包括：
第一D触发器，所述第一D触发器具有连接到所述第一输出信号的时钟输入、数据输入、连接到加电复位信号的复位输入以及连接到第一与非门的第一输入的输出；
连接到所述第一输出信号以产生反相输入信号的反相器；
第二D触发器，所述第二D触发器具有连接到所述反相输入信号的时钟输入、连接到电源的数据输入、连接到所述加电复位信号的复位输入以及连接到所述第一与非门的第二输入和所述第一D触发器的所述数据输入的输出；
所述第一与非门具有连接到第二与非门的第二输入的输出；以及
所述第二与非门具有连接到所述第一输出信号的第一输入，以及所述第二与非门具有用于输出所述第三输出信号的输出。
22.根据权利要求16的半导体器件，其中所述时钟信号具有上升沿和周期，并且所述第三输出信号具有延迟所述周期的约75％的上升沿。
23.一种在具有同步存储器部件的半导体器件中提供同步的方法，所述方法包括：
提供施加到所述同步存储器部件的参考时钟信号；以及
提供用于减少所述同步存储器部件中的锁定时间的粗延迟调谐器电路。
24.根据权利要求23的方法，其中所述粗延迟调谐器电路还包括：
用于接收所述参考时钟信号的输入节点；
触发电路，所述触发电路被耦合到所述输入节点，其中所述触发电路适于调节所述参考时钟信号并响应于由所述参考时钟信号达到阈值电平而提供第一输出信号；
边沿抑制器电路，其被耦合到所述触发电路，其中所述边沿抑制器电路适于接收所述第一输出信号，所述边沿抑制器电路适于提供正的阶跃信号作为第二输出信号，并且其中所述边沿抑制器电路包括用于逻辑组合所述第一输出信号和所述第二输出信号以产生第三输出信号的组合装置；以及
用于输出所述第三输出信号到所述同步存储器部件的输出节点。
25.根据权利要求24的方法，还包括信号调节电路，其被耦合到所述输入节点。
26.根据权利要求25的方法，其中所述信号调节电路是低通滤波器电路。
27.根据权利要求26的方法，其中所述低通滤波器电路是一阶R-C网络。
28.根据权利要求24的方法，其中所述触发电路是施密特触发器电路。
29.根据权利要求24的方法，其中所述边沿抑制器电路包括：
第一D触发器，所述第一D触发器具有连接到所述第一输出信号的时钟输入、数据输入、连接到加电复位信号的复位输入以及连接到第一与非门的第一输入的输出；
连接到所述第一输出信号以产生反相输入信号的反相器；
第二D触发器，所述第二D触发器具有连接到所述反相输入信号的时钟输入、连接到电源的数据输入、连接到所述加电复位信号的复位输入以及连接到所述第一与非门的第二输入和所述第一D触发器的所述数据输入的输出；
所述第一与非门具有连接到第二与非门的第二输入的输出；以及
所述第二与非门具有连接到所述第一输出信号的第一输入，并且所述第二与非门具有用于输出所述第三输出信号的输出。
30.根据权利要求24的方法，其中所述时钟信号具有上升沿和周期，并且所述第三输出信号具有延迟所述周期的约75％的上升沿。
31.一种包括同步集成电路的设备，所述设备包括：
同步存储器部件；
被施加到所述同步存储器部件的参考时钟信号；以及
延迟锁定环，其中所述延迟锁定环包括用于减小所述同步存储器部件中的锁定时间的边沿抑制器装置。
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