CN113206102B - 半导体存储器装置及其制造方法 - Google Patents

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Abstract

提供了一种半导体存储器装置及其制造方法。该半导体存储器装置包括：单元源极结构；第一层叠结构，该第一层叠结构设置在单元源极结构上；沟道结构，该沟道结构穿透第一层叠结构，该沟道结构连接到单元源极结构；以及第一***晶体管，该第一***晶体管包括杂质区域。各个杂质区域的底表面的水平高于单元源极结构的底表面的水平，并且各个杂质区域的顶表面的水平低于单元源极结构的顶表面的水平。

Description

半导体存储器装置及其制造方法
技术领域
本公开总体上涉及半导体存储器装置及其制造方法，更具体地，涉及一种三维半导体存储器装置及其制造方法。
背景技术
半导体存储器装置包括能够存储数据的存储器单元。
根据存储数据的方法和保持数据的方法，半导体存储器装置可被分类为易失性半导体存储器装置和非易失性半导体存储器装置。易失性半导体存储器装置是当供电中断时所存储的数据消失的存储器装置，非易失性半导体存储器装置是即使当供电中断时也保持所存储的数据的存储器装置。
最近，随着越来越多地使用便携式电子装置，已越来越多地使用非易失性半导体存储器装置，并且需要半导体存储器装置的高集成度和大容量以实现便携性和大容量。为了实现便携性和大容量，已提出了三维半导体存储器装置。
发明内容
根据本公开的一方面，提供一种半导体存储器装置，该半导体存储器装置可包括：单元源极结构；第一层叠结构，该第一层叠结构设置在单元源极结构上，该第一层叠结构包括交替地层叠的多个第一绝缘图案和多个导电图案；沟道结构，该沟道结构穿透第一层叠结构，该沟道结构连接到单元源极结构；以及第一***晶体管，该第一***晶体管包括多个杂质区域，其中，各个杂质区域的底表面的水平高于单元源极结构的底表面的水平，并且各个杂质区域的顶表面的水平低于单元源极结构的顶表面的水平。
根据本公开的另一方面，提供一种半导体存储器装置，该半导体存储器装置可包括：第一***晶体管；第一绝缘层，该第一绝缘层覆盖第一***晶体管；单元源极结构，该单元源极结构在第一绝缘层上；第一层叠结构，该第一层叠结构设置在单元源极结构上，该第一层叠结构包括交替地层叠的多个第一绝缘图案和多个导电图案；沟道结构，该沟道结构穿透第一层叠结构，该沟道结构连接到单元源极结构；以及第二***晶体管，该第二***晶体管在第一绝缘层上，其中，第一***晶体管设置在比单元源极结构的水平低的水平处，并且第二***晶体管设置在与单元源极结构相同的水平处。
根据本公开的另一方面，提供一种制造半导体存储器装置的方法，该方法可包括以下步骤：形成初步源极结构；通过对初步源极结构进行构图来形成初步晶体管和初步单元源极结构；通过将杂质掺杂到初步晶体管中来形成杂质区域；以及在初步单元源极结构上形成第一层叠结构和沟道结构。
附图说明
现在将在下文参照附图描述实施方式的示例；然而，其可按照不同的形式来具体实现，不应被解释为限于本文中所阐述的实施方式。相反，提供这些实施方式以使得本公开将彻底和完整，并且将向本领域技术人员传达实施方式的示例的范围。
在附图中，为了例示清晰，尺寸可能被夸大。将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。相似的标号始终表示相似的元件。
图1A是根据本公开的实施方式的半导体存储器装置的截面图。
图1B是图1A所示的区域A的放大图。
图2A至图2K是示出根据本公开的实施方式的半导体存储器装置的制造方法的截面图。
图3是示出根据本公开的实施方式的存储器***的配置的框图。
图4是示出根据本公开的实施方式的计算***的配置的框图。
具体实施方式
为了描述根据本公开的概念的实施方式，本文所公开的具体结构或功能描述仅是例示性的。根据本公开的概念的实施方式可按照各种形式实现，不能被解释为限于本文中所阐述的实施方式。
在本公开的描述中，可使用术语“第一”和“第二”来描述各种组件，但组件不受这些术语限制。这些术语可用于将一个组件与另一组件相区分。例如，在不脱离本公开的范围的情况下，第一组件可被称为第二组件并且第二组件可被称为第一组件。
实施方式提供一种能够改进操作可靠性的半导体存储器装置以及该半导体存储器装置的制造方法。
图1A是根据本公开的实施方式的半导体存储器装置的截面图。图1B是图1A所示的区域A的放大图。
参照图1A和图1B，根据实施方式的半导体存储器装置可包括基板100。基板100可具有沿着由第一方向D1和第二方向D2限定的平面延伸的板的形状。第一方向D1和第二方向D2可彼此交叉。在示例中，方向D1和第二方向D2可彼此垂直。基板100可以是半导体基板。例如，基板100可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或通过选择性外延生长工艺形成的外延薄膜。
第一绝缘层110可设置在基板100上。第一绝缘层110可具有沿着由第一方向D1和第二方向D2限定的平面延伸的板的形状。第一绝缘层110可包括绝缘材料。在示例中，第一绝缘层110可包括氧化物或氮化物。
第一***晶体管TR1可设置在基板100上。第一***晶体管TR1可设置在基板100与第一绝缘层110之间。第一***晶体管TR1可由第一绝缘层110覆盖。各个第一***晶体管TR1可包括第一杂质区域IR1和第一栅极结构GS1。第一杂质区域IR1可对应于基板100的一部分。可通过将杂质掺杂到基板100中来形成第一杂质区域IR1。第一栅极结构GS1可设置在第一杂质区域IR1之间。
第一栅极结构GS1可包括第一栅极图案GP1、栅极绝缘层GI1、第一栅极覆盖层GC1和第一栅极间隔物GA1。栅极绝缘层GI1可设置在第一栅极图案GP1与基板100之间。第一栅极图案GP1可通过栅极绝缘层GI1与基板100电隔离。第一栅极图案GP1的顶表面可由第一栅极覆盖层GC1覆盖。第一栅极间隔物GA1可设置在栅极绝缘层GI1、第一栅极覆盖层GC1和第一栅极图案GP1的两侧。栅极绝缘层GI1、第一栅极覆盖层GC1和第一栅极图案GP1可设置在第一栅极间隔物GA1之间。
第一栅极图案GP1可包括导电材料。在示例中，第一栅极图案GP1可包括金属或导电半导体材料。第一栅极间隔物GA1、栅极绝缘层GI1和第一栅极覆盖层GC1可包括绝缘材料。在示例中，第一栅极间隔物GA1、栅极绝缘层GI1和第一栅极覆盖层GC1可包括氧化物。可根据第一***晶体管TR1的操作在第一杂质区域IR1之间形成沟道。第一***晶体管TR1可以是NMOS晶体管或PMOS晶体管。
尽管图中未示出，电阻器和电容器可进一步设置在第一绝缘层110中。第一***晶体管TR1、电阻器和电容器可用作包括行解码器、列解码器、页缓冲器电路和输入/输出电路的***电路的元件。
第一触点CT1和第一线ML1可设置在第一绝缘层110中。第一触点CT1可连接到第一***晶体管TR1。第一触点CT1可分别连接到第一杂质区域IR1。第一线ML1可连接到第一触点CT1。第一触点CT1和第一线ML1可包括导电材料。在示例中，第一触点CT1和第一线ML1可包括铜、钨或铝。
单元源极结构CSS可设置在第一绝缘层110上。单元源极结构CSS可具有沿着由第一方向D1和第二方向D2限定的平面延伸的板的形状。单元源极结构CSS可用作连接到存储器单元的源极线。
单元源极结构CSS可包括导电材料。在示例中，单元源极结构CSS可包括掺杂多晶硅。单元源极结构CSS可以是单层或多层。
第一***源极结构PSS1、第二***源极结构PSS2和第二***晶体管TR2可设置在第一绝缘层110上。第一***源极结构PSS1、第二***源极结构PSS2和第二***晶体管TR2可设置在与单元源极结构CSS相同的平面上。第一***源极结构PSS1、第二***源极结构PSS2和第二***晶体管TR2可设置在与单元源极结构CSS相同的水平处。第二***源极结构PSS2可具有与第一***源极结构PSS1相同的配置。第二***晶体管TR2可在第三方向D3上与至少一个第一***晶体管TR1交叠。第三方向D3可与第一方向D1和第二方向D2交叉。在示例中，第三方向D3可垂直于第一方向D1和第二方向D2。第二***晶体管TR2可设置在比第一***晶体管TR1的水平高的水平处。第一***晶体管TR1可设置在比单元源极结构CSS的水平低的水平处。
第二***晶体管TR2可设置在第一***源极结构PSS1和第二***源极结构PSS2之间。第一***源极结构PSS1和第二***源极结构PSS2可在第一方向D1上彼此间隔开，并且第二***晶体管TR2插置在它们之间。第二***源极结构PSS2可设置在第二***晶体管TR2和单元源极结构CSS之间。第二***晶体管TR2和单元源极结构CSS可在第一方向D1上彼此间隔开，并且第二***源极结构PSS2插置在它们之间。
第一间隔物SP1和第二间隔物SP2可设置在第一绝缘层110上。第一间隔物SP1可设置在第一***源极结构PSS1与第二***晶体管TR2之间以及第二***源极结构PSS2与第二***晶体管TR2之间。第一***源极结构PSS1和第二***源极结构PSS2与第二***晶体管TR2可通过第一间隔物SP1彼此电隔离。第二间隔物SP2可设置在第二***源极结构PSS2与单元源极结构CSS之间。第二***源极结构PSS2和单元源极结构CSS可通过第二间隔物SP2彼此电隔离。第一间隔物SP1和第二间隔物SP2可包括绝缘材料。在示例中，第一间隔物SP1和第二间隔物SP2可包括氧化物。
第一***源极结构PSS1和第二***源极结构PSS2中的每一个可包括在第三方向D3上依次层叠的第一源极层SL1、第一蚀刻停止层ES1、第二源极层SL2、第二蚀刻停止层ES2和第三源极层SL3。第一蚀刻停止层ES1可设置在第一源极层SL1和第二源极层SL2之间。第二蚀刻停止层ES2可设置在第二源极层SL2和第三源极层SL3之间。第二源极层SL2可设置在第一源极层SL1和第三源极层SL3之间。
第一间隔物SP1可与第一***源极结构PSS1的第一源极层SL1、第一蚀刻停止层ES1、第二源极层SL2、第二蚀刻停止层ES2和第三源极层SL3接触。第一间隔物SP1和第二间隔物SP2可与第二***源极结构PSS2的第一源极层SL1、第一蚀刻停止层ES1、第二源极层SL2、第二蚀刻停止层ES2和第三源极层SL3接触。
第一源极层SL1可包括导电材料。在示例中，第一源极层可包括掺杂多晶硅。第二源极层SL2可包括导电材料或绝缘材料。在示例中，第二源极层SL2可包括掺杂多晶硅或未掺杂多晶硅。第三源极层SL3可包括导电材料。在示例中，第三源极层SL3可包括掺杂多晶硅。第一蚀刻停止层ES1和第二蚀刻停止层ES2可包括绝缘材料。在示例中，第一蚀刻停止层ES1和第二蚀刻停止层ES2可包括氧化物或高介电常数(高k)材料。在示例中，高介电常数材料可以是Al2O3。
第二***晶体管TR2可包括基部BA、第二杂质区域IR2和第二栅极结构GS2。基部BA、第二杂质区域IR2和第二栅极结构GS2可设置在第一间隔物SP1之间。
基部BA可设置在第一绝缘层110上。基部BA可设置在与第一***源极结构PSS1和第二***源极结构PSS2的第一源极层SL1相同的水平处。基部BA在第三方向D3上的最大长度可等于第一***源极结构PSS1和第二***源极结构PSS2的第一源极层SL1在第三方向D3上的长度。基部BA的最大厚度可等于第一***源极结构PSS1和第二***源极结构PSS2的第一源极层SL1的厚度。基部BA、第一***源极结构PSS1和第二***源极结构PSS2的第一源极层SL1以及单元源极结构CSS可包括相同的材料。基部BA可包括导电材料。在示例中，基部BA可包括掺杂多晶硅。
基部BA可包括下部BA_L和上部BA_U。第二杂质区域IR2可设置在基部BA的上部BA_U中。第二杂质区域IR2可设置在基部BA的上部BA_U的两侧。第二杂质区域IR2可在第一方向D1上彼此间隔开。基部BA的位于比第二杂质区域IR2的水平低的水平处的部分可被定义为基部BA的下部BA_L。基部BA的位于与第二杂质区域IR2相同的水平处的部分可被定义为基部BA的上部BA_U。基部BA可包括沟道区域CR。基部BA的设置在第二杂质区域IR2之间的部分可被定义为沟道区域CR。沟道区域CR可形成在基部BA的上部BA_U中。第二杂质区域IR2可设置在沟道区域CR的两侧。第二杂质区域IR2可包括掺杂有杂质的半导体材料。可根据第二***晶体管TR2的操作在沟道区域CR中形成沟道。
基部BA的底表面的水平、第一***源极结构PSS1的底表面PSS1_B的水平、第二***源极结构PSS2的底表面PSS2_B的水平和单元源极结构CSS的底表面CSS_B的水平可相同。第二杂质区域IR2的底表面IR2_B的水平可高于第一***源极结构PSS1的底表面PSS1_B的水平、第二***源极结构PSS2的底表面PSS2_B的水平和单元源极结构CSS的底表面CSS_B的水平。第二杂质区域IR2的顶表面IR2_T的水平可低于第一***源极结构PSS1的顶表面PSS1_T的水平、第二***源极结构PSS2的顶表面PSS2_T的水平和单元源极结构CSS的顶表面CSS_T的水平。
第二栅极结构GS2可设置在基部BA和第二杂质区域IR2上。第二栅极结构GS2可包括第二栅极间隔物GA2、栅极插置层GI2和第二栅极图案GP2。
栅极插置层GI2可设置在基部BA的沟道区域CR上，并且第二栅极图案GP2可设置在栅极插置层GI2上。第二栅极间隔物GA2可设置在第二杂质区域IR2上。栅极插置层GI2和第二栅极图案GP2可设置在第二栅极间隔物GA2之间。
第二栅极结构GS2的顶表面的水平、第一***源极结构PSS1的顶表面PSS1_T的水平、第二***源极结构PSS2的顶表面PSS2_T的水平和单元源极结构CSS的顶表面CSS_T的水平可相同。换言之，第二栅极间隔物GA2的顶表面的水平、第二栅极图案GP2的顶表面的水平、第一***源极结构PSS1的顶表面PSS1_T的水平、第二***源极结构PSS2的顶表面PSS2_T的水平和单元源极结构CSS的顶表面CSS_T的水平可相同。
第二栅极间隔物GA2可包括绝缘材料。在示例中，第二栅极间隔物GA2可包括氧化物。
第二栅极图案GP2可设置在与第一***源极结构PSS1和第二***源极结构PSS2的第三源极层SL3相同的水平处。第二栅极图案GP2在第三方向D3上的长度可等于第一***源极结构PSS1和第二***源极结构PSS2的第三源极层SL3在第三方向D3上的长度。第二栅极图案GP2的厚度可等于第一***源极结构PSS1和第二***源极结构PSS2的第三源极层SL3的厚度。第二栅极图案GP2、第一***源极结构PSS1和第二***源极结构PSS2的第三源极层SL3以及单元源极结构CSS可包括相同的材料。第二栅极图案GP2可包括导电材料。在示例中，第二栅极图案GP2可包括掺杂多晶硅。
栅极插置层GI2可包括第一插置部GI2a、第二插置部GI2b和第三插置部GI2c。第一插置部GI2a、第二插置部GI2b和第三插置部GI2c可沿着第三方向D3依次层叠。第一插置部GI2a可设置在基部BA的沟道区域CR上，第二插置部GI2b可设置在第一插置部GI2a上，第三插置部GI2c可设置在第二插置部GI2b上，第二栅极图案GP2可设置在第三插置部GI2c上。第二插置部GI2b可设置在第一插置部GI2a与第三插置部GI2c之间。第一插置部GI2a和第三插置部GI2c可包括相同的材料。第二插置部GI2b可包括与第一插置部GI2a和第三插置部GI2c的材料不同的材料。
第一插置部GI2a可设置在与第一***源极结构PSS1和第二***源极结构PSS2的第一蚀刻停止层ES1相同的水平处。第一插置部GI2a在第三方向D3上的长度可等于第一***源极结构PSS1和第二***源极结构PSS2的第一蚀刻停止层ES1在第三方向D3上的长度。第一插置部GI2a的厚度可等于第一***源极结构PSS1和第二***源极结构PSS2的第一蚀刻停止层ES1的厚度。第一插置部GI2a可包括与第一***源极结构PSS1和第二***源极结构PSS2的第一蚀刻停止层ES1相同的材料。第一插置部GI2a可包括绝缘材料。在示例中，第一插置部GI2a可包括氧化物或高介电常数材料。
第二插置部GI2b可设置在与第一***源极结构PSS1和第二***源极结构PSS2的第二源极层SL2相同的水平处。第二插置部GI2b在第三方向D3上的长度可等于第一***源极结构PSS1和第二***源极结构PSS2的第二源极层SL2在第三方向D3上的长度。第二插置部GI2b的厚度可等于第一***源极结构PSS1和第二***源极结构PSS2的第二源极层SL2的厚度。第二插置部GI2b可包括与第一***源极结构PSS1和第二***源极结构PSS2的第二源极层SL2相同的材料。第二插置部GI2b可包括导电材料或绝缘材料。在示例中，第二插置部GI2b可包括掺杂多晶硅或未掺杂多晶硅。
第三插置部GI2c可设置在与第一***源极结构PSS1和第二***源极结构PSS2的第二蚀刻停止层ES2相同的水平处。第三插置部GI2c在第三方向D3上的长度可等于第一***源极结构PSS1和第二***源极结构PSS2的第二蚀刻停止层ES2在第三方向D3上的长度。第三插置部GI2c的厚度可等于第一***源极结构PSS1和第二***源极结构PSS2的第二蚀刻停止层ES2的厚度。第三插置部GI2c可包括与第一***源极结构PSS1和第二***源极结构PSS2的第二蚀刻停止层ES2相同的材料。第三插置部GI2c可包括绝缘材料。在示例中，第三插置部GI2c可包括氧化物或高介电常数材料。
第一层叠结构STS1可设置在单元源极结构CSS上。第一层叠结构STS1可包括在第三方向D3上交替地层叠的第一绝缘图案IP1和导电图案CP。
第一绝缘图案IP1可包括绝缘材料。在示例中，第一绝缘图案IP1可包括氧化物。导电图案CP可包括栅极导电层。栅极导电层可包括导电材料。在示例中，栅极导电层可包括掺杂硅层、金属硅化物层、钨、镍和钴中的至少一种。栅极导电层可用作连接到存储器单元的字线或连接到选择晶体管的选择线。导电图案CP还可包括围绕栅极导电层的栅极屏障层。在示例中，栅极屏障层可包括氮化钛和氮化钽中的至少一种。
第一层叠结构STS1可包括阶梯结构STE。第一层叠结构STS1的第一绝缘图案IP1和导电图案CP可形成为台阶形状，从而形成阶梯结构STE。当形成阶梯结构STE时，第一层叠结构STS1的各个导电图案CP的顶表面的一部分可暴露。
可提供沟道结构CS，其穿透第一层叠结构STS1。沟道结构CS可穿透第一层叠结构STS1的第一绝缘图案IP1和导电图案CP。沟道结构CS可在第三方向D3上延伸。沟道结构CS可连接到单元源极结构CSS。
各个沟道结构CS可包括穿透第一层叠结构STS1的沟道层CL和围绕沟道层CL的存储器层ML。沟道层CL可包括半导体材料。在示例中，沟道层CL可包括多晶硅。
存储器层ML可包括多层绝缘层。存储器层ML可包括围绕沟道层CL的隧道层、围绕隧道层的存储层和围绕存储层的阻挡层。隧道层可包括电荷可隧穿的绝缘材料。在示例中，隧道层可包括氧化物。存储层可包括可捕获电荷的材料。在示例中，存储层可包括氮化物、硅、相变材料和纳米点中的至少一种。阻挡层可包括能够阻挡电荷的移动的绝缘材料。在示例中，阻挡层可包括氧化物。隧道层的厚度可比阻挡层的厚度薄。
除了附图之外，在实施方式中，沟道结构CS还可在沟道层CL中包括填充层。填充层可包括绝缘材料。在示例中，填充层可包括氧化物。
第二层叠结构STS2可设置在第一***源极结构PSS1和第二***源极结构PSS2以及第二***晶体管TR2上。第二层叠结构STS2可包括在第三方向D3上交替地层叠的第二绝缘图案IP2和牺牲图案FP。
第二绝缘图案IP2可包括绝缘材料。在示例中，第二绝缘图案IP2可包括氧化物。牺牲图案FP可包括绝缘材料。在示例中，牺牲图案FP可包括氮化物。
可提供第二绝缘层120，其覆盖第一层叠结构STS1和第二层叠结构STS2。第二绝缘层120可包括绝缘材料。在示例中，第二绝缘层120可包括氧化物。
可提供连接到沟道结构CS的位线触点BCT。位线触点BCT可连接到沟道结构CS的沟道层CL。位线触点BCT可在第三方向D3上延伸。位线触点BCT可包括导电材料。在示例中，位线触点BCT可包括铜、铝和钨。
可提供字线触点WCT，其连接到第一层叠结构STS1的导电图案CP。字线触点WCT可连接到导电图案CP的顶表面的限定阶梯结构STE的部分。字线触点WCT可在第三方向D3上延伸。字线触点WCT在第三方向D3上的长度可彼此不同。字线触点WC可包括导电材料。在示例中，字线触点WCT可包括铜、铝或钨。
可提供第二触点CT2，其连接到第二***晶体管TR2。第二触点CT2可穿透第二层叠结构STS2的第二绝缘图案IP2和牺牲图案FP。第二触点CT2中的至少一个可连接到第二***晶体管TR2的第二杂质区域IR2。第二触点CT2中的至少一个可连接到第二***晶体管TR2的第二栅极图案GP2。连接到第二杂质区域IR2的第二触点CT2可穿透第二***晶体管TR2的第二栅极间隔物GA2。
第二触点CT2可在第三方向D3上延伸。连接到第二杂质区域IR2的第二触点CT2在第三方向D3上的长度和连接到第二栅极图案GP2的第二触点CT2在第三方向D3上的长度可彼此不同。第二触点CT2可包括导电材料。在示例中，第二触点CT2可包括铜、铝或钨。
可提供连接到位线触点BCT的位线BL。在示例中，位线BL可在第二方向D2上延伸。在示例中，位线BL可布置在第一方向D1上。位线BL可包括导电材料。在示例中，位线BL可包括铜、铝或钨。
可提供连接到字线触点WCT的第二线ML2。第二线ML2可包括导电材料。在示例中，第二线ML2可包括铜、铝或钨。
可提供连接到第二触点CT2的第三线ML3。第三线ML3可包括导电材料。在示例中，第三线ML3可包括铜、铝或钨。
位线BL可电连接到第一线ML1或第三线ML3。当位线BL连接到第一线ML1时，沟道结构CS可通过位线触点BCT、位线BL、第一线ML1和第一触点CT1电连接到第一***晶体管TR1。当位线BL连接到第三线ML3时，沟道结构CS可通过位线触点BCT、位线BL、第三线ML3和第二触点CT2电连接到第二***晶体管TR2。
第二线ML2可电连接到第一线ML1或第三线ML3。当第二线ML2连接到第一线ML1时，导电图案CP可通过字线触点WCT、第二线ML2、第一线ML1和第一触点CT1电连接到第一***晶体管TR1。当第二线ML2连接到第三线ML3时，导电图案CP可通过字线触点WCT、第二线ML2、第三线ML3和第二触点CT2电连接到第二***晶体管TR2。
在根据实施方式的半导体存储器装置中，设置在与单元源极结构CSS相同的水平处的第二***晶体管TR2可用作连接到沟道结构CS或导电图案CP的***晶体管。因此，可在有限空间中布置相对大量的***晶体管，并且半导体存储器装置的操作可靠性可改进。
图2A至图2K是示出根据本公开的实施方式的半导体存储器装置的制造方法的截面图。
为了描述方便，与参照图1A和图1B描述的组件相同的组件由相似的标号指代，并且将省略重复的描述。下面描述的制造方法是图1A和图1B所示的半导体存储器装置的制造方法的实施方式，图1A和图1B所示的半导体存储器装置的制造方法不限于下面描述的方法。
参照图2A，可在基板100上形成第一***晶体管TR1和第一绝缘层110。第一***晶体管TR1可包括第一栅极结构GS1和第一杂质区域IR1。第一栅极结构GS1可包括第一栅极间隔物GA1、第一栅极图案GP1、栅极绝缘层GI1和第一栅极覆盖层GC1。第一触点CT1和第一线ML1可形成在第一绝缘层110中。
可在第一绝缘层110上形成初步源极结构rSS。初步源极结构rSS可包括第一源极层SL1、第一蚀刻停止层ES1、第二源极层SL2、第二蚀刻停止层ES2和第三源极层SL3。
第一蚀刻停止层ES1和第二蚀刻停止层ES2可包括绝缘材料。在示例中，第一蚀刻停止层ES1和第二蚀刻停止层ES2可包括氧化物或高介电常数材料。第一源极层SL1和第三源极层SL3可包括导电材料。在示例中，第一源极层SL1和第三源极层SL3可包括掺杂多晶硅。第二源极层SL2可包括绝缘材料。在示例中，第二源极层SL2可包括掺杂多晶硅或未掺杂多晶硅。
参照图2B，可形成第一间隔物SP1和第二间隔物SP2，其穿透初步源极结构rSS。初步源极结构rSS可通过第一间隔物SP1和第二间隔物SP2分离，从而形成第一***源极结构PSS1和第二***源极结构PSS2、初步单元源极结构rCSS和初步晶体管rTR。第一间隔物SP1和第二间隔物SP2可包括绝缘材料。在示例中，第一间隔物SP1和第二间隔物SP2可包括氧化物。
形成第一间隔物SP1和第二间隔物SP2的工艺可包括通过对初步源极结构rSS进行构图来形成沟槽的工艺以及在沟槽中形成绝缘材料的工艺。通过构图，初步源极结构rSS可形成有第一***源极结构PSS1和第二***源极结构PSS2、初步单元源极结构rCSS和初步晶体管rTR。
第一***源极结构PSS1和第二***源极结构PSS2、初步单元源极结构rCSS和初步晶体管rTR中的每一个可包括第一源极层SL1、第一蚀刻停止层ES1、第二源极层SL2、第二蚀刻停止层ES2和第三源极层SL3。
初步晶体管rTR可形成在第一间隔物SP1之间。初步晶体管rTR可形成在第一***源极结构PSS1和第二***源极结构PSS2之间。初步单元源极结构rCSS可通过第二间隔物SP2与第二***源极结构PSS2间隔开。
参照图2C，可在初步单元源极结构rCSS、第一***源极结构PSS1和第二***源极结构PSS2以及初步晶体管rTR上形成掩模图案MP。掩模图案MP可包括第一孔HO1。
形成掩模图案MP的工艺可包括在初步单元源极结构rCSS、第一***源极结构PSS1和第二***源极结构PSS2以及初步晶体管rTR上形成掩模层的工艺以及通过对掩模层进行构图来形成第一孔HO1的工艺。
初步晶体管rTR的顶表面的一部分可通过第一孔HO1暴露。
参照图2D，可使用掩模图案MP作为蚀刻掩模对初步晶体管rTR进行构图。当初步晶体管rTR被构图时，可形成第二孔HO2。
初步晶体管rTR的第一蚀刻停止层ES1和第二蚀刻停止层ES2以及第二源极层SL2和第三源极层SL3可被构图。初步晶体管rTR的第一蚀刻停止层ES1可被构图，从而形成第一插置部GI2a。初步晶体管rTR的第二源极层SL2可被构图，从而形成第二插置部GI2b。初步晶体管rTR的第二蚀刻停止层ES2可被构图，从而形成第三插置部GI2c。初步晶体管rTR的第三源极层SL3可被构图，从而形成第二栅极图案GP2。
第一至第三插置部GI2a、GI2b和GI2c以及第二栅极图案GP2可设置在第二孔HO2之间。初步晶体管rTR的第一源极层SL1的顶表面的一部分可通过第二孔HO2暴露。
参照图2E，可在初步晶体管rTR的第一源极层SL1中形成第二杂质区域IR2。形成第二杂质区域IR2的工艺可包括通过第二孔HO2将杂质掺杂到初步晶体管rTR的第一源极层SL1中的工艺。
在初步晶体管rTR的第一源极层SL1中，掺杂有杂质的部分可被定义为第二杂质区域IR2。在初步晶体管rTR的第一源极层SL1中，未掺杂有杂质的部分可被定义为基部BA。
第二杂质区域IR2的底表面的水平可高于初步单元源极结构rCSS的底表面的水平。第二杂质区域IR2的顶表面的水平可低于初步单元源极结构rCSS的顶表面的水平。
参照图2F，可在第二孔HO2中形成第二栅极间隔物GA2。第二栅极间隔物GA2可包括绝缘材料。在示例中，第二栅极间隔物GA2可包括氧化物。
当形成第二栅极间隔物GA2时，可限定第二***晶体管TR2。第二***晶体管TR2可包括第二栅极结构GS2、第二杂质区域IR2和基部BA。第二栅极结构GS2可包括第一至第三插置部GI2a、GI2b和GI2c、第二栅极图案GP2和第二栅极间隔物GA2。
在形成第二栅极间隔物GA2之后，可去除掩模图案MP。
参照图2G，可在初步单元源极结构rCSS、第一***源极结构PSS1和第二***源极结构PSS2以及第二晶体管TR2上形成初步层叠结构rSTS。初步层叠结构rSTS可包括在第三方向D3上交替地层叠的绝缘图案IP和牺牲图案FP。在示例中，绝缘图案IP可包括氧化物。在示例中，牺牲图案FP可包括氮化物。
在形成初步层叠结构rSTS之后，可形成沟道结构CS。沟道结构CS可穿透初步层叠结构rSTS。沟道结构CS可包括穿透初步层叠结构rSTS的沟道层CL和围绕沟道层CL的存储器层ML。
参照图2H，可执行对初步层叠结构rSTS进行构图的工艺。当执行对初步层叠结构rSTS进行构图的工艺时，初步层叠结构rSTS可被分离为第一层叠结构STS1和第二层叠结构STS2。初步层叠结构rSTS的绝缘图案IP可被分离为第一绝缘图案IP1和第二绝缘图案IP2。第一层叠结构STS1可设置在初步单元源极结构rCSS上。第二层叠结构STS2可设置在第一***源极结构PSS1和第二***源极结构PSS2以及第二***晶体管TR2上。第一层叠结构STS1可包括阶梯结构STE。
在执行对初步层叠结构rSTS进行构图的工艺之后，可形成第二绝缘层120，其覆盖第一层叠结构STS1和第二层叠结构STS2。
参照图2I，可形成单元源极结构CSS。形成单元源极结构CSS的工艺可包括通过去除初步单元源极结构rCSS的至少一部分来形成空白空间的工艺以及在空白空间中形成源极材料层的工艺。在示例中，初步单元源极结构rCSS的所述至少一部分可对应于初步单元源极结构rCSS的第一蚀刻停止层ES1和第二蚀刻停止层ES2以及第二源极层。源极材料层可包括导电材料。在示例中，源极材料层可包括掺杂多晶硅。
可利用导电图案CP替换第一层叠结构STS1的牺牲图案FP。利用导电图案CP替换第一层叠结构STS1的牺牲图案FP的工艺可包括通过去除第一层叠结构STS1的牺牲图案FP来形成空白空间的工艺以及在空白空间中形成导电图案CP的工艺。
参照图2J，可形成连接到沟道结构CS的位线触点BCT、连接到导电图案CP的字线触点WCT和连接到第二***晶体管TR2的第二触点CT2。
参照图2K，可形成连接到位线触点BCT的位线、连接到字线触点WCT的第二线ML2和连接到第二触点CT2的第三线ML3。
在根据这些实施方式的制造方法中，初步源极结构rSS的一部分可形成为第二***晶体管TR2。因此，可在有限空间中设置相对大量的***晶体管，并且半导体存储器装置的操作可靠性可改进。
图3是示出根据本公开的实施方式的存储器***的配置的框图。
参照图3，根据本公开的实施方式的存储器***1100包括存储器装置1120和存储控制器1110。
存储器装置1120可包括参照图1A和图1B描述的结构。存储器装置1120可以是利用多个闪存芯片配置的多芯片封装。
存储控制器1110被配置为控制存储器装置1120，并且可包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错码(ECC)电路1114和存储器接口1115。SRAM 1111用作CPU 1112的操作存储器，CPU 1112执行对存储控制器1110的数据交换的总体控制操作，并且主机接口1113包括用于与存储器***1100连接的主机的数据交换协议。ECC电路1114检测并纠正包括在从存储器装置1120读取的数据中的错误，存储器接口1115与存储器装置1120接口。另外，存储控制器1110还可包括用于存储用于与主机接口的代码数据等的ROM。
如上所述配置的存储器***1100可以是存储卡或固态盘(SSD)，其中存储器装置1120与控制器1110组合。例如，当存储器***1100是SSD时，存储控制器1100可通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、***组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议和集成驱动电子设备(IDE)协议的各种接口协议当中的一种来与外部(例如，主机)通信。
图4是示出根据本公开的实施方式的计算***的配置的框图。
参照图4，根据本公开的实施方式的计算***1200可包括CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器***1210，它们电连接到***总线1260。当计算***1200是移动装置时，还可包括用于向计算***1200供应操作电压的电池，并且还可包括应用芯片组、相机图像处理器(CIS)、移动D-RAM等。
存储器***1200可如参照图3所述利用存储器装置1212和存储控制器1211来配置。
在根据本公开的半导体存储器装置中，***晶体管可设置在与单元源极结构相同的水平处。因此，可在有限空间中设置相对大量的***晶体管，并且半导体存储器装置的操作可靠性可改进。
尽管参照其实施方式的特定示例示出和描述了本公开，但是本领域技术人员将理解，在不脱离由所附权利要求及其等同物限定的本公开的精神和范围的情况下，可对其进行形式和细节上的各种改变。因此，本公开的范围不应限于上述示例性实施方式，而是应该不仅由所附权利要求，而且还由其等同物确定。
在上述实施方式中，可选择性地执行所有步骤，或者可省略部分步骤。在各个实施方式中，步骤未必根据所描述的顺序执行，而是可重新布置。本说明书和附图中所公开的实施方式仅是方便理解本公开的示例，本公开不限于此。即，对于本领域技术人员而言应该显而易见的是，可基于本公开的技术范围进行各种修改。
此外，已在附图和说明书中描述了本公开的实施方式的示例。尽管这里使用了特定术语，但那些术语仅用于说明本公开的实施方式。因此，本公开不限于上述实施方式，在本公开的精神和范围内可进行许多变化。对于本领域技术人员而言应该显而易见，除了本文所公开的实施方式之外，还可基于本公开的技术范围进行各种修改。
相关申请的交叉引用
本申请要求2020年1月31日提交于韩国知识产权局的韩国专利申请号10-2020-0011978的优先权，其完整公开通过引用并入本文。

Claims (24)

1.一种半导体存储器装置，该半导体存储器装置包括：
单元源极结构；
第一层叠结构，该第一层叠结构设置在所述单元源极结构上，该第一层叠结构包括交替地层叠的多个绝缘图案和多个导电图案；
沟道结构，该沟道结构穿透所述第一层叠结构，该沟道结构连接到所述单元源极结构；以及
第一***晶体管，该第一***晶体管包括多个杂质区域、基部和栅极结构，
其中，各个所述杂质区域的底表面的水平高于所述单元源极结构的底表面的水平，
各个所述杂质区域的顶表面的水平低于所述单元源极结构的顶表面的水平，
所述基部的底表面的水平等于所述单元源极结构的所述底表面的水平，并且
所述栅极结构的顶表面的水平等于所述单元源极结构的所述顶表面的水平。
2.根据权利要求1所述的半导体存储器装置，其中，所述基部包括沟道区域，
其中，多个所述杂质区域位于所述基部的上部的两侧，
其中，所述沟道区域位于多个所述杂质区域之间。
3.根据权利要求1所述的半导体存储器装置，其中，所述基部包括沟道区域，
其中，所述基部包括与所述单元源极结构相同的材料。
4.根据权利要求3所述的半导体存储器装置，其中，所述基部和所述单元源极结构包括掺杂多晶硅。
5.根据权利要求1所述的半导体存储器装置，其中，所述栅极结构包括：
多个栅极间隔物；
在多个所述栅极间隔物之间的栅极图案；以及
在多个所述栅极间隔物之间的栅极插置层。
6.根据权利要求5所述的半导体存储器装置，其中，所述栅极图案包括与所述单元源极结构相同的材料。
7.根据权利要求6所述的半导体存储器装置，其中，所述栅极图案和所述单元源极结构包括掺杂多晶硅。
8.根据权利要求5所述的半导体存储器装置，其中，所述栅极插置层包括依次层叠的第一插置部、第二插置部和第三插置部，
其中，所述第二插置部包括掺杂多晶硅或未掺杂多晶硅。
9.根据权利要求8所述的半导体存储器装置，其中，所述第一插置部和所述第三插置部包括相同的材料，并且所述第二插置部包括与所述第一插置部和所述第三插置部的材料不同的材料。
10.根据权利要求5所述的半导体存储器装置，该半导体存储器装置还包括连接到所述第一***晶体管的多个第一触点，
其中，多个所述第一触点中的至少一个穿透所述栅极间隔物并且连接到多个所述杂质区域中的至少一个。
11.一种半导体存储器装置，该半导体存储器装置包括：
第一***晶体管；
第一绝缘层，该第一绝缘层覆盖所述第一***晶体管；
单元源极结构，该单元源极结构在所述第一绝缘层上；
第一层叠结构，该第一层叠结构设置在所述单元源极结构上，该第一层叠结构包括交替地层叠的多个第一绝缘图案和多个导电图案；
沟道结构，该沟道结构穿透所述第一层叠结构，该沟道结构连接到所述单元源极结构；以及
第二***晶体管，该第二***晶体管在所述第一绝缘层上，
其中，所述第一***晶体管设置在比所述单元源极结构的水平低的水平处，并且
所述第二***晶体管的底表面和顶表面分别设置在与所述单元源极结构的底表面和顶表面相同的水平处。
12.根据权利要求11所述的半导体存储器装置，其中，所述第一***晶体管和所述第二***晶体管彼此交叠。
13.根据权利要求11所述的半导体存储器装置，该半导体存储器装置还包括设置在所述第二***晶体管上的第二层叠结构，该第二层叠结构包括交替地层叠的多个第二绝缘图案和多个牺牲图案。
14.根据权利要求13所述的半导体存储器装置，该半导体存储器装置还包括连接到所述第二***晶体管的第一触点，
其中，所述第一触点穿透所述第二层叠结构。
15.根据权利要求11所述的半导体存储器装置，其中，所述第二***晶体管包括杂质区域，
其中，所述杂质区域的底表面的水平高于所述单元源极结构的底表面的水平，并且
所述杂质区域的顶表面的水平低于所述单元源极结构的顶表面的水平。
16.根据权利要求11所述的半导体存储器装置，该半导体存储器装置还包括在所述第二***晶体管和所述单元源极结构之间的***源极结构。
17.根据权利要求16所述的半导体存储器装置，该半导体存储器装置还包括第一间隔物和第二间隔物，所述第一间隔物设置在所述第二***晶体管与所述***源极结构之间，所述第二间隔物设置在所述***源极结构与所述单元源极结构之间。
18.根据权利要求16所述的半导体存储器装置，其中，所述***源极结构包括第一源极层、第二源极层以及在所述第一源极层和所述第二源极层之间的第三源极层，
其中，所述第一源极层和所述第二源极层包括与所述单元源极结构相同的材料。
19.一种制造半导体存储器装置的方法，该方法包括以下步骤：
形成包括依次层叠的第一源极层、第一蚀刻停止层、第二源极层、第二蚀刻停止层和第三源极层的初步源极结构；
形成穿透所述初步源极结构的间隔物，其中，所述初步源极结构被所述间隔物分离，从而形成初步晶体管和初步单元源极结构，并且所述初步晶体管和所述初步单元源极结构中的每一者包括所述第一源极层、所述第一蚀刻停止层、所述第二源极层、所述第二蚀刻停止层和所述第三源极层；
通过将杂质掺杂到所述初步晶体管中来形成杂质区域；以及
在所述初步单元源极结构上形成第一层叠结构和沟道结构。
20.根据权利要求19所述的方法，其中，形成所述杂质区域的步骤包括将所述杂质掺杂到所述初步晶体管的所述第一源极层中。
21.根据权利要求19所述的方法，该方法还包括形成连接到所述沟道结构的单元源极结构，
其中，形成所述单元源极结构的步骤包括以下步骤：
通过去除所述初步单元源极结构的至少一部分来形成空白空间；以及
在所述空白空间中形成源极材料层。
22.根据权利要求19所述的方法，其中，所述杂质区域的底表面的水平高于所述初步单元源极结构的底表面的水平，并且
所述杂质区域的顶表面的水平低于所述初步单元源极结构的顶表面的水平。
23.根据权利要求19所述的方法，该方法还包括以下步骤：
通过对所述初步晶体管进行构图来形成孔；以及
形成填充所述孔的栅极间隔物。
24.根据权利要求19所述的方法，该方法还包括以下步骤：
形成包括绝缘图案和牺牲图案的第二层叠结构；以及
形成穿透所述第二层叠结构的第一触点，该第一触点连接到所述杂质区域。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220078341A (ko) 2020-12-03 2022-06-10 에스케이하이닉스 주식회사 메모리 장치
US11844221B2 (en) * 2021-08-23 2023-12-12 Macronix International Co., Ltd. 3D flash memory device with integrated passive device
TWI786797B (zh) * 2021-09-01 2022-12-11 旺宏電子股份有限公司 記憶體元件及其製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106024798A (zh) * 2015-03-31 2016-10-12 三星电子株式会社 三维半导体存储器件及其制造方法
CN106601752A (zh) * 2015-10-08 2017-04-26 三星电子株式会社 三维半导体存储装置和竖直集成电路装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002064157A (ja) * 2000-06-09 2002-02-28 Toshiba Corp 半導体メモリ集積回路及びその製造方法
KR101985936B1 (ko) 2012-08-29 2019-06-05 에스케이하이닉스 주식회사 불휘발성 메모리 소자와 그 제조방법
JP6026914B2 (ja) * 2013-02-12 2016-11-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR102239602B1 (ko) * 2014-08-12 2021-04-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102310511B1 (ko) * 2014-12-19 2021-10-08 삼성전자주식회사 반도체 소자 및 그 형성 방법
KR102523139B1 (ko) * 2015-11-25 2023-04-20 삼성전자주식회사 반도체 메모리 소자
KR102607825B1 (ko) * 2016-01-18 2023-11-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102343847B1 (ko) * 2017-04-25 2021-12-28 삼성전자주식회사 3차원 반도체 메모리 장치
KR102385921B1 (ko) * 2017-06-07 2022-04-14 삼성전자주식회사 반도체 소자
US10403634B2 (en) * 2017-06-12 2019-09-03 Samsung Electronics Co., Ltd Semiconductor memory device and method of manufacturing the same
KR20180135526A (ko) * 2017-06-12 2018-12-21 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
KR102419168B1 (ko) * 2017-07-31 2022-07-11 삼성전자주식회사 3차원 반도체 메모리 장치 및 그의 제조 방법
KR102469334B1 (ko) 2017-11-08 2022-11-23 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102561009B1 (ko) * 2018-01-29 2023-07-28 에스케이하이닉스 주식회사 3차원 구조의 반도체 메모리 장치
KR102589663B1 (ko) * 2018-08-22 2023-10-17 삼성전자주식회사 3차원 반도체 메모리 소자
CN110896669B (zh) * 2018-12-18 2021-01-26 长江存储科技有限责任公司 多堆叠三维存储器件以及其形成方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106024798A (zh) * 2015-03-31 2016-10-12 三星电子株式会社 三维半导体存储器件及其制造方法
CN106601752A (zh) * 2015-10-08 2017-04-26 三星电子株式会社 三维半导体存储装置和竖直集成电路装置

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