CN1127765C - 互补型金属氧化物晶体管半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种制造包括nMOSFET和pMOSFET的CMOS半导体器件的方法，包括(a)在半导体衬底上形成栅绝缘膜；在栅绝缘膜上形成第一导电膜；在第一导电膜上形成层间绝缘膜；在层间绝缘膜上形成第二导电膜；在要制造nMOSFET的第一区中和要制造pMOSFET的第二区中，将第一导电膜、层间绝缘膜和第二导电膜成形为栅极形状；将n-型杂质搀杂到第一区中，将p-型杂质搀杂到第二区中。该方法可以防止由钛原子的扩散引起的栅绝缘膜的绝缘电压减少，而不使栅极消耗。

Description

互补型金属氧化物晶体管 半导体器件及其制造方法
技术领域
本发明涉及包括重搀杂p-型杂质的栅极和重搀杂n-型杂质的栅极的CMOS半导体器件及其制造方法。特别是，本发明涉及能抑制栅绝缘膜的绝缘电压减小的CMOS半导体器件。
背景技术
近来，随着LSI的高度集成，栅极已经设计成具有较小的宽度。较小的宽度使栅极具有较高的电阻。为了解决栅极的这种高电阻问题，栅极通常由包括多晶硅层和硅化物层的多层(polycide)布线层构成。作为硅化物层，已经使用了具有大约70μΩ-cm电阻率的硅化钨层。
由于LSI要求制造为小尺寸，所以就要求栅极具有小的宽度，另外，还要求硅化钨层具有小的厚度。结果，多层布线层的电阻与多层布线层的尺寸减小率的二次方成反比增加。
为此，目前使用硅化钛层代替硅化钨层，因为硅化钛层具有比硅化钨层小的电阻率。硅化钛层的电阻率约为15μΩ-cm，并且一般是借助于硅化处理形成的。在硅化处理中，栅极和源/漏扩散层同时被硅化。现在硅化处理已经广泛使用，特别是，对于制造具有等于或小于0.25μm的栅极长度的半导体器件来说，已经广泛使用了硅化处理。
现有技术中已经制造了作为具有掩埋沟道的晶体管的常规pMOSFET。但是，如果形成的这种常规pMOSFET具有等于或小于0.25μm的栅极长度，会产生显著的短沟道效应。为此，pMOSFET主要是作为在表面具有沟道的晶体管形成的，而不是作为具有掩埋沟道的晶体管形成的。也就是，用CMOS半导体器件中p-n栅型代替了主要使用的n-n栅型。
下面说明借助于钛硅化处理制造包括p-n型栅的CMOS半导体器件的常规方法。图1A-1E是CMOS半导体器件的截面图，表示制造该器件的常规方法的各个步骤。
首先，如图1A所示，在选择区域中的p-型硅衬底101表面上形成场氧化膜102。然后，在将要制造nMOSFET的区域中的硅衬底101中形成p--阱103，并在将要制造p-MOSFET的区域中的硅衬底101中形成n-阱104。然后在p-阱103和n-阱104的表面上用栅氧化膜105覆盖。
然后，如图1B所示，在栅氧化膜105上形成栅极形状的多晶硅层。之后，去掉没有被多晶硅层覆盖的一部分栅氧化膜105。接着，在要制造nMOSFET的区域中注入n-型离子，在要制造pMOSFET的区域中注入p-型离子，由此在两区域中形成扩散层。
然后，在多晶硅层的侧面上形成侧壁113。之后，借助于光刻，以高于已经预先注入该区域中的n-型离子浓度的浓度，在要制造nMOSFET的区域中注入n型离子，由此形成源/漏n+层114。同样，借助于光刻，以高于已经预先注入该区域中的p-型离子浓度的浓度，在要制造p--MOSFET的区域中注入p-型离子，由此形成源/漏p+层115。同时，在侧壁113的下面和源/漏n+层114附近也形成具有低于源/漏n+层114浓度的杂质浓度的LLDn层111，在侧壁113的下面和源/漏p+层115附近也形成具有低于源/漏p+层115浓度的杂质浓度的LLDp-层112。
通过上述第二次离子注入，在要制造nMOSFET的区域的多晶硅层中注入n型离子，结果在p-阱103上面形成n+栅极116，在要制造pMOSFET的区域的多晶硅层中注入p-型离子，结果在n-阱104上面形成p+栅极117。
然后，如图1C所示，通过例如溅射，在整个产品上淀积钛层118。
然后，如图1D所示，在例如大约摄氏700度的氮气氛下，对产品进行热退火，由此使钛层118与n+栅极116、p+栅极117、源/漏n+层114、源/漏p+层115反应。结果，在n+栅极116的上部分中形成n+硅化钛层116a，在p+栅极117的上部分中形成p+硅化钛层117a，在源/漏n+层114上形成源/漏n+硅化钛层114a，在源/漏p+层115上形成源/漏p+硅化钛层115a。
然后去掉没有反应的部分钛层118，在例如摄氏850度的氮气氛下，对产品进行热退火，由此减小n+硅化钛层116a、p-+硅化钛层117a、源/漏n+硅化钛层114a和源/漏p+硅化钛层115a的电阻率。这样，就完成了CMOS半导体器件的制造，如图1E所示。
在如此制造的CMOS半导体器件中，当对硅化钛层116a、117a、114a和115a进行热退火用于减小其电阻时钛原子在栅极116和117中扩散，并到达栅氧化膜115，导致了栅氧化膜115的绝缘电压减小的问题。
为解决这个问题，在1988年7月21日公开的日本未审查专利公报63-177538已经提出了能够防止栅氧化膜的绝缘电压减小的半导体器件。图2是该公报中提出的半导体器件的截面图。
该半导体器件包括形成在选择区域中的p-型硅衬底201上的场氧化膜202和形成在场氧化膜202之间的栅氧化膜205。在场氧化膜202和栅氧化膜205上形成多晶硅膜203。在多晶硅膜203上形成硅氮化膜204。如图2所示，在带有开口的场氧化膜202上形成硅氮化膜204。形成作为完全覆盖产品的顶层的硅化钛层210。硅化钛层210通过硅氮化膜204的开口与多晶硅层203电连接。
根据具有上述结构的半导体器件，由于在形成栅极的多晶硅层203，和硅化钛层210之间形成硅氮化膜204，所以可以防止硅化钛层210中含有的钛原子达到栅氧化膜205。
但是，有这样的问题，即：不允许上述图2中所示的半导体器件应用于具有p-n型栅的CMOS半导体器件。如上所述，在制造具有p-n型栅的CMOS半导体器件的常规方法中，为了给多晶硅层提供导电率，对形成栅极的多晶硅层进行离子注入和热退火，同时形成源/漏区。
但是，由于硅氮化膜204防止杂质扩散进多晶硅层203中，所以不能给多晶硅203和栅氧化膜205之间的界面注入足量杂质，结果，栅极显著地消耗。这将使接通电流减小。
已经在1995年4月7日公开的日本未审查专利公报7-94731提出一种半导体器件，它包括：半导体衬底，形成在半导体衬底上的栅绝缘膜，和形成在栅绝缘膜上并由多晶硅层、阻挡层和耐熔金属层构成的的栅极。耐熔金属膜的上表面和/或侧面涂敷耐熔硅化物层，并且以上述耐熔硅化物层被夹在耐熔金属膜和硅氮化膜之间的形式涂敷硅氮化膜。
已经在1995年8月18日公开的日本未审查专利7-221097提出一种半导体器件，包括：硅衬底，形成在硅衬底上的栅氧化膜，通过化学气相淀积(CVD)形成在栅氧化膜上的非晶硅膜，和通过溅射形成在非晶硅膜上的硅化钛膜。通过在非晶硅膜中注入氧离子，在非晶硅膜中形成SiOx膜，接着，通过热退火，将非晶硅膜变为多晶硅膜。
发明内容
鉴于常规半导体器件中的上述问题，本发明的目的是提供一种CMOS半导体器件，它能够防止由钛原子扩散引起的栅绝缘膜的绝缘电压的减少，而不引起栅极的消耗。
本发明的另一目的是提供制造这种CMOS半导体器件的方法。
在本发明的一个方案中，提供的CMOS半导体器件包括：(a)半导体衬底，(b)形成在半导体衬底上的栅绝缘膜，和(c)形成在栅绝缘膜上的栅极，其特征在于，栅极包括：(c-1)形成在栅绝缘膜上的第一导电膜，(c-2)形成在第一导电膜上的层间绝缘膜，和(c-3)形成在层间绝缘膜上的第二导电膜，其厚度小于第一导电膜的厚度。
在本发明的另一个方案中，提供的CMOS半导体器件包括：(a)半导体衬底，(b)形成在半导体衬底上的栅绝缘膜，和(c)形成在栅绝缘膜上的栅极，其特征在于，栅极包括：(c-1)形成在栅绝缘膜上的第一导电膜，(c-2)形成在第一导电膜上的层间绝缘膜，其厚度为1nm，和(c-3)形成在层间绝缘膜上的第二导电膜。
例如，第一和第二导电膜可以是多晶硅构成。层间绝缘膜可以是由硅氧化物和/或硅氮化物构成。
根据上述CMOS半导体器件，由于层间绝缘膜形成在第一和第二导电膜之间，如果耐熔金属硅化物层，例如硅化钛层，将要形成在第二导电膜上，则可以容许耐熔金属的原子扩散进入第一导电膜和栅绝缘膜之间的界面中，但是，可以防止原子扩散到栅绝缘膜中。因而，可以防止栅极消耗，还可以防止栅绝缘膜的绝缘电压减小。
通过将第二导电膜的厚度设计为小于第一导电膜的厚度，可以防止耐熔金属原子扩散到栅极中。
在本发明的还一个方案中，提供的制造包括nMOSFET和p-MOSFET的CMOS半导体器件的方法包括以下步骤：(a)在半导体衬底上形成栅绝缘膜，(b)在栅绝缘膜上形成第一导电膜，(c)在第一导电绝缘膜上形成层间绝缘膜，(d)在层间绝缘膜上形成第二导电膜，(e)将第一导电绝缘膜、层间绝缘膜和第二导电绝缘膜成形为要制造nMOSFET的第一区和要制造pMOSFET的第二区中的栅极，和(f)在第一区中搀入n-型杂质，在第二区中搀入p-型杂质；
其中的步骤(c)包括以下步骤：
(c-1)通过将半导体衬底(1)从膜形成炉中取出，在第一导电膜(6)上形成氧化膜；和
(c-2)在氨气氛中对氧化膜进行热退火。
附图说明
图1A-1E是CMOS半导体器件的截面图，表示制造半导体器件的方法的各个步骤。
图2是另一常规CMOS半导体器件的截面图。
图3A-3I是根据本发明第一实施例的CMOS半导体器件的截面图，表示制造该器件的方法的各个步骤。
具体实施方式
下面参照图3A-3I说明制造根据第一实施例的CMOS半导体器件的方法。
首先，如图3A所示，在选择区域中的p-型硅衬底1的表面上形成场氧化膜2。然后，在要制造nMOSFET的区域中形成p-阱3，在要制造pMOSFET的区域中形成n-阱4。之后，在p-阱3和n-阱4的表面上涂敷厚度在5nm-6nm范围内(并包括5nm和6nm)的栅氧化膜5。
然后，如图3B所示，通过低压化学气相淀积(LPCVD)在膜形成炉中在栅氧化膜5上形成第一多晶硅膜6，作为第一导电膜。之后，从膜形成炉中取出p-型硅衬底1。结果，在第一多晶硅膜6的表面上形成厚度约为1nm的自然氧化膜膜，作为层间绝缘膜7。
之后，如图3C所示，在层间绝缘膜7上形成第二多晶硅膜8，作为第二导电膜。
然后，如图3D所示，第一多晶硅膜6、层间绝缘膜7和第二多晶硅膜8构图成具有栅极形状的多层硅层10。除了其上形成有多层硅层10的部分外，去掉栅氧化膜5。之后，通过离子注入在要制造nMOSFET的区域中搀杂n-型离子，由此形成n-型扩散层11。同样，通过离子注入在要制造pMOSFET的区域中搀杂p-型离子，由此形成p-型扩散层12。
之后，如图3E所示，在多晶硅层10的侧面上形成侧壁13。
然后，如图3F所示，通过离子注入，以高于预先搀杂在该区域中的杂质浓度的浓度，在要制造nMOSFET的区域中搀杂砷(As)。同样，通过离子注入，以高于预先搀杂在该区域中的杂质浓度的浓度，在要制造p-MOSFET的区域中搀杂BF2。之后，激活搀杂的As和BF2。结果，在p-阱3表面上形成重搀杂n-型杂质的源/漏n+层14，在n-阱4表面上形成重搀杂p-型杂质的源/漏p+层15。
具有小于源/漏n+层14的杂质浓度的n-型扩散层11部分保留在侧壁13的下面和源/漏n+层14的附近。同样，具有小于源/漏p+层15的杂质浓度的p-型扩散层12部分保留在侧壁13的下面和源/漏p+层15的附近。这样，就形成了具有轻搀杂漏(LDD)结构的源/漏区。
要制造nMOSFET的区域中的多层硅层10转化为重搀杂n-型杂质的n+硅层16，要制造pMOSFET的区域中的多层硅层10转化为重搀杂p-型杂质的p-硅层17。由于层间绝缘膜7的厚度约为1nm，因此搀杂的杂质可以容易地通过层间绝缘膜7，并且到达第一多晶硅膜6和栅氧化膜5之间的界面。
然后，如图3G所示，在整个结构上通过溅射淀积钛层18。
然后，如图3H所示，在氮气氛中，在摄氏650-700度下对该结构热退火10-60秒。钛层18和n+硅层16反应，结果，在n+硅层16的上部分中形成n+硅化钛层16a。这样就形成了包括n+硅层16和n+硅化钛层16a的n+栅极19。同样，钛层18和p+硅层17反应，结果，在p+硅层17的上部分中形成p+硅化钛层17a。这样就形成了包括p+硅层17和p+硅化钛层17a的n+栅极20。此外，钛层18和源/漏n+层14和源/漏p+层15反应。结果，在源/漏n+层14的上部分中形成源/漏n+硅化钛层14a，在源/漏p+层15的上部分中形成源/漏p+硅化钛层15a。
然后，如图3I所示，通过湿法腐蚀，将没有反应的钛层18和由上述热退火形成的硅化钛层去掉。
之后，在氮气氛中，在摄氏800-850度下，对得到的结构热退火10-60秒，由此给n+栅极19、p+栅极20、源/漏n+硅化钛层14a、和源/漏p+硅化钛层15a提供低电阻。
用上述方法，以自对准方式形成硅化钛层。之后，完成了常规方法中的半导体器件。
根据第一实施例，厚度约为1nm的层间绝缘膜7被夹在第一和第二多晶硅膜6和8之间。所以，即使钛原子从n+和p+硅化钛层16a和17a中扩散到第一多晶硅膜6和栅氧化膜5之间的界面中，也可以防止这种钛原子进入栅氧化膜5中。因而，可以抑制栅氧化膜的退化，而不使栅极消耗。这样，具有如此形成的栅极的半导体器件具有高的可靠性。
形成层间绝缘膜7之后，层间绝缘膜7和第一多晶硅膜6之间的界面可以通过在氨(NH3)气氛中，在摄氏600-1000度下，对该结构进行热退火10-60秒而被硝化。界面的硝化作用有效地抑制了钛原子扩散到栅氧化膜5中。
根据第一实施例制造的CMOS半导体器件的结构如图3I所示。栅极19是由第一多晶硅膜6、形成在第一多晶硅膜6上并且厚度约为1nm的层间绝缘膜7、形成在层间绝缘膜7上的第二多晶硅膜8、和形成在第二多晶硅膜8上的硅化钛膜16a构成。栅极20是由第一多晶硅膜6、形成在第一多晶硅膜6上并且厚度约为1nm的层间绝缘膜7、形成在层间绝缘膜7上的第二多晶硅膜8、和形成在第二多晶硅膜8上的硅化钛层17构成。
根据上述CMOS半导体器件，层间绝缘膜7被夹在第一和第二多晶硅膜6和8之间。所以，可以防止包含在硅化钛层16a和17a中的钛原子进入栅氧化膜5中。因而，可以抑制栅氧化膜5的退化。
另外，由于层间绝缘膜7很薄，具体约为1nm厚，所以，硅化钛层16a和17a中的钛原子可以容易地通过层间绝缘膜7，并到达第一多晶硅膜6和栅氧化膜5之间的界面。因此，可以防止栅极消耗。
下面说明根据第二实施例制造CMOS半导体器件的方法。在第二实施例中，在p-型硅衬底1上形成场氧化膜2、栅氧化膜5、和第一多晶硅膜6，与第一实施例相同。然后，在没有将硅衬底1从膜形成炉中取出的情况下，在膜形成炉中产生氧化气氛。结果，在第一多晶硅膜6上形成厚度大约为1nm的自然氧化膜。
然后，将膜形成炉改变为氨气氛，由此硝化第一多晶硅膜6和自然氧化膜之间的界面。结果，形成由硅氧化膜和硅氮化膜构成的层间绝缘膜7。
之后，进行与第一实施例的步骤相同的后面的步骤，由此完成半导体器件的制造。
根据第二实施例，由于第一多晶硅膜和自然氧化膜之间的界面被硝化，因此可以进一步防止钛原子扩散到栅氧化膜。
如果层间绝缘膜7位于n+栅极19和p+栅极20中的厚度方向的上半部，也就是，如果第二多晶硅膜的厚度小于第一多晶硅膜的厚度，则又可以防止钛原子扩散到栅氧化膜中。

Claims (11)

1.一种CMOS半导体器件，包括：
(a)半导体衬底(1)；
(b)形成在半导体衬底(1)上的栅绝缘膜(5)；和
(c)形成在栅绝缘膜(5)上的栅极(10)，
其特征在于，栅极(10)包括：
(c-1)形成在栅绝缘膜(5)上的第一导电膜(6)；
(c-2)形成在第一导电膜(6)上的层间绝缘膜(7)；和
(c-3)形成在层间绝缘膜(7)上的第二导电膜(8)，其厚度小于第一导电膜(6)的厚度。
2.根据权利要求1所述的CMOS半导体器件，其中至少第一和第二导电膜(6，8)中的一个是由多晶硅构成。
3.根据权利要求1所述的CMOS半导体器件，其中层间绝缘膜(7)是由硅氧化物和硅氮化物中至少一种构成。
4.一种CMOS半导体器件，包括：
(a)半导体衬底(1)；
(b)形成在半导体衬底(1)上的栅绝缘膜(5)；和
(c)形成在栅绝缘膜(5)上的栅极(10)，
其特征在于，栅极(10)包括：
(c-1)形成在栅绝缘膜(5)上的第一导电膜(6)；
(c-2)形成在第一导电膜(6)上的层间绝缘膜(7)，其厚度为1nm；和
(c-3)形成在层间绝缘膜(7)上的第二导电膜(8)。
5.根据权利要求4所述的CMOS半导体器件，其中至少第一和第二导电膜(6，8)中的一个是由多晶硅构成。
6.根据权利要求4所述的CMOS半导体器件，其中层间绝缘膜(7)是由硅氧化物和硅氮化物中至少一种构成。
7.一种制造包括nMOSFET和pMOSFET的CMOS半导体器件的方法，包括以下步骤：
(a)在半导体衬底(1)上形成栅绝缘膜(5)；
(b)在膜形成炉中在栅绝缘膜(5)上形成第一导电膜(6)；
(c)在第一导电膜(6)上形成层间绝缘膜(7)；
(d)在层间绝缘膜(7)上形成第二导电膜(8)；
(e)在要制造nMOSFET的第一区中和要制造pMOSFET的第二区中，将第一导电膜(6)、层间绝缘膜(7)、和第二导电膜(8)成形为栅极形状(10)；
(f)将n-型杂质搀杂到第一区中，将p-型杂质搀杂到第二区中；
其中的步骤(c)包括以下步骤：
(c-1)通过将半导体衬底(1)从膜形成炉中取出，在第一导电膜(6)上形成氧化膜；和
(c-2)在氨气氛中对氧化膜进行热退火。
8.根据权利要求7所述的方法，其中在步骤(c-2)中，氧化膜是在摄氏600-1000度的温度范围内热退火10-60分钟。
9.根据权利要求7所述的方法，其中步骤(b)和(d)是在执行步骤(c-1)的膜形成炉中执行的。
10.根据权利要求9所述的方法，其中步骤(c)包括：
(c-3)通过给膜形成炉提供氧化气氛，在第一导电膜(6)上形成氧化膜；和
(c-4)通过给膜形成炉提供氨气氛，硝化第一导电膜(6)和氧化膜之间的界面。
11.根据权利要求7，8，9或10所述的方法，其中第一和第二导电膜(6，8)分别在步骤(b)和(d)中由多晶硅构成的。
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