CN113205762A - 显示面板和显示装置 - Google Patents

Abstract

本发明公开一种显示面板和显示装置。包括第一控制单元，用于接收输入信号，并响应于第一时钟信号而控制第一节点的信号；第二控制单元，用于接收第一电压信号，并至少响应于输入信号和第一节点的信号，控制第二节点的信号；第三控制单元，用于接收第四节点的信号，并响应于第二节点的信号，控制输出信号，或者，用于接收第二电压信号，并响应于第三节点的信号，控制输出信号，第三节点与第一节点连接，第一电压信号为高电平信号，第二电压信号为低电平信号；第四控制单元，用于接收第一电压信号和第三电压信号，并至少响应于第二节点的信号，控制第四节点的信号；使得输出信号为低电平信号时，第四节点的信号的电位低于或者等于输出信号的电位。

Description

显示面板和显示装置

技术领域

本发明实施例涉及显示技术，尤其涉及一种显示面板和显示装置。

背景技术

随着显示技术的不断发展，越来越多具有显示功能的电子设备被广泛应用于人们的日常生活及工作当中，为人们的日常生活及工作带来了巨大的便利。

电子设备实现显示功能的主要部件是显示面板。其中，通过显示面板中的扫描驱动电路输出驱动信号，并利用栅极线等信号线将驱动信号传输至像素阵列中的像素电路，可以控制像素阵列进行画面的显示。在相关技术中，驱动电路通常包括多个级联的移位寄存器，上一级移位寄存器将输出信号作为扫描信号传输至栅极线的同时，会将输出信号作为输入信号传输至下一级移位寄存器，以控制下一级移位寄存器输出扫描信号。

但是，现有的移位寄存器输出的输出信号容易出现不稳定的问题，这不仅会影响其后级联的移位寄存器的输出信号的稳定性，而且会影响整个像素阵列的显示效果。

发明内容

有鉴于此，本发明提供一种显示面板和显示装置，以解决显示面板中移位寄存器输出的输出信号不稳定的问题。

第一方面，本发明实施例提供了一种显示面板，该显示面板包括：

驱动电路，所述驱动电路包括相互级联的N级移位寄存器，N≥2；

所述移位寄存器包括：

第一控制单元，所述第一控制单元用于接收输入信号，并响应于第一时钟信号而控制第一节点的信号；

第二控制单元，所述第二控制单元用于接收第一电压信号，并至少响应于所述输入信号和所述第一节点的信号，控制第二节点的信号；

第三控制单元，所述第三控制单元用于接收第四节点的信号，并响应于所述第二节点的信号，控制输出信号，或者，所述第三控制单元用于接收第二电压信号，并响应于第三节点的信号，控制所述输出信号，所述第三节点与所述第一节点连接，所述第一电压信号为高电平信号，所述第二电压信号为低电平信号；

第四控制单元，所述第四控制单元用于接收所述第一电压信号和第三电压信号，并至少响应于所述第二节点的信号，控制所述第四节点的信号，所述第三电压信号为低电平信号；其中，

当所述输出信号为低电平信号时，所述第四节点的信号的电位低于或者等于所述输出信号的电位。

第二方面，本发明实施例还提供了一种显示装置，该显示装置包括：第一方面所述的显示面板。

本发明实施例提供的显示面板和显示装置，通过第一控制单元接收输入信号并响应于第一时钟信号控制第一节点的信号，通过第二控制单元接收第一电压信号，并响应于输入信号和第一节点的信号控制第二节点的信号，通过第三控制单元接收第四节点的信号，并响应于第二节点的信号，控制输出信号；或者，第三控制单元接收第二电压信号，并响应于第三节点的信号，控制输出信号。由于第四节点的电位会影响输出信号，所以通过第四控制单元接收第一电压信号和第三电压信号并响应于第二节点的信号来控制第四节点的信号，使得当输出信号为低电平时，第四节点的信号的电位低于或等于输出信号的电位，不会高于输出信号，从而保证输出信号为低电平信号时，不会有漏电流流向输出信号端，保证输出信号的稳定，进而可以保证后级联的移位寄存器的输出信号的稳定性以及显示面板的显示效果，避免了当输出信号为高电平信号时，第四节点为高电平信号，当输出信号跳变为低电平时，第四节点的信号仍旧保持高电平信号，第四节点有漏电流流向输出信号端，即第四节点的高电平信号抬高输出信号，导致低电平信号输出不稳定的问题。

附图说明

图1是本发明实施例提供的一种显示面板的结构示意图；

图2是本发明实施例提供的又一种显示面板的结构示意图；

图3是本发明实施例提供的一种驱动电路的结构示意图；

图4是本发明实施例提供的一种移位寄存器的结构示意图；

图5是本发明实施例提供的又一种移位寄存器的结构示意图；

图6是本发明实施例提供的又一种移位寄存器的结构示意图；

图7是本发明实施例提供的又一种移位寄存器的结构示意图；

图8是本发明实施例提供的又一种移位寄存器的结构示意图；

图9是本发明实施例提供的又一种移位寄存器的结构示意图；

图10是本发明实施例提供的一种移位寄存器中各节点信号的时序图；

图11是本发明实施例提供的又一种驱动电路的结构示意图；

图12是本发明实施例提供的又一种驱动电路的结构示意图；

图13是本发明实施例提供的一种显示装置的结构示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

有鉴于背景技术中提到的问题，本发明实施例提供了一种显示面板和显示装置。该显示面板包括驱动电路，驱动电路包括相互级联的N级移位寄存器，N≥2；移位寄存器包括：第一控制单元，第一控制单元用于接收输入信号，并响应于第一时钟信号而控制第一节点的信号；第二控制单元，第二控制单元用于接收第一电压信号，并至少响应于输入信号和第一节点的信号，控制第二节点的信号；第三控制单元，第三控制单元用于接收第四节点的信号，并响应于第二节点的信号，控制输出信号，或者，第三控制单元用于接收第二电压信号，并响应于第三节点的信号，控制输出信号，第三节点与第一节点连接，第一电压信号为高电平信号，第二电压信号为低电平信号；第四控制单元，第四控制单元用于接收第一电压信号和第三电压信号，并至少响应于第二节点的信号，控制第四节点的信号，第三电压信号为低电平信号；其中，当输出信号为低电平信号时，第四节点的信号的电位低于或者等于输出信号的电位。

采用上述技术方案，实现当输出信号为低电平信号时，保证第四节点的信号低于或者等于输出信号，不会高于输出信号，从而保证输出信号为低电平信号时，不会有漏电流流向输出信号端，保证输出信号的稳定，进而可以保证后级联的移位寄存器的输出信号的稳定性以及显示面板的显示效果。

以上是本申请的核心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护的范围。

图1是本发明实施例提供的一种显示面板的结构示意图，如图1所示，本发明实施例提供的显示面板包括：驱动电路10和多个像素30；每个像素30包括像素电路31和发光元件32；驱动电路10通过信号线与像素电路31电连接，向像素电路31提供驱动信号，以使像素电路31驱动发光元件32发光，达到显示画面的效果。可选的，显示面板还包括驱动芯片20，驱动芯片20通过信号线与驱动电路10电连接，向驱动电路10提供驱动电路10正常工作所需的信号，该信号例如可以为输入信号、第一时钟信号、第一电压信号、第二电压信号和第三电压信号等，这些信号后续内容将详细说明，此处不再赘述。可选的，显示面板还包括显示区AA和非显示区NA，驱动电路10和驱动芯片20位于非显示区NA，像素30位于显示区AA。其中，驱动电路10可以位于显示区AA的左侧，如图1所示。但驱动电路10的位置并不限于此，本领域技术人员可根据实际情况设置驱动电路10在显示面板中的位置，例如驱动电路10还可以设置在显示区AA的相对两侧，如图2所示。当驱动电路10设置在显示区AA的相对两侧时，位于两侧的驱动电路10同时为信号线提供相应的信号，例如当该信号线为扫描信号线40时，位于两侧的驱动电路10同时向扫描信号线40同步输出扫描信号，避免了扫描信号线40上存在压降影响显示面板的显示效果。

图3是本发明实施例提供的一种驱动电路的结构示意图，如图2所示，本发明实施例中，驱动电路10包括相互级联的N级移位寄存器，例如可以包括N个移位寄存单元ASG1～ASGn，N≥2，N的具体取值本领域技术人员可根据实际情况设置，此处不作限定。其中，上一级移位寄存器的输出端OUT与下一级移位寄存器的输入端IN相连，如移位寄存器ASG1的输出端OUT与下一级移位寄存器ASG2的输入端IN相连，移位寄存器ASG2的输出端OUT与下一级移位寄存器ASG3的输入端IN相连，以此类推，以将上一级移位寄存器的输出端OUT1输出的输出信号即扫描信号作为输入信号，输入到下一级移位寄存器的输入端IN，对于第一级移位寄存器，其输入信号IN例如可以由驱动芯片20提供。需要说明的是，图3中仅以N个的移位寄存器一种级联方式为例进行说明，并不仅限于此。

图4是本发明实施例提供的一种移位寄存器的结构示意图，如图4所示，本发明实施例提供的移位寄存器包括：第一控制单元110，第一控制单元110用于接收输入信号IN，并响应于第一时钟信号CK而控制第一节点N1的信号；第二控制单元120，第二控制单元120用于接收第一电压信号VGH1，并至少响应于输入信号IN和第一节点N1的信号，控制第二节点N2的信号；第三控制单元130，第三控制单元130用于接收第四节点N4的信号，并响应于第二节点N2的信号，控制输出信号，或者，第三控制单元130用于接收第二电压信号VGL1，并响应于第三节点N3的信号，控制输出信号，第三节点N3与第一节点N1连接，第一电压信号VGH1为高电平信号，第二电压信号VGL1为低电平信号；第四控制单元140，第四控制单元140用于接收第一电压信号VGH1和第三电压信号VGL2，并至少响应于第二节点N2的信号，控制第四节点N4的信号，第三电压信号VGL2为低电平信号；其中，当输出信号为低电平信号时，第四节点N4的信号的电位低于或者等于输出信号的电位。

本发明实施例中，通过第一控制单元110接收输入信号IN并响应于第一时钟信号CK控制第一节点N1的信号，通过第二控制单元120接收第一电压信号VGH1，并响应于输入信号IN和第一节点N1的信号控制第二节点N2的信号，通过第三控制单元130接收第四节点N4的信号，并响应于第二节点N2的信号，控制输出信号；或者，第三控制单元130接收第二电压信号VGL1，并响应于第三节点N3的信号，控制输出信号。由于第四节点N4的电位会影响输出信号，所以通过第四控制单元140接收第一电压信号VGH1和第三电压信号VGL2并响应于第二节点N2的信号来控制第四节点N4的信号，使得当输出信号为低电平时，第四节点N4的信号的电位低于或等于输出信号的电位，避免了当输出信号为高电平信号时，第四节点N4为高电平信号，当输出信号跳变为低电平时，第四节点N4的信号仍旧保持高电平信号，第四节点N4有漏电流流向输出信号端OUT，即第四节点N4的高电平信号抬高输出信号，导致低电平信号输出不稳定的问题，实现当输出信号需要输出的信号为低电平信号时，保证第四节点N4的信号低于或者等于输出信号，不会高于输出信号，从而保证输出信号为低电平信号时，第四节点N4不会有漏电流流向输出信号端OUT，保证输出信号的稳定，进而可以保证后级联的移位寄存器的输出信号的稳定性以及显示面板的显示效果。

可选的，图5是本发明实施例提供的又一种移位寄存器的结构示意图，如图5所示，第四控制单元140包括第一晶体管M1和第二晶体管M2；第一晶体管M1的一端用于接收第一电压信号VGH1，另一端连接于第四节点N4，控制端连接于第二节点N2；第二晶体管M2的一端用于接收第三电压信号VGL2，另一端连接于第四节点N4，控制端连接于第二节点N2。即，第二节点N2的信号控制第一晶体管M1和第二晶体管M2的开启或关闭；当第一晶体管M1开启时，第一电压信号VGH1传输至第四节点N4；当第二晶体管M2开启时，第三电压信号VGL2传输至第四节点N4。

可选的，继续参见图5，第一晶体管M1为PMOS型晶体管，第二晶体管M2为NMOS型晶体管；第二节点N2的信号为低电平信号时，第一晶体管M1开启，第二晶体管M2关闭，第四节点N4的电位为高电平信号；第二节点N2的信号为高电平信号时，第一晶体管M1关闭，第二晶体管M2开启，第四节点N4的电位为低电平信号。

本实施方案中，第一晶体管M1和第二晶体管M2的类型不同，第二节点N2的信号为低电平信号时，第一晶体管M1开启，第二晶体管M2关闭，第一电压信号VGH1传输至第四节点N4，第四节点N4的电位为高电平信号；第二节点N2的信号为高电平信号时，第一晶体管M1关闭，第二晶体管M2开启，第三电压信号VGL2传输至第四节点N4，第四节点N4的电位为低电平信号，即第一晶体管M1和第二晶体管M2交替控制第四节点N4的电位。此外，当第二节点N2为高电平，输出信号为低电平时，第二晶体管M2开启，第三电压信号VGL2传输至第四节点N4，由于本实施方案中的第二晶体管M2为NMOS型晶体管，那么，此时第二晶体管M2的栅极为高电平(第二节点N2为高电平)，源极为第三电压信号VGL2，漏极为第四节点N4的电位，第二晶体管M2工作于饱和状态，可以充分地将第三电压信号VGL2传输至第四节点N4，避免了当第二晶体管M2为PMOS型晶体管时，第四节点N4会向输出信号端OUT产生漏电流，从而影响输出信号的稳定的问题。

可选的，第三电压信号VGL2的电位低于或者等于第一电压信号VGH1的电位。

如前所述，当第一晶体管M1开启时，第一电压信号VGH1传输至第四节点N4，即第四节点N4的电位为第一电压信号VGH1；当第二晶体管M2开启时，第三电压信号VGL2传输至第四节点N4，即第四节点N4的电位为第三电压信号VGL2。本实施方案中，当第二电压信号VGL1与第三电压信号VGL2相同时，第四节点N4的信号为第二电压信号VGL1，与输出信号信号相同；当第三电压信号VGL2低于第二电压信号VGL1时，第四节点N4的信号为第三电压信号VGL2，低于输出信号，如此，不论第二电压信号VGL1与第三电压信号VGL2相同，还是第三电压信号VGL2低于第二电压信号VGL1时都能够避免第四节点N4向输出信号端OUT产生漏电流，保证输出信号的稳定。

可选的，第一晶体管M1的沟道区的宽长比大于第二晶体管M2的沟道区的宽长比。

第一晶体管M1的一端接收第一电压信号VGH1，另一端连接于第四节点N4，在输出信号为高电平时，第一晶体管M1需要将第一电压信号VGH1输出给第四节点N4，通过将第一晶体管M1的沟道区的宽长比设置得较大一些，以保证第一电压信号VGH1的输出。而第二晶体管M2主要起到，在输出信号为低电平(第二电压信号VGL1)时，将第四节点N4的电位降低至等于或者低于第二电压信号VGL1，例如为第三电压信号VGL2，因此，通过将第二晶体管M2的沟道区的宽长比设置得小一些，以节省边框空间。

可选的，图6是本发明实施例提供的又一种移位寄存器的结构示意图，如图6所示，第二晶体管M2包括第二有源层、第二栅极G1、第三栅极G2、第二源极S和第二漏极D，第二栅极G1朝向第二有源层的一侧表面，第三栅极G2朝向第二有源层的另一侧表面；第二栅极G1与第二有源层之间的间距小于第三栅极G2与第二有源层之间的间距，即，第二栅极G1为主栅极，第三栅极G2为辅助栅极；其中，第二栅极G1与第三栅极G2中的一者连接于第二节点N2，另一者连接于第二电压信号VGL1或者第三电压信号VGL2。

本实施方案中，通过将第二晶体管M2设置为双栅晶体管，其中一个栅极连接于第二节点N2，另一个连接于第二电压信号VGL1或者第三电压信号VGL2，如此，可以保证第二晶体管M2在关闭时，可以充分的关闭，避免当第一晶体管M1开启，第四节点N4的电位(第一电压信号VGH1)，在第二晶体管M2关闭不彻底的情况下，导致第四节点N4的电位变低，从而使得输出信号的高电平信号也变低，影响输出信号的稳定。即，通过设置第二晶体管M2为双栅晶体管，且其中一个栅极连接于固定电位，使得在第一晶体管M1开启，第二晶体管M2可以充分的关闭，从而不会影响第四节点N4的电位。

可选的，继续参见图6，第二节点N2连接于第三栅极G2，且第二栅极G1接收第二电压信号VGL1或者第三电压信号VGL2。

考虑到，第二栅极G1是主栅极，第三栅极G2是辅助栅极，第二栅极G1的阈值电压的值小于第三栅极G2的阈值电压的值，如果第二栅极G1控制端的信号不稳定，则会影响到第二晶体管M2的关闭状态，进而影响到第四节点N4的电位。所以本实施方案中，为了保证第二晶体管M2关闭时，即第二节点N2为低电平信号，第四节点N4为高电平信号，第二晶体管M2的源极接收第三电压信号VGL2时，将第二节点N2连接到阈值电压更大的第三栅极G2上，如此，第二节点N2的电位波动对第二晶体管M2的关闭状态影响较困难，从而可以充分保证第二晶体管M2关闭，如此，可以避免第二节点N2的电位波动导致第二晶体管M2开启，进而导致第四节点N4的信号变低，从而影响输出信号的高电平信号也变低。

也就是说，通过将第二晶体管M2设置为NMOS型晶体管，且为双栅晶体管，同时主栅极接收固定电位(第二电压信号VGL1或者第三电压信号VGL2)，辅助栅极连接于第二节点N2，既可以保证第二晶体管M2在开启的时候，充分的打开，让第四节点N4的电位充分的低，从而保证输出信号为低电平信号时，第四节点N4不会有漏电流流向输出信号端OUT，保证输出信号的稳定；还可以保证第二晶体管M2在关闭的时候，充分的关闭，避免低电平对第四节点N4的信号(第一电压信号VGH1)的影响。

可选的，图7是本发明实施例提供的又一种移位寄存器的结构示意图，如图7所示，第四控制单元140还包括第一电容C1，第一电容C1的第一极板连接于第四节点N4，第二极板连接于输出信号端OUT。

考虑到，第四节点N4与输出信号端OUT输出的信号的电位的时序是相同的，即第四节点N4为低电平时，输出信号端OUT输出的信号也为低电平，第四节点N4为高电平时，输出信号端OUT输出的信号也为高电平。因此，本实施方案中，通过将第一电容C1连接于在第四节点N4和输出信号端OUT之间，可以使得第四节点N4为低电平时，输出信号端OUT的输出的低电平信号进一步将第四节点N4的电位拉低，从而可以避免产生由第四节点N4朝向输出信号端OUT的漏电流，保证输出信号端OUT的输出信号的稳定。

可选的，图8是本发明实施例提供的又一种移位寄存器的结构示意图，如图8所示，第三控制单元130还包括第二电容C2；第二电容C2的第一电极用于接收第一电压信号VGH1，第二极板连接于第二节点N2，其中，第二电容C2的电容值大于第一电容C1的电容值。

电容公式C＝Q/U，其中，C是电容，Q是电量，U是电压，根据电容公式可知，当电量Q一定时，电容C越大，电压U越小，因此本实施方案中，在第一电压信号VGH1和第二节点N2之间设置第二电容C2，且第二电容C2的电容值大一些，如此，可以保证第二节点N2的电位不会轻易产生波动，达到稳定第二节点N2的电位的效果。而第一电容C1是用于拉低第四节点N4的电位的，根据上述电容公式，可以将第一电容C1设置得小一些，从而在电量Q一定时，电压U的变化更为明显，更能起到将第四节点N4的电位拉低的作用。

可选的，图9是本发明实施例提供的又一种移位寄存器的结构示意图，如图9所示，第三控制单元130还包括第三电容C3；第三电容C3的第一极板连接于输出信号端OUT，第二极板连接于第三节点N3，其中，第三电容C3的电容值大于第一电容C1的电容值。

同样，电容公式C＝Q/U，其中，C是电容，Q是电量，U是电压，根据电容公式可知，当电量Q一定时，电容C越大，电压U越小，因此本实施方案中，在输出信号端OUT和第三节点N3之间设置第三电容C3，且第三电容C3的电容值大一些，如此，可以保证第三节点N3的电位不会轻易产生波动，达到稳定第三节点N3的电位的效果。而第一电容C1是用于拉低第四节点N4的电位的，根据上述电容公式，可以将第一电容C1设置得小一些，从而在电量Q一定时，电压U的变化更为明显，更能起到将第四节点N4的电位拉低的作用。

可选的，如图5至图9所示，第三控制单元130包括第三晶体管M3和第四晶体管M4；第三晶体管M3的一端连接于第四节点N4，另一端连接于输出信号端OUT，控制端连接于第二节点N2；第四晶体管M4的一端用于接收第二电压信号VGL1，另一端连接于输出信号端OUT，控制端连接于第三节点N3。即，第二节点N2的信号控制第三晶体管M3的开启或关闭，当第三晶体管M3开启时，将第四节点N4的信号传输至输出信号端OUT；第三节点N3的信号控制第四晶体管M4的开启或关闭，当第四晶体管M4开启时，将第二电压信号VGL1传输至输出信号端OUT。

可选的，第三晶体管M3与第四晶体管M4中沟道区的宽长比较大的一者的沟道区宽长比大于第一晶体管M1与第二晶体管M2中沟道区的宽长比较大的一者的沟道区宽长比。

第三晶体管M3和第四晶体管M4与输出信号端OUT连接，第三晶体管M3主要起到将第一电压信号VGH1传输至输出信号端OUT的作用，第四晶体管M4主要起到将第二电压信号VGL1传输至输出信号端OUT的作用，因此，本实施方案中，将第三晶体管M3和第四晶体管M4的沟道区宽长比设置的较大一些，从而能够起到较好的输出作用；而第一晶体管M1和第二晶体管M2的作用主要是控制第四节点N4的电位，因此，第一晶体管M1和第二晶体管M2沟道区的宽长比可以设置得较小一些，从而节省边框面积。

可选的，第三晶体管M3与第四晶体管M4中任一者的沟道区的宽长比大于第一晶体管M1与第二晶体管M2中任一者的沟道区的宽长比。

同理，第三晶体管M3和第四晶体管M4与输出信号端OUT连接，第三晶体管M3主要起到将第一电压信号VGH1传输至输出信号端OUT的作用，第四晶体管M4主要起到将第二电压信号VGL1传输至输出信号端OUT的作用，因此，本实施方案中，将第三晶体管M3和第四晶体管M4的沟道区宽长比设置的较大一些，从而能够起到较好的输出作用；而第一晶体管M1和第二晶体管M2的作用主要是控制第四节点N4的电位，因此，第一晶体管M1和第二晶体管M2沟道区的宽长比可以设置得较小一些，从而节省边框面积。

可选的，第一晶体管M1的沟道区的宽长比为R1；第二晶体管M2的沟道区的宽长比为R2；第三晶体管M3的沟道区的宽长比为R3；第四晶体管M4的沟道区的宽长比为R4；其中，R3≥R1＞R4＞R2。

第三晶体管M3的一端接收第一电压信号VGH1，将第一电压信号VGH1传输至输出信号端OUT，而第四晶体管M4的一端接收第二电压信号VGL1，将第二电压信号VGL1传输至输出信号端OUT。本实施方案中，如果驱动电路10为发光控制电路，其为像素电路中的发光控制信号端提供信号，如果像素电路中的发光控制晶体管为PMOS晶体管，则第二电压信号VGL1为其有效信号，为了保证在输出第一电压信号VGH1时PMOS晶体管保证关闭，避免像素电路存在漏光等问题，因此，第三晶体管M3的沟道区的宽长比R3可以适当增大一些，以保证第一电压信号VGH1的输出能力，第一晶体管M1的沟道区的宽长比R1可以等于或者小于第三晶体管M3的沟道区的宽长比R3，第四晶体管M4的沟道区的宽长比R4可以适当小一些，第二晶体管M2的沟道区的宽长比R2可以适当更小一些，如此能够按照性能合理地分配各晶体管的占用空间，从而在保证驱动电路10性能的前提下节省边框面积。

在上述任一实施例的基础上，可选的，如图5至图9所示，第一控制单元110包括：第五晶体管M5，第五晶体管M5的一端用于接收输入信号IN，另一端连接于第一节点N1，控制端用于接收第一时钟信号CK；第二控制单元120包括：第六晶体管M6，第六晶体管M6的一端用于接收第一时钟信号CK，另一端连接于第二节点N2，控制端连接于第五节点N5；第七晶体管M7，第七晶体管M7的一端连接于第五节点N5，另一端用于接收第一电压信号VGH1，控制端用于接收输入信号IN；第八晶体管M8，第八晶体管M8的一端连接于第二节点N2，另一端用于接收第一电压信号VGH1，控制端连接于第一节点N1；第四电容C4，第四电容C4的第一极板用于接收第一时钟信号CK，第二极板连接于第五节点N5。

需要说明的是，本发明实施例中仅以晶体管一种源极和漏极的连接方式为例进行说明，并不仅限于此，在另一些实施例中，任一晶体管的源极和漏极的连接方式可以互换，在此不再赘述。

下面结合移位寄存器中各信号的时序图，对图9所示的移位寄存器的工作过程进行说明，其他结构移位寄存器中的信号的时序与此基本相同，在此不再赘述。

示例性的，图10是本发明实施例提供的一种移位寄存器中各节点信号的时序图，如图10所示，在T1时段：输入信号IN为高电平，第一时钟信号CK为高电平，第五晶体管M5和第七晶体管M7关断，第五节点N5保持高电平，第一节点N1保持低电平，第八晶体管M8导通，将第一电压信号VGH1传输至第二节点N2，使得第二节点N2为高电平，第一晶体管M1和第三晶体管M3关断，第二晶体管M2导通，将第三电压信号VGL2传输至第四节点N4，使得第四节点N4为低电平。由于第九晶体管M9常开，第三节点N3和第一节点N1的电平相同，都为低电平，使得第四晶体管M4导通，第二电压信号VGL1传输至信号输出端OUT，使得信号输出端OUT输出的信号为低电平。

在T2阶段：输入信号IN为高电平，第一时钟信号CK为低电平，第五晶体管M5导通，将输入信号IN传输至第一节点N1，使得第一节点N1为高电平，使得第三节点N3为高电平，第四晶体管M4关断，在第四电容C4的作用下，第五节点N5为低电平，第六晶体管M6导通，将第一时钟信号CK传输至第二节点N2，使得第二节点N2为低电平，第一晶体管M1和第三晶体管M3导通，第二晶体管M2关断，将第一电压信号VGH1传输至第四节点N4，使得第四节点N4为高电平，导通的第二晶体管M2将第一电压信号VGH1传输至信号输出端OUT，使得信号输出端OUT输出的信号为高电平。

在T3阶段：输入信号IN为高电平，第一时钟信号CK为高电平，在第四电容C4的作用下，第五节点N5为高电平，第五晶体管M5关断，第一节点N1保持高电平，第三节点N3保持高电平，第六晶体管M6和第八晶体管M8关断，第二节点N2保持低电平，第一晶体管M1和第三晶体管M3持续导通，将第一电压信号VGH1传输至第四节点N4，使得第四节点N4为高电平；第二晶体管M2持续关断，使得信号输出端OUT输出的信号为高电平。

在T4阶段：输入信号IN为高电平，第一时钟信号CK为低电平，第五晶体管M5导通，将输入信号IN传输至第一节点N1，使得第一节点N1保持高电平，第三节点N3保持高电平，在第四电容C4的作用下，第五节点N5为低电平，第六晶体管M6导通，将第一时钟信号CK传输至第二节点N2，使得第二节点N2保持低电平，第一晶体管M1和第三晶体管M3持续导通，将第一电压信号VGH1传输至第四节点N4，使得第四节点N4为高电平；第二晶体管M2持续关断，使得信号输出端OUT输出的信号为高电平。

在T5阶段：输入信号IN为低电平，第一时钟信号CK为高电平，第五晶体管M5关断，第一节点N1保持高电平，第三节点N3保持高电平，第七晶体管M7导通，将第一电压信号VGH1传输至第五节点N5，使得第五节点N5为高电平，使得第二节点N2保持低电平，第一晶体管M1和第三晶体管M3持续导通，将第一电压信号VGH1传输至第四节点N4，使得第四节点N4为高电平；第二晶体管M2持续关断，使得信号输出端OUT输出的信号为高电平。

在T6阶段：输入信号IN为低电平，第一时钟信号CK为低电平，第五晶体管M5和第七晶体管M7导通，将导通的第五晶体管M5输入信号IN传输至第一节点N1，使得第一节点N1为低电平，第三节点N3为低电平，导通的第七晶体管M7将第一电压信号VGH1传输至第五节点N5，使得第五节点N5为高电平，第六晶体管M6关断，导通的第八晶体管M8将第一电压信号VGH1传输至第二节点N2，使得第二节点N2为高电平，第一晶体管M1和第三晶体管M3关断，第二晶体管M2导通，将第三电压信号VGL2传输至第四节点N4，使得第四节点N4为低电平。由于第三节点N3为低电平，使得第四晶体管M4导通，第二电压信号VGL1传输至信号输出端OUT，使得信号输出端OUT输出的信号为低电平。

由于在信号输出端OUT输出的信号为低电平(第二电压信号VGL1)时，第四节点N4的电位(第三电压信号VGL2)比信号输出端OUT输出的信号的电位还要低，或者相等，所以第四节点N4不会有漏电流流向输出信号端OUT，保证输出信号的稳定，进而可以保证后级联的移位寄存器的输出信号的稳定性以及显示面板的显示效果。

可选的，请继续参见图3，显示面板还包括与驱动芯片20电连接的信号线，其中，信号线例如可以包括第一时钟信号线LCK、第一电压信号线LVGH1、第二电压信号线LVGL1以及第三电压信号线LVGL2。第一时钟信号线LCK用于为驱动电路10提供上述所述的第一时钟信号CK，第一电压信号线LVGH1用于为驱动电路10提供上述所述的第一电压信号VGH1，第二电压信号线LVGL1用于为驱动电路10提供上述所述的第二电压信号VGL1，第三电压信号线LVGL2用于为驱动电路10提供上述所述的第三电压信号VGL2。

由于第一电压信号VGH1与第二电压信号VGL1用于产生输出信号，而输出信号是用于为显示面板的显示区AA的像素电路31提供驱动信号，因此，为了尽量节省驱动电路10的空间，避免走线过长，可以设置第一电压信号线LVGH1和第二电压信号线LVGL1位于靠近显示区AA的一侧。

基于此，本发明一些实施例中，第一电压信号线LVGH1和第二电压信号线LVGL1中的至少一者位于第三电压信号线LVGL2朝向显示面板的显示区AA的一侧，如图11所示。

可选的，继续参见图11，第一电压信号线LVGH1、第二电压信号线LVGL1以及第三电压信号线LVGL2均位于驱动电路背离显示面板的显示区AA的一侧。并且，第一电压信号线LVGH1和第二电压信号线LVGL1均位于第三电压信号线LVGL2靠近显示区AA的一侧或者说朝向显示面板的显示区AA的一侧，以最大化地节省驱动电路10的空间，缩短走线长度。

当然，本发明并不仅限于此，在其他可选的实施例中，如图12所示，图12是本发明实施例提供的又一种驱动电路的结构示意图，第三电压信号线LVGL2位于驱动电路背离显示面板的显示区AA的一侧；第一电压信号线LVGH1和第二电压信号线LVGL1位于驱动电路朝向显示面板的显示区AA的一侧，以进一步节省驱动电路11的空间，缩短走线长度。

由于第三电压信号VGL2的电位低于或等于第二电压信号VGL1的电位，因此，第二电压信号线LVGL1上承载的电压值更大，若其线宽较小，则电阻较大，其上电压的损失会更大，因此，本发明一些实施例中，第二电压信号线LVGL1的线宽大于第三电压信号线LVGL2的线宽。

基于同样的发明构思，本发明实施例还提供了一种显示装置，该显示装置包括上述实施方式提供的任一种显示面板。示例性的，如图13所示，该显示装置110包括显示面板100。因此，该显示装置也具有上述实施方式中的显示面板所具有的有益效果，相同之处可参照上文对显示面板的解释说明进行理解，下文不再赘述。

本发明实施例提供的显示装置110可以为图13所示的手机，也可以为任何具有显示功能的电子产品，包括但不限于以下类别：电视机、笔记本电脑、桌上型显示器、平板电脑、数码相机、智能手环、智能眼镜、车载显示器、工控设备、医用显示屏、触摸交互终端等，本发明实施例对此不作特殊限定。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (16)

1.一种显示面板，其特征在于，包括：

驱动电路，所述驱动电路包括相互级联的N级移位寄存器，N≥2；

所述移位寄存器包括：

第一控制单元，所述第一控制单元用于接收输入信号，并响应于第一时钟信号而控制第一节点的信号；

第二控制单元，所述第二控制单元用于接收第一电压信号，并至少响应于所述输入信号和所述第一节点的信号，控制第二节点的信号；

第三控制单元，所述第三控制单元用于接收第四节点的信号，并响应于所述第二节点的信号，控制输出信号，或者，所述第三控制单元用于接收第二电压信号，并响应于第三节点的信号，控制所述输出信号，所述第三节点与所述第一节点连接，所述第一电压信号为高电平信号，所述第二电压信号为低电平信号；

第四控制单元，所述第四控制单元用于接收所述第一电压信号和第三电压信号，并至少响应于所述第二节点的信号，控制所述第四节点的信号，所述第三电压信号为低电平信号；其中，

当所述输出信号为低电平信号时，所述第四节点的信号的电位低于或者等于所述输出信号的电位。

2.根据权利要求1所述的显示面板，其特征在于，

所述第四控制单元包括第一晶体管和第二晶体管；

所述第一晶体管的一端用于接收所述第一电压信号，另一端连接于所述第四节点，控制端连接于所述第二节点；

所述第二晶体管的一端用于接收所述第三电压信号，另一端连接于所述第四节点，控制端连接于所述第二节点。

3.根据权利要求2所述的显示面板，其特征在于，

所述第一晶体管为PMOS型晶体管，所述第二晶体管为NMOS型晶体管；

所述第二节点的信号为低电平信号时，所述第一晶体管开启，所述第二晶体管关闭，所述第四节点的电位为高电平信号；

所述第二节点的信号为高电平信号时，所述第一晶体管关闭，所述第二晶体管开启，所述第四节点的电位为低电平信号。

4.根据权利要求3所述的显示面板，其特征在于，

所述第三电压信号的电位低于或者等于所述第一电压信号的电位。

5.根据权利要求3所述的显示面板，其特征在于，

所述第二晶体管包括第二有源层、第二栅极、第三栅极、第二源极和第二漏极，所述第二栅极朝向所述第二有源层的一侧表面，所述第三栅极朝向所述第二有源层的另一侧表面；

所述第二栅极与所述第二有源层之间的间距小于所述第三栅极与所述第二有源层之间的间距；其中，

所述第二栅极与所述第三栅极中的一者连接于所述第二节点，另一者连接于所述第二电压信号或者所述第三电压信号。

6.根据权利要求5所述的显示面板，其特征在于，

所述第二节点连接于所述第三栅极，且所述第二栅极接收所述第二电压信号或者所述第三电压信号。

7.根据权利要求3所述的显示面板，其特征在于，

所述第一晶体管的沟道区的宽长比大于所述第二晶体管的沟道区的宽长比。

8.根据权利要求2所述的显示面板，其特征在于，

所述第四控制单元还包括第一电容，所述第一电容的第一极板连接于所述第四节点，第二极板连接于输出信号端。

9.根据权利要求8所述的显示面板，其特征在于，

所述第三控制单元还包括第二电容；

所述第二电容的第一电极用于接收所述第一电压信号，第二极板连接于所述第二节点，其中，所述第二电容的电容值大于所述第一电容的电容值。

10.根据权利要求8所述的显示面板，其特征在于，

所述第三控制单元还包括第三电容；

所述第三电容的第一极板连接于输出信号端，第二极板连接于所述第三节点，其中，所述第三电容的电容值大于所述第一电容的电容值。

11.根据权利要求3所述的显示面板，其特征在于，

所述第三控制单元包括第三晶体管和第四晶体管；

所述第三晶体管的一端连接于所述第四节点，另一端连接于输出信号端，控制端连接于所述第二节点；

所述第四晶体管的一端用于接收所述第二电压信号，另一端连接于所述输出信号端，控制端连接于所述第三节点。

12.根据权利要求11所述的显示面板，其特征在于，

所述第三晶体管与所述第四晶体管中沟道区的宽长比较大的一者的沟道区宽长比大于所述第一晶体管与所述第二晶体管中沟道区的宽长比较大的一者的沟道区宽长比。

13.根据权利要求11所述的显示面板，其特征在于，

所述第三晶体管与所述第四晶体管中任一者的沟道区的宽长比大于所述第一晶体管与所述第二晶体管中任一者的沟道区的宽长比。

14.根据权利要求11所述的显示面板，其特征在于，

所述第一晶体管的沟道区的宽长比为R1；

所述第二晶体管的沟道区的宽长比为R2；

所述第三晶体管的沟道区的宽长比为R3；

所述第四晶体管的沟道区的宽长比为R4；其中，

R3≥R1＞R4＞R2。

15.根据权利要求1所述的显示面板，其特征在于，

所述第一控制单元包括：

第五晶体管，所述第五晶体管的一端用于接收所述输入信号，另一端连接于所述第一节点，控制端用于接收所述第一时钟信号；

所述第二控制单元包括：

第六晶体管，所述第六晶体管的一端用于接收所述第一时钟信号，另一端连接于所述第二节点，控制端连接于第五节点；

第七晶体管，所述第七晶体管的一端连接于所述第五节点，另一端用于接收所述第一电压信号，控制端用于接收所述输入信号；

第八晶体管，所述第八晶体管的一端连接于所述第二节点，另一端用于接收所述第一电压信号，控制端连接于所述第一节点；

第四电容，所述第四电容的第一极板用于接收所述第一时钟信号，第二极板连接于所述第五节点。

16.一种显示装置，其特征在于，包括权利要求1-15任意一项所述的显示面板。

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