CN112636747A - 锁相环参考杂散快速仿真方法 - Google Patents

锁相环参考杂散快速仿真方法 Download PDF

Info

Publication number
CN112636747A
CN112636747A CN202011524690.2A CN202011524690A CN112636747A CN 112636747 A CN112636747 A CN 112636747A CN 202011524690 A CN202011524690 A CN 202011524690A CN 112636747 A CN112636747 A CN 112636747A
Authority
CN
China
Prior art keywords
phase
locked loop
frequency
signal
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011524690.2A
Other languages
English (en)
Inventor
陈磊
岑远军
杨金达
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chengdu Sino Microelectronics Technology Co ltd
Original Assignee
Chengdu Sino Microelectronics Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chengdu Sino Microelectronics Technology Co ltd filed Critical Chengdu Sino Microelectronics Technology Co ltd
Priority to CN202011524690.2A priority Critical patent/CN112636747A/zh
Publication of CN112636747A publication Critical patent/CN112636747A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

锁相环参考杂散快速仿真方法，涉及集成电路技术。本发明包括下述步骤：1）采集锁相环信号，所述锁相环包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器；2）计算杂散抑制比；所述步骤1）中，锁相环信号包括包括环路滤波器输出的直流调谐电压频谱信号，所述步骤2）中，采用下式计算杂散抑制比X：X=
Figure 809512DEST_PATH_IMAGE001
Figure 847875DEST_PATH_IMAGE002
为锁相环的输入参考信号频率，
Figure 388577DEST_PATH_IMAGE003
为环路滤波器输出的直流调谐电压频谱中频率为
Figure 32048DEST_PATH_IMAGE002
的杂散大小参量，
Figure 367215DEST_PATH_IMAGE004
为VCO的压控增益。

Description

锁相环参考杂散快速仿真方法
技术领域
本发明涉及集成电路技术。
背景技术
PLL工作原理如图1所示，将低频的参考输入信号倍频到高频输出。PLL主要架构由压控振荡器（VCO），分频器（DIV），鉴频鉴相器+电荷泵（PFD+CP）以及环路滤波器（FILTER）构成。因为该***中有低频参考输入，所以在高频输出端的频谱中会出现低频杂散。该杂散会严重影响输出信号纯净度，同时，高性能PLL对参考杂散的抑制性能有很高的要求，因此，一种高精度PLL输出信号参考杂散仿真方法是十分必要的。传统的仿真方法通过对输出信号直接FFT运算，以得到输出参考杂散。
然而，直接在输出端计算PLL的参考杂散开销很大。输出端是高频信号，也是整个PLL中频率最高的信号。直接对高频信号分析，需要提取的时域信号步长特别短，否则FFT分析出来的频谱将会有频谱泄露。对高频信号进行短步进的时域仿真，特别是集成电路后仿验证，需要占用大量的服务器资源，仿真时间高达几个星期。
发明内容
本发明所要解决的技术问题是，提供一种能够大幅度缩短仿真时间的仿真方法为集成电路设计中针对参考杂散性能进行设计迭代提供支持。
本发明解决所述技术问题采用的技术方案是，锁相环参考杂散快速仿真方法，包括下述步骤：
1）采集锁相环信号，所述锁相环包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器；
2）计算杂散抑制比；
其特征在于，所述步骤1）中，锁相环信号包括包括环路滤波器输出的直流调谐电压频谱信号，
所述步骤2）中，采用下式计算杂散抑制比X：
X =
Figure 861145DEST_PATH_IMAGE001
Figure 532298DEST_PATH_IMAGE002
为锁相环的输入参考信号频率，
Figure 705791DEST_PATH_IMAGE003
为环路滤波器输出的直流调谐电压频谱中频率为
Figure 716472DEST_PATH_IMAGE002
的杂散大小参量，
Figure 746745DEST_PATH_IMAGE004
为压控增益。
所述步骤1）中，对环路滤波器的输出信号采用FFT运算，获得直流调谐电压频谱。
本发明在不改变PLL环路仿真架构的前提下，改变了FFT运算的节点位置，不再需要对高精度的高频输出信号进行直接的FFT分析，仅仅需要对低精度的直流信号进行FFT分析，再通过窄带调制理论计算，即可快速得到PLL参考杂散性能。本发明所需要的仿真时间相比传统方法缩短了一个数量级，大部分情况下仅需一天即可完成。
附图说明
图1是本发明在PLL中提取关键信号的示意图。
具体实施方式
本发明的主要思想是简化PLL参考杂散的仿真方法，通过FFT分析直流信号的频谱，利用窄带通信原理理论间接计算PLL参考杂散。图1显示了本发明的仿真方法不再直接分析输出高频信号的频谱，通过间接分析环路滤波器（FILTER）的输出直流调谐电压频谱，再通过窄带调制原理得到输出端高频信号的参考杂散。对于PLL的高频输出信号，可以看成是一个调频信号:
Figure 842877DEST_PATH_IMAGE005
，
其中
Figure 554481DEST_PATH_IMAGE006
为输出高频信号幅度，
Figure 419669DEST_PATH_IMAGE007
为输出高频信号频率，
Figure 620843DEST_PATH_IMAGE002
为输入参考信号频率，
Figure 204271DEST_PATH_IMAGE008
为调频信号调制指数。在PLL***中，
Figure 453987DEST_PATH_IMAGE009
，其中，
Figure 439260DEST_PATH_IMAGE003
为图1中直流调谐电压频谱中频率为
Figure 327449DEST_PATH_IMAGE002
的杂散大小参量，由于其经过了FILTER滤波，所以
Figure 398173DEST_PATH_IMAGE003
很小，不会超过10mV。
Figure 451580DEST_PATH_IMAGE004
为压控增益，只要
Figure 353677DEST_PATH_IMAGE004
设计合理，就可以使得
Figure 834337DEST_PATH_IMAGE010
，相应的
Figure 126778DEST_PATH_IMAGE011
。展开调制信号
Figure 983875DEST_PATH_IMAGE012
，可得：
Figure 678162DEST_PATH_IMAGE013
，由于
Figure 392040DEST_PATH_IMAGE011
，
Figure 437356DEST_PATH_IMAGE014
，可以得到
Figure 832566DEST_PATH_IMAGE015
，
Figure 381359DEST_PATH_IMAGE016
，由此，
Figure 531717DEST_PATH_IMAGE017
可以得到如下表达式：
Figure 798750DEST_PATH_IMAGE018
Figure 997651DEST_PATH_IMAGE019
其中，
Figure 400950DEST_PATH_IMAGE020
为输出高频正弦信号，后两项为参考杂散，高频信号和杂散的幅度之比即为杂散抑制比：
Figure 223675DEST_PATH_IMAGE021
=
Figure 978004DEST_PATH_IMAGE001
因此，本发明的简化仿真方法可简述如下：
（1）开环仿真得到压控振荡器（VCO）的压控增益
Figure 715016DEST_PATH_IMAGE004
；
（2）环路仿真得到直流调谐电压频谱中的杂散
Figure 238401DEST_PATH_IMAGE003
；
（3）通过上述的窄带调制原理计算杂散抑制比。

Claims (2)

1.锁相环参考杂散快速仿真方法，包括下述步骤：
1）采集锁相环信号，所述锁相环包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器；
2）计算杂散抑制比；
其特征在于，所述步骤1）中，锁相环信号包括包括环路滤波器输出的直流调谐电压频谱信号，
所述步骤2）中，采用下式计算杂散抑制比X：
X =
Figure 455476DEST_PATH_IMAGE001
Figure 878367DEST_PATH_IMAGE002
为锁相环的输入参考信号频率，
Figure 265486DEST_PATH_IMAGE003
为环路滤波器输出的直流调谐电压频谱中频率为
Figure 635287DEST_PATH_IMAGE002
的杂散大小参量，
Figure 525883DEST_PATH_IMAGE004
为VCO的压控增益。
2.如权利要求1所述的锁相环参考杂散快速仿真方法，其特征在于，所述步骤1）中，对环路滤波器的输出信号采用FFT运算，获得直流调谐电压频谱。
CN202011524690.2A 2020-12-22 2020-12-22 锁相环参考杂散快速仿真方法 Pending CN112636747A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011524690.2A CN112636747A (zh) 2020-12-22 2020-12-22 锁相环参考杂散快速仿真方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011524690.2A CN112636747A (zh) 2020-12-22 2020-12-22 锁相环参考杂散快速仿真方法

Publications (1)

Publication Number Publication Date
CN112636747A true CN112636747A (zh) 2021-04-09

Family

ID=75320754

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011524690.2A Pending CN112636747A (zh) 2020-12-22 2020-12-22 锁相环参考杂散快速仿真方法

Country Status (1)

Country Link
CN (1) CN112636747A (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1255782A (zh) * 1998-11-23 2000-06-07 摩托罗拉公司 锁相环及其方法
US20040085103A1 (en) * 2002-10-25 2004-05-06 Gct Semiconductor, Inc. System and method for suppressing noise in a phase-locked loop circuit
CN104320133A (zh) * 2014-10-13 2015-01-28 中国电子科技集团公司第四十一研究所 一种抑制小数锁相环小数杂散的电路及方法
CN105553468A (zh) * 2015-12-11 2016-05-04 北京无线电计量测试研究所 一种低相位噪声的参考源

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1255782A (zh) * 1998-11-23 2000-06-07 摩托罗拉公司 锁相环及其方法
US20040085103A1 (en) * 2002-10-25 2004-05-06 Gct Semiconductor, Inc. System and method for suppressing noise in a phase-locked loop circuit
CN104320133A (zh) * 2014-10-13 2015-01-28 中国电子科技集团公司第四十一研究所 一种抑制小数锁相环小数杂散的电路及方法
CN105553468A (zh) * 2015-12-11 2016-05-04 北京无线电计量测试研究所 一种低相位噪声的参考源

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
邹大鹏: "一种3-6GHz 宽带锁相环的研究与设计实现", 《中国优秀硕士学位论文全文数据库 信息科技辑》 *

Similar Documents

Publication Publication Date Title
US7298221B2 (en) Phase-locked loop circuits with current mode loop filters
US20060214737A1 (en) Phase-locked loop with a digital calibration loop and an analog calibration loop
CN109818613B (zh) 基于数控延时占空比校准的参考时钟倍频器电路及方法
Maffezzoni et al. Analysis of VCO phase noise in charge-pump phase-locked loops
CN103795410A (zh) 一种基于双锁相环的宽带捷变频频率源
CN105429641A (zh) 一种防错锁高性能宽带微波频率合成器
CN205232198U (zh) 一种防错锁高性能宽带微波频率合成器
Jiang et al. PLL low pass filter design considering unified specification constraints
CN112636747A (zh) 锁相环参考杂散快速仿真方法
CN105634483A (zh) 一种用于汞离子微波频标的毫米波频率源
Kalita et al. Modelling and behavioural simulation of a high-speed phase-locked loop for frequency synthesis
CN110515890B (zh) 多处理器片上***mpsoc的数据解析方法及***
CN109412591B (zh) 一种x波段细步进频综生成方法及***
CN111835340B (zh) 一种细步进宽带pll驱动pll的双环频率源
CN103501174A (zh) 一种低噪声参考信号发生器和信号生成方法
CN202374247U (zh) 一种低噪声锁相环电路
CN112165324A (zh) 一种取样器的低抖动超窄脉宽本振信号发生装置及方法
CN1956337B (zh) 锁相环频率综合器中寄生参考频率的消除方法及装置
CN102571084A (zh) 一种低噪声锁相环电路
CN205754278U (zh) 一种数字化核磁共振频率源装置
Sadeghi et al. A new fast locking charge pump PLL: analysis and design
Xu et al. Design of Ultra-broadband microwave sources based on ADF4350
Kavyashree et al. Implementation of all digital phase locked loop
CN204068935U (zh) 低相位噪声的集成化小数微波频率合成器
CN107565959A (zh) 一种高速延迟锁相环及其自动频率校准方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20210409