CN110515890B - 多处理器片上***mpsoc的数据解析方法及*** - Google Patents

多处理器片上***mpsoc的数据解析方法及*** Download PDF

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Abstract

本发明提供了一种MPSOC的数据解析方法,包括:差分输入时钟缓冲器IBUFDS对差分输入的第一电信号和第二电信号进行转换处理,得到单端信号;全局时钟缓冲器BUFG对单端信号进行同步处理,得到无延迟的单端信号;锁相环PLL对无延迟的单端信号进行处理,得到7倍频的第一时钟信号;通过7倍频的第一时钟信号,对数据进行采集。由此,通过采用普通IO作为时钟输入,根据PLL时钟输出的同源等实现7:1的数据解析,不用再占用GC引脚,不用占用MMCM,也不用进行大量的数据整合。因每个BANK拥有2个PLL,这样可以实现更多路的7:1的LVDS解析。因解析比较简单,省去了大量的资源,腾出资源用于其他的处理。

Description

多处理器片上***MPSOC的数据解析方法及***
技术领域
本发明涉及数据处理技术领域,尤其涉及一种多处理器片上***(MultiProcessor System on Chip,MPSOC)的数据解析方法及***。
背景技术
目前的MPSOC的知识产权核(Intellectual Property core,IP)不支持7:1的数据解析,而大多数视觉信息需要7:1的数据解析,解析之后才能给后面进行处理。
赛灵思(xilinx)给出了一个解决7:1数据解析的方法,方法如下:
视频输出由随路时钟(CLOCK)与可能多路数据(DATA)构成。随路时钟必须接到可以作为GC适用的pin,之后通过IBUFDS_DIFF_OUT将接收到的差分数据以2路时钟(相位180)进行传输,经过IDELAY3进行延迟对齐处理,之后经过ISERDESE3进行8:1解析,之后通过2路时钟通过移位,然后处理,得到最终的数据,实现7:1解析。
但是该方法存在的缺陷是:
(1)随路时钟必须接到GC引脚上,只有GC引脚才能即分给锁相环(PhaseLockedLoop,PLL)/混合模式时钟管理器(Mixed Mode Clock Manager,MMCM)也给分给IDELAY3适用。
(2)要基于ISERDESE3的原语进行解析。
(3)后期的数据整理比较繁琐。
发明内容
本发明实施例的目的是提供一种MPSOC的数据解析方法及***,以解决现有技术中的MPSOC解析时存在的随路时钟必须接到GC引脚上、要基于ISERDESE3的原语进行解析以及后期的数据整理比较繁琐的问题。
为解决上述问题,第一方面,本发明提供了一种MPSOC的数据解析方法,所述方法包括:
差分输入时钟缓冲器IBUFDS对差分输入的第一电信号和第二电信号进行转换处理,得到单端信号;
全局时钟缓冲器BUFG对所述单端信号进行同步处理,得到无延迟的单端信号;
锁相环PLL对所述无延迟的单端信号进行处理,得到7倍频的第一时钟信号;
通过所述7倍频的第一时钟信号,对数据进行采集。
在一种可能的实现方式中,所述锁相环PLL对所述无延迟的单端信号进行处理,得到7倍频的第一时钟信号之后,还包括:
锁相环PLL对所述无延迟的单端信号进行处理,得到7倍频的第一时钟信号的同时,还得到第二时钟信号;
通过所述第二时钟信号的上升沿,对输入到IDELAY3或者FIFO的原始数据进行对齐,得到所述数据。
在一种可能的实现方式中,所述第一时钟信号和所述第二时钟信号为同源时钟信号。
在一种可能的实现方式中,所述通过所述7倍频的第一时钟信号,对数据进行采集具体包括:
通过所述7倍频的第一时钟信号的下降沿,对所述数据进行采集。
在一种可能的实现方式中,所述7倍频的第一时钟信号的占空比为4:3。
在一种可能的实现方式中,所述PLL包括鉴频鉴相器PFD、低通滤波器LPF、压控振荡器VCO和反馈分频器;
所述PFD的输出端连接至所述LPF的输入端,所述LPF的输入端连接至所述VCO的输入端,所述VCO的输出端连接至所述反馈分频器的输入端,所述反馈分频器的输出端连接至所述PFD。
在一种可能的实现方式中,所述PFD包括第一触发器、第二触发器、延迟元件、与门、反相器NMOS管和PMOS管;
所述第一触发器的时钟端分别连接至所述第二触发器的时钟端和所述延迟元件的第一端,所述第一触发器的输出端分别连接至所述反相器的输入端和所述与门的第一输入端,所述第二触发器的输出端分别连接至所述与门的第二输入端和NMOS管的栅极,所述NMOS管的漏极连接至所述PMOS管的漏极,所述NMOS管的栅极连接至所述反相器的输出端,所述与门的输出端连接至所述延迟元件的第二端。
第二方面,本发明提供了一种MPSOC的数据解析***,所述***包括:
差分输入时钟缓冲器IBUFDS,所述IBUFDS用于对差分输入的第一电信号和第二电信号进行转换处理,得到单端信号;
全局时钟缓冲器BUFG,所述BUFG用于对所述单端信号进行同步处理,得到无延迟的单端信号;
锁相环PLL,所述PLL用于对所述无延迟的单端信号进行处理,得到7倍频的第一时钟信号;然后通过所述7倍频的第一时钟信号,对数据进行采集。
在一种可能的实现方式中,所述PLL还用于,对所述无延迟的单端信号进行处理,得到7倍频的第一时钟信号的同时,还得到第二时钟信号;
通过所述第二时钟信号的上升沿,对输入到IDELAY3或者FIFO的原始数据进行对齐,得到所述数据。
在一种可能的实现方式中,所述第一时钟信号和所述第二时钟信号为同源时钟信号。
第三方面,本发明提供了一种设备,包括存储器和处理器,所述存储器用于存储程序,所述处理器用于执行第一方面任一所述的方法。
第四方面,本发明提供了一种包含指令的计算机程序产品,当所述计算机程序产品在计算机上运行时,使得所述计算机执行如第一方面任一所述的方法。
第五方面,本发明提供了一种计算机可读存储介质,所述计算机可读存储介质上存储有计算机程序,所述计算机程序被处理器执行时实现如第一方面任一所述的方法。
通过应用本发明实施例一提供的MPSOC的数据解析方法及***,通过采用普通IO作为时钟输入,根据PLL时钟输出的同源等实现7:1的数据解析,不用再占用GC引脚,不用占用MMCM,也不用进行大量的数据整合。因每个BANK拥有2个PLL,这样可以实现更多路的7:1的LVDS解析。因解析比较简单,省去了大量的资源,腾出资源用于其他的处理。
附图说明
图1为本发明实施例一提供的MPSOC的数据解析方法流程示意图;
图2为本发明实施例一提供的PLL的结构示意图;
图3为本发明实施例一提供的PFD的结构示意图;
图4为本发明实施例一提供的7倍频的第一时钟信号和第二时钟信号的示意图;
图5为本发明实施例一提供的FIFO的结构示意图;
图6为本发明实施例一提供的7:1采集示意图;
图7为本发明实施例二提供的MPSOC的数据解析***的结构示意图。
图8为本发明实施例二提供的MPSOC的数据解析***的结构的一个例子;
图9为图8的数据格式示意图。
具体实施方式
下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是,此处所描述的具体实施例仅仅用于解释相关发明,而非对该发明的限定。另外还需要说明的是,为便于描述,附图中仅示出了与有关发明相关的部分。
需要说明的是,在不冲突的情况下,本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
图1为本发明实施例一提供的MPSOC的数据解析方法流程示意图,该方法可以应用在无人驾驶车辆的处理器中,如图1所示,本申请包括以下步骤:
步骤101,差分输入时钟缓冲器(Differential Signaling Input Buffer withSelectable I/O Interface,IBUFDS)对差分输入的第一电信号和第二电信号进行转换处理,得到单端信号。
具体的,在MPSOC芯片上,具有IBUFDS,IBUFDS支持低压差分信号,对于第一电信号和第二电信号,进行差分处理,得到单端信号。由此,可以采用普通管脚,通过IBUFDS将差分信号转换成单端信号,而xilinx采用IBUFDS_DIFF_OUT输出差分信号,本申请不用再经过特殊的IBUFDS_DIFF_OUT管脚,由此,扩大了本申请的适用范围。
步骤102,全局时钟缓冲器(Global clock selection buffer,BUFG)对单端信号进行同步处理,得到无延迟的单端信号。
具体的,在MPSOC芯片上,具有BUFG。
步骤103,锁相环(phase-locked loop,PLL)对无延迟的单端信号进行处理,得到7倍频的第一时钟信号。
具体的,参见图2,MPSOC芯片上的PLL,包括鉴频鉴相器(phase-frequencydetector,PFD)、低通滤波器(Low-Pass Filter,LPF)、压控振荡器(Voltage controlledoscillator,VCO)和反馈分频器(N Counter)。PFD的输出端连接至LPF的输入端,LPF的输入端连接至VCO的输入端,VCO的输出端连接至反馈分频器的输入端,反馈分频器的输出端连接至PFD。
其中,低通滤波器滤除高相位噪声。压控振荡器含有可变调谐元件,例如变容二极管,其电容随输入电压而改变,形成一个可调谐振电路,从而可以产生一系列频率。反馈分频器用于将VCO频率分频为PFD频率,从而允许PLL生成PFD频率倍数的输出频率。
PFD的结构参见图3,在图3中,PFD包括第一触发器U1、第二触发器U2、延迟元件D、与门U3、反相器U4、N型金属-氧化物-半导体(N-Metal-Oxide-Semiconductor,NMOS)管和P型金属-氧化物-半导体(P-Metal-Oxide-Semiconductor,PMOS)管。
第一触发器U1的时钟端CLR1分别连接至第二触发器U2的时钟端CLR2和延迟元件D的第一端,第一触发器U1的输出端Q1分别连接至反相器U3的输入端和与门U3的第一输入端,第二触发器U2的输出端Q2分别连接至与门U3的第二输入端和NMOS管N1的栅极,NMOS管N1的漏极连接至PMOS管P1的漏极,NMOS管N1的栅极连接至反相器U4的输出端,与门U3的输出端连接至延迟元件D的第二端。
具体的,鉴频鉴相器将+IN端的Fref输入与-IN端的反馈信号进行比较,第一触发器和第二触发器为D型触发器。一路触发器输出使能正电流源,另一路触发器输出使能负电流源。这些电流源就是所谓电荷泵。
步骤104,通过7倍频的第一时钟信号,对数据进行采集。
具体的,经过PLL,输出一路与原时钟一致时钟和一路7倍频时钟,这两路时钟为同源时钟,参见图4中的CLK0和CLK1,其中,7倍频的第一时钟信号为CLKO,第二时钟信号为CLK1。
产生相应的时钟之后,同样频率的CLK1用于IDELAY3,将原始数据与时钟上升沿对齐。后将数据适用7倍频的第二时钟信号进行解析,图4中采用7倍频的第二时钟信号的下降沿进行数据采集。
采用IDELAY3不占用RAM资源,如果想用先进先出(First Input First Output,FIFO)对齐也可以,FIFO结构参见图5。
FIFO占用现场可编程门阵列(Field-Programmable Gate Array,FPGA),的随机存取存储器(Random Access Memory,RAM)的资源,而FIFO的速度也是考量的一个原因,目前的MPSOC的FIFO速度可以支持到637M,而目前视频数据多在350M左右,也是满足的。
经过对齐之后,数据与时钟的关系参见图6。
这样就可以在CLK0的下降沿来采集数据,将数据进行7:1解析,后面把解析的数据按着数据格式整理,实现7:1的数据解析。
需要说明的是,硬件设计数据与时钟的误差在20mil(千分之一英寸)以内,根据电信号的传输,大概延迟3.5ps,而视频的上升和下降时间最大可以容忍350ps,硬件的延迟远远小于上升和下降时间,所以不需要单独校准就可以实现对齐。所以IDELAY3也可以省去,具体是否省去根据硬件设计来决定。
通过应用本发明实施例一提供的MPSOC的数据解析方法,通过采用普通IO作为时钟输入,根据PLL时钟输出的同源时钟信号实现7:1的数据解析,而且不用再占用GC引脚,不用占用混合模式时钟管理器(Mixed-Mode Clock Manager,MMCM),也不用进行大量的数据整合。FPGA的输入-输出缓冲器(Input-Output Buffer,IOB)被划分为若干个组(BANK),每个组拥有2个PLL,这样可以实现更多路的7:1的低电压差分信号(Low-VoltageDifferential Signaling,LVDS)解析,因解析比较简单,省去了大量的资源,腾出资源用于其他的处理。
图7为本发明实施例二提供的MPSOC的数据解析***的结构示意图,该MPSOC的数据解析***应用在MPSOC的数据解析方法中,如图7所示,该MPSOC的数据解析***700包括:IBUFDS 701、BUFG 702、PLL 703。
IBUFDS 701用于对差分输入的第一电信号和第二电信号进行转换处理,得到单端信号;
BUFG 702用于对单端信号进行同步处理,得到无延迟的单端信号;
PLL 703用于对无延迟的单端信号进行处理,得到7倍频的第一时钟信号;然后通过7倍频的第一时钟信号,对数据进行采集。
进一步的,参见图8,PLL还用于,对无延迟的单端信号进行处理,得到7倍频的第一时钟信号的同时,还得到第二时钟信号;
通过第二时钟信号的上升沿,对输入到IDELAY3或者FIFO的原始数据进行对齐,得到数据。
其中,第一时钟信号和第二时钟信号为同源时钟信号。
图9为图8的数据格式示意图,图9中的TXOUT0+/-、TXOUT1+/-、TXOUT2+/-、TXOUT3+/-依次与图8中的DATA0_DIFF、DATA1_DIFF、DATA2_DIFF、DATA3_DIFF相对应,两个单位分别为最高有效位(Most Significant Bit,MSB)和最低有效位(Least Significant Bit,LSB)。
该PLL的结构和实施例一中描述的一致,该MPSOC的数据解析***的技术效果与MPSOC的数据解析方法的技术效果一致,此处不再赘述。
本发明实施例三提供了一种设备,包括存储器和处理器,存储器用于存储程序,存储器可通过总线与处理器连接。存储器可以是非易失存储器,例如硬盘驱动器和闪存,存储器中存储有软件程序和设备驱动程序。软件程序能够执行本发明实施例提供的上述方法的各种功能;设备驱动程序可以是网络和接口驱动程序。处理器用于执行软件程序,该软件程序被执行时,能够实现本发明实施例一提供的方法。
本发明实施例四提供了一种包含指令的计算机程序产品,当计算机程序产品在计算机上运行时,使得计算机执行本发明实施例一提供的方法。
本发明实施例五提供了一种计算机可读存储介质,计算机可读存储介质上存储有计算机程序,计算机程序被处理器执行时实现本发明实施例一提供的方法。
专业人员应该还可以进一步意识到,结合本文中所公开的实施例描述的各示例的单元及算法步骤,能够以电子硬件、计算机软件或者二者的结合来实现,为了清楚地说明硬件和软件的可互换性,在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行,取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能,但是这种实现不应认为超出本发明的范围。
结合本文中所公开的实施例描述的方法或算法的步骤可以用硬件、处理器执行的软件模块,或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。
以上的具体实施方式,对本发明的目的、技术方案和有益效果进行了进一步详细说明,所应理解的是,以上仅为本发明的具体实施方式而已,并不用于限定本发明的保护范围,凡在本发明的精神和原则之内,所做的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。

Claims (8)

1.一种MPSOC的数据解析方法,其特征在于,所述方法包括:
差分输入时钟缓冲器IBUFDS对差分输入的第一电信号和第二电信号进行转换处理,得到单端信号;
全局时钟缓冲器BUFG对所述单端信号进行同步处理,得到无延迟的单端信号;
锁相环PLL对所述无延迟的单端信号进行处理,得到7倍频的第一时钟信号;
通过所述7倍频的第一时钟信号,对数据进行采集;
其中,所述锁相环PLL对所述无延迟的单端信号进行处理,得到7倍频的第一时钟信号之后,还包括:
锁相环PLL对所述无延迟的单端信号进行处理,得到7倍频的第一时钟信号的同时,还得到第二时钟信号;
通过所述第二时钟信号的上升沿,对输入到IDELAY3或者FIFO的原始数据进行对齐,得到所述数据。
2.根据权利要求1所述的方法,其特征在于,所述第一时钟信号和所述第二时钟信号为同源时钟信号。
3.根据权利要求1所述的方法,其特征在于,所述通过所述7倍频的第一时钟信号,对数据进行采集具体包括:
通过所述7倍频的第一时钟信号的下降沿,对所述数据进行采集。
4.根据权利要求1所述的方法,其特征在于,所述7倍频的第一时钟信号的占空比为4:3。
5.根据权利要求1所述的方法,其特征在于,所述PLL包括鉴频鉴相器PFD、低通滤波器LPF、压控振荡器VCO和反馈分频器;
所述PFD的输出端连接至所述LPF的输入端,所述LPF的输入端连接至所述VCO的输入端,所述VCO的输出端连接至所述反馈分频器的输入端,所述反馈分频器的输出端连接至所述PFD。
6.根据权利要求5所述的方法,其特征在于,所述PFD包括第一触发器、第二触发器、延迟元件、与门、反相器、NMOS管和PMOS管;
所述第一触发器的时钟端分别连接至所述第二触发器的时钟端和所述延迟元件的第一端,所述第一触发器的输出端分别连接至所述反相器的输入端和所述与门的第一输入端,所述第二触发器的输出端分别连接至所述与门的第二输入端和NMOS管的栅极,所述NMOS管的漏极连接至所述PMOS管的漏极,所述NMOS管的栅极连接至所述反相器的输出端,所述与门的输出端连接至所述延迟元件的第二端。
7.一种MPSOC的数据解析***,其特征在于,所述***包括:
差分输入时钟缓冲器IBUFDS,所述IBUFDS用于对差分输入的第一电信号和第二电信号进行转换处理,得到单端信号;
全局时钟缓冲器BUFG,所述BUFG用于对所述单端信号进行同步处理,得到无延迟的单端信号;
锁相环PLL,所述PLL用于对所述无延迟的单端信号进行处理,得到7倍频的第一时钟信号;然后通过所述7倍频的第一时钟信号,对数据进行采集;
其中,对所述无延迟的单端信号进行处理,得到7倍频的第一时钟信号的同时,还得到第二时钟信号;
通过所述第二时钟信号的上升沿,对输入到IDELAY3或者FIFO的原始数据进行对齐,得到所述数据。
8.根据权利要求7所述的***,其特征在于,所述第一时钟信号和所述第二时钟信号为同源时钟信号。
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