CN112165324A - 一种取样器的低抖动超窄脉宽本振信号发生装置及方法 - Google Patents
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Abstract
本发明属于本振信号发生技术领域，具体涉及一种取样器的低抖动超窄脉宽本振信号发生装置及方法，包括低抖动时钟产生模块、高速低抖动分频器模块、FPGA模块、时基放大模块，所述低抖动时钟产生模块的输出端连接有高速低抖动分频器模块的输入端，所述FPGA模块的控制通信模块分别与低抖动时钟产生模块、高速低抖动分频器模块的通信接口连接，所述高速低抖动分频器模块与时基放大模块连接。本发明利用低抖动时钟发生电路得到低抖动时钟信号，通过功分放大电路得到超窄脉冲信号，驱动50GHz取样器工作，本发明中时基信号抖动性能优异，确保了高速数据总线和集成电路的高可靠性，保证了时基信号的质量。本发明用于本振信号的发生。
Description
技术领域
本发明属于本振信号发生技术领域，具体涉及一种取样器的低抖动超窄脉宽本振信号发生装置及方法。
背景技术
在通信***中，本振信号有着变换频率的基本功能，可以说是通信***中不可缺少的关键环节之一。本振信号由本振电路产生，在本振电路中加有锁相环电路，从而保证了极高的稳定度。本振频率的稳定性非常重要，否则会产生本振频率漂移，造成无法收视的后果。锁相环电路是一种以消除频率误差为目的的反馈控制电路，简称锁相环，它的被控制量是相位，被控对象是压控振荡器。锁相环的特点是利用外部输入的参考信号控制环路内部振荡信号的频率和相位，以此实现输出信号频率对输入信号频率的自动跟踪，因此锁相环通常用于闭环跟踪电路。锁相环技术在信号处理和数字***中有着广泛的应用，如频率调制、频率锁定、时钟同步、频率合成等。一般情况下，锁相环由三个基本单元构成：鉴相器、环路滤波器和压控振荡器。鉴相器是一个相位比较器，基准参考频率和压控振荡器输出的取样频率在其内部进行相位比较，输出误差电压；环路滤波器是将鉴相器输出的误差电压进行滤波，滤除电流中的干扰和高频成分，以保证环路所要求的性能，提高***的稳定性；压控振荡器，受环路滤波器输出的直流电压控制，所述直流电压把压控振荡器的输出频率拉向环路输入的基准参考频率，当两者频率相等且相位差为常数时，环路被锁定。目前常见的本振信号发生器，大多数采用了锁相环芯片、环路滤波器和压控振荡器相结合的结构，锁相环芯片、环路滤波器、压控振荡器等各个部件需要独立供电，所占印刷电路板的体积较大，其相对应的调试过程和调试步骤也比较复杂。
发明内容
针对上述现有的本振信号发生装置体积较大、调试过程和调试步骤也比较复杂的技术问题，本发明提供了一种性能强、可靠性高、输出频率范围大的取样器的低抖动超窄脉宽本振信号发生装置及方法。
为了解决上述技术问题，本发明采用的技术方案为：
一种取样器的低抖动超窄脉宽本振信号发生装置，包括低抖动时钟产生模块、高速低抖动分频器模块、FPGA模块、时基放大模块，所述低抖动时钟产生模块的输出端连接有高速低抖动分频器模块的输入端，所述FPGA模块的控制通信模块分别与低抖动时钟产生模块、高速低抖动分频器模块的通信接口连接，所述高速低抖动分频器模块与时基放大模块连接。
所述低抖动时钟产生模块包括程控参考源模块、时钟发生模块，所述程控参考源模块与时钟发生模块连接。
所述低抖动时钟产生模块的芯片采用HMC1035，所述低抖动时钟产生模块产生的时钟信号频率范围为25MHz-2500MHz，所述抖动时钟产生模块产生的时钟信号抖动指标小于97fsRMS。
所述高速低抖动分频器模块采用高速低抖动芯片HMC988级联，所述高速低抖动分频器模块的抖动指标小于70fsRMS，所述高速低抖动分频器模块的分频范围为1~1024。
所述时基放大模块包括放大模块的输入端、第一三极管、第二三极管、第三三极管、第一电容、第二电容、电感，所述放大模块的输入端连接在第一三极管的基极上，所述第一三极管的集电极接地，所述第一三极管的发射极连接在第二三极管的基极上，所述第二三极管的集电极接地，所述第二三极管的发射极通过第一电容连接在第三三极管的基极上，所述第三三极管的发射极接地，所述第三三极管的集电极通过第二电容连接在电感上，所述第二电容与电感之间设有超窄脉宽的输出端。
所述第一三极管的发射极连接有-5V电压，所述第二三极管的发射极连接有-15V电压，所述第三三极管的集电极连接有15V电压。
一种取样器的低抖动超窄脉宽本振信号发生方法，包括下列步骤：
S1、确定抖动及精密时基各参数；
S2、通过FPGA模块控制低抖动时钟产生模块产生低抖动时钟信号后，经高速低抖动分频器模块整数分频产生低抖动时基信号；
S3、低抖动时基信号通过时基放大模块后，对低抖动时基信号进行放大且脉冲变窄处理产生低抖动超窄脉宽本振信号。
所述S1中的抖动及精密时基各参数为：低抖动时钟产生模块产生的时钟信号频率、高速低抖动分频器模块的分频倍数、时基放大模块的低抖动超窄脉宽本振信号的下降沿、低抖动时钟产生模块产生的时钟信号的抖动指标。
本发明与现有技术相比，具有的有益效果是：
本发明利用低抖动时钟发生电路得到低抖动时钟信号，通过功分放大电路得到超窄脉冲信号，驱动50GHz取样器工作，本发明中时基信号抖动性能优异，确保了高速数据总线和集成电路的高可靠性，保证了时基信号的质量。
附图说明
图1为本发明的整体结构示意图；
图2为本发明的低抖动时钟发生模块电路原理图；
图3为本发明的高速低抖动分频器模块电路原理图；
图4为本发明的时基放大模块电路原理图。
其中：U1为低抖动时钟产生模块，U2为高速低抖动分频器模块，U3为FPGA模块，U4为时基放大模块，1为程控参考源模块，2为时钟发生模块，IN为放大模块的输入端，T1为第一三极管，T2为第二三极管，T3为第三三极管，C1为第二电容，C2为第二电容，L1为电感。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
一种取样器的低抖动超窄脉宽本振信号发生装置，如图1所示，包括低抖动时钟产生模块U1、高速低抖动分频器模块U2、FPGA模块U3、时基放大模块U4，低抖动时钟产生模块U1的输出端连接有高速低抖动分频器模块U2的输入端，FPGA模块U3的控制通信模块分别与低抖动时钟产生模块U1、高速低抖动分频器模块U2的通信接口连接，高速低抖动分频器模块U2与时基放大模块U4连接。
进一步，如图2所示，低抖动时钟产生模块U1包括程控参考源模块1、时钟发生模块2，程控参考源模块1与时钟发生模块2连接，时钟发生模块2利用可变参考源合成所需的宽带时钟。
进一步，优选的，低抖动时钟产生模块U1的芯片采用HMC1035， HMC1035在整个工作范围内提供业界领先的相位噪声和抖动性能，可改善链路级抖动性能、误码率(BER)和眼图指标。低抖动时钟产生模块U1产生的时钟信号频率范围为25MHz-2500MHz，抖动时钟产生模块U1产生的时钟信号抖动指标小于97fsRMS。
进一步，优选的，如图3所示，高速低抖动分频器模块U2采用高速低抖动芯片HMC988级联，高速低抖动分频器模块U2的抖动指标小于70fsRMS，高速低抖动分频器模块U2的分频范围为1~1024。
进一步，如图4所示，时基放大模块U4包括放大模块的输入端IN、第一三极管T1、第二三极管T2、第三三极管T3、第一电容C1、第二电容C2、电感L1，放大模块的输入端IN连接在第一三极管T1的基极上，第一三极管T1的集电极接地，第一三极管T1的发射极连接在第二三极管T2的基极上，第二三极管T2的集电极接地，第二三极管T2的发射极通过第一电容C1连接在第三三极管T3的基极上，第三三极管T3的发射极接地，第三三极管T3的集电极通过第二电容C2连接在电感L1上，第二电容C2与电感L1之间设有超窄脉宽的输出端。时基放大模块U4主要由三极管构成，三极管本身的导通及关断时间都比较短，在电路中影响脉冲前后沿的主要是驱动电路以及三极管的输出电容和下级的输入电容，经过测试，本发明时基放大模块U4能使低抖动时基信号脉冲的下降沿达到100ps以内，可以驱动取样器工作。
进一步，第一三极管T1的发射极连接有-5V电压，第二三极管T2的发射极连接有-15V电压，第三三极管T3的集电极连接有15V电压。
一种取样器的低抖动超窄脉宽本振信号发生方法，包括下列步骤：
步骤一、确定抖动及精密时基各参数，抖动及精密时基各参数为：低抖动时钟产生模块产生的时钟信号频率、高速低抖动分频器模块的分频倍数、时基放大模块的低抖动超窄脉宽本振信号的下降沿、低抖动时钟产生模块产生的时钟信号的抖动指标。
步骤二、通过FPGA模块控制低抖动时钟产生模块产生低抖动时钟信号后，经高速低抖动分频器模块整数分频产生低抖动时基信号；
步骤三、低抖动时基信号通过时基放大模块后，对低抖动时基信号进行放大且脉冲变窄处理产生低抖动超窄脉宽本振信号。
上面仅对本发明的较佳实施例作了详细说明，但是本发明并不限于上述实施例，在本领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下作出各种变化，各种变化均应包含在本发明的保护范围之内。
Claims (8)
1.一种取样器的低抖动超窄脉宽本振信号发生装置，其特征在于：包括低抖动时钟产生模块（U1）、高速低抖动分频器模块（U2）、FPGA模块（U3）、时基放大模块（U4），所述低抖动时钟产生模块（U1）的输出端连接有高速低抖动分频器模块（U2）的输入端，所述FPGA模块（U3）的控制通信模块分别与低抖动时钟产生模块（U1）、高速低抖动分频器模块（U2）的通信接口连接，所述高速低抖动分频器模块（U2）与时基放大模块（U4）连接。
2.根据权利要求1所述的一种取样器的低抖动超窄脉宽本振信号发生装置，其特征在于：所述低抖动时钟产生模块（U1）包括程控参考源模块（1）、时钟发生模块（2），所述程控参考源模块（1）与时钟发生模块（2）连接。
3.根据权利要求1所述的一种取样器的低抖动超窄脉宽本振信号发生装置，其特征在于：所述低抖动时钟产生模块（U1）的芯片采用HMC1035，所述低抖动时钟产生模块（U1）产生的时钟信号频率范围为25MHz-2500MHz，所述抖动时钟产生模块（U1）产生的时钟信号抖动指标小于97fsRMS。
4.根据权利要求1所述的一种取样器的低抖动超窄脉宽本振信号发生装置，其特征在于：所述高速低抖动分频器模块（U2）采用高速低抖动芯片HMC988级联，所述高速低抖动分频器模块（U2）的抖动指标小于70fsRMS，所述高速低抖动分频器模块（U2）的分频范围为1~1024。
5.根据权利要求1所述的一种取样器的低抖动超窄脉宽本振信号发生装置，其特征在于：所述时基放大模块（U4）包括放大模块的输入端（IN）、第一三极管（T1）、第二三极管（T2）、第三三极管（T3）、第一电容（C1）、第二电容（C2）、电感（L1），所述放大模块的输入端（IN）连接在第一三极管（T1）的基极上，所述第一三极管（T1）的集电极接地，所述第一三极管（T1）的发射极连接在第二三极管（T2）的基极上，所述第二三极管（T2）的集电极接地，所述第二三极管（T2）的发射极通过第一电容（C1）连接在第三三极管（T3）的基极上，所述第三三极管（T3）的发射极接地，所述第三三极管（T3）的集电极通过第二电容（C2）连接在电感（L1）上，所述第二电容（C2）与电感（L1）之间设有超窄脉宽的输出端。
6.根据权利要求5所述的一种取样器的低抖动超窄脉宽本振信号发生装置，其特征在于：所述第一三极管（T1）的发射极连接有-5V电压，所述第二三极管（T2）的发射极连接有-15V电压，所述第三三极管（T3）的集电极连接有15V电压。
7.一种取样器的低抖动超窄脉宽本振信号发生方法，其特征在于：包括下列步骤：
S1、确定抖动及精密时基各参数；
S2、通过FPGA模块控制低抖动时钟产生模块产生低抖动时钟信号后，经高速低抖动分频器模块整数分频产生低抖动时基信号；
S3、低抖动时基信号通过时基放大模块后，对低抖动时基信号进行放大且脉冲变窄处理产生低抖动超窄脉宽本振信号。
8.根据权利要求7所述的一种取样器的低抖动超窄脉宽本振信号发生方法，其特征在于：所述S1中的抖动及精密时基各参数为：低抖动时钟产生模块产生的时钟信号频率、高速低抖动分频器模块的分频倍数、时基放大模块的低抖动超窄脉宽本振信号的下降沿、低抖动时钟产生模块产生的时钟信号的抖动指标。
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Cited By (1)
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|---|---|---|---|---|
| CN113098452A (zh) * | 2021-03-30 | 2021-07-09 | 中北大学 | 一种基于三极管和阶跃恢复二极管的超窄脉冲压缩装置 |
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2020
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| CN113098452A (zh) * | 2021-03-30 | 2021-07-09 | 中北大学 | 一种基于三极管和阶跃恢复二极管的超窄脉冲压缩装置 |
| CN113098452B (zh) * | 2021-03-30 | 2023-03-07 | 中北大学 | 一种基于三极管和阶跃恢复二极管的超窄脉冲压缩装置 |
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