CN112564704B - 具有采样时间扩展功能的逐次逼近模数转换器及电子装置 - Google Patents

Abstract

本发明公开了一种具有采样时间扩展功能的逐次逼近模数转换器，包括比较器、逻辑控制器、输出寄存器和全异步环路、采样转换单元和时钟信号产生器，时钟信号产生器在逻辑控制器的驱动下生成第一控制信号和第二控制信号，采样转换单元包括由第一采样转换电路与第四采样转换电路构成的第一差分单元和第二采样转换电路与第三采样转换电路构成的第二差分单元，在第一控制信号和第二控制信号的控制下，第一差分单元和第二差分单元交替工作在采样状态和转换状态。由此，采样时间得到极大的扩展，降低了采样开关和ADC驱动电路的设计难度，提高了电路可靠性高。

Description

具有采样时间扩展功能的逐次逼近模数转换器及电子装置

技术领域

本发明涉及数模转换器电路技术领域，尤其涉及一种具有采样时间扩展功能的逐次逼近模数转换器及电子装置。

背景技术

逐次逼近型（SAR：successiveapproximation register）模数转换器（ADC：analogue to-digital converters）内部仅包含一个比较器，不但具有极低的转换功耗，且仅包含极少量的模拟电路，因此该结构非常适合在先进的数字集成电路工艺下实现。美国加州伯克利大学的C.W.Chen于2006年提出了基于全异步逻辑的SAR结构，使得高速多位SAR-ADC避免了对高频时钟的需求，由此该类型ADC真正成为主流的高速ADC方案。

基于电荷重分配的SAR-ADC具有功耗低、线性度高的优点，目前是SAR-ADC的主流结构。传统结构的电荷重分配SAR-ADC功能框图如图1所示，它可以分为采样和转换两个相位：时钟信号PHS为高电平时，ADC处于采样相位，此时输入的模拟信号被储存在电容阵列中（CP和CN构成差分电容阵列）；时钟信号PHC为高时，ADC处于转换相位，通过逐次逼近逻辑和全异步环路的共同控制，将采样得到的模拟电压逐步进行量化。由于SAR-ADC仅有一个比较器，因此多位的数字量化输出通过从高位到低位的顺序依次比较得到，比较的次数等于SAR-ADC输出的位数。

图2为传统SAR-ADC的控制时钟示意图，PHS和PHC为两相不交叠时钟，从图中可知，为了满足多位的量化输出，SAR-ADC的转换时间一般远大于采样时间，这有别于其他类型的ADC（闪速ADC、流水线ADC和Sigma-Delta ADC的采样时间和转换时间都相等）。

对于一个转换速率为50MHz，转换位数为10位的SAR-ADC，其采样时间一般低于20nS/10=2ns，这么短的采样时间对ADC的采样开关和前级驱动电路提出了极大的要求。由于必须在极短的时间内完成一定精度的采样要求，必须要求ADC的采样开关具有极小的导通电阻，这使得采样开关必须采用极大的宽长比，由此加剧了时钟馈通和电荷注入等非理想效应；ADC的驱动电路必须在较大负载（SAR-ADC的电容阵列为其负载）的情况下在短时间内完成建立，要求驱动电路具有极大的带宽和输出电流，对其功耗、面积和稳定性的设计提出了极大的挑战。

发明内容

本发明要解决的技术问题在于，针对传统SAR-ADC中的采样时间过短的问题，本发明提供一种新型的采样时间扩展（TSE：Time-Sampling Extend）SAR-ADC电路结构，使得SAR-ADC的采样时间扩展到和其转换时间相同的长度，极大的降低了SAR-ADC前级驱动电路和采样开关的设计要求。

本发明解决其技术问题所采用的技术方案是：构造一种具有采样时间扩展功能的逐次逼近模数转换器，包括比较器、逻辑控制器、输出寄存器和全异步环路，所述比较器的输出端连接至所述逻辑控制器的输入端，所述逻辑控制器的第一输出端连接至所述全异步环路的输入端，所述全异步环路的输出端连接至所述比较器的使能端，所述逻辑控制器的第二输出端连接至所述输出寄存器，还包括采样转换单元和时钟信号产生器，所述逻辑控制器的所述第一输出端和第三输出端连接至所述时钟信号产生器，所述时钟信号产生器在所述逻辑控制器的驱动下生成第一控制信号和第二控制信号，所述采样转换单元包括并联连接的第一采样转换电路、第二采样转换电路、第三采样转换电路和第四采样转换电路，所述第一采样转换电路和所述第二采样转换电路连接在第一差分输入信号（VINP）和所述比较器的第一输入端（VDACP）之间，所述第三采样转换电路和所述第四采样转换电路连接在第二差分输入信号（VINN）和所述比较器的第二输入端（VDACN）之间，所述第一采样转换电路和所述第四采样转换电路构成第一差分单元，所述第二采样转换电路和所述第三采样转换电路构成第二差分单元，在所述第一控制信号和所述第二控制信号的控制下，所述第一差分单元和所述第二差分单元交替工作在采样状态和转换状态。

在本发明提供的具有采样时间扩展功能的逐次逼近模数转换器中，所述第一控制信号为高电平时，所述第二差分单元处于采样状态，所述第一差分单元处于转换状态；所述第二控制信号为高电平时，所述第一差分单元处于采样状态，所述第二差分单元处于转换状态。

在本发明提供的具有采样时间扩展功能的逐次逼近模数转换器中，所述第一采样转换电路包括第一输入采样开关、第一电容阵列（CP）和第一转换开关，所述第一电容阵列（CP）中的每个电容的上极板分别与连接于所述第一差分输入信号（VINP）的所述第一输入采样开关和连接于所述比较器的所述第一输入端（VDACP）的所述第一转换开关连接；

所述第二采样转换电路包括第二输入采样开关、第二电容阵列（CP）和第二转换开关，所述第二电容阵列（CP）中的每个电容的上极板分别与连接于所述第一差分输入信号（VINP）的所述第二输入采样开关和连接于所述比较器的所述第一输入端（VDACP）的所述第二转换开关连接；

所述第三采样转换电路包括第三输入采样开关、第三电容阵列（CN）和第三转换开关，所述第三电容阵列（CN）中的每个电容的上极板分别与连接于所述第二差分输入信号（VINN）的所述第三输入采样开关和连接于所述比较器的所述第二输入端（VDACN）的所述第三转换开关连接；

所述第四采样转换电路包括第四输入采样开关、第四电容阵列（CN）和第四转换开关，所述第四电容阵列（CN）中的每个电容的上极板分别与连接于所述第二差分输入信号（VINN）的所述第四输入采样开关和连接于所述比较器的所述第二输入端（VDACN）的所述第四转换开关连接。

在本发明提供的具有采样时间扩展功能的逐次逼近模数转换器中，所述第一转换开关、第二输入采样开关、所述第三输入采样开关和所述第一转换开关连接于所述第一控制信号，所述第一输入采样开关、所述第二转换开关、所述第三转换开关和所述第四输入采样开关连接于所述第二控制信号。

在本发明提供的具有采样时间扩展功能的逐次逼近模数转换器中，所述第一电容阵列（CP）、第二电容阵列（CP）、所述第三电容阵列（CN）和所述第四电容阵列（CN）包含的电容个数和每个电容的电容值相同。

在本发明提供的具有采样时间扩展功能的逐次逼近模数转换器中，所述时钟信号产生器包括分频器、反相器、第一与运算器和第二与运算器，所述分频器的输入端连接于所述逻辑控制器的所述第三输出端，所述分频器的输出端连接于所述反相器的输入端和所述第二与运算器的第一输入端，所述反相器的输出端连接于所述第一与运算器的第一输入端，所述第一与运算器的第二输入端和所述第二与运算器的第二输入端连接于所述逻辑控制器的所述第一输出端，所述第一与运算器的输出端为所述第一控制信号，所述第二与运算器的输出端为所述第二控制信号。

根据本发明的另一方面，还提供一种电子装置，包括如上所述的逐次逼近模数转换器以及与所述逐次逼近模数转换器连接的电子组件。

本发明的具有采样时间扩展功能的逐次逼近模数转换器，具有以下有益效果：通过使采样转换单元的两个完全相同的差分单元交替工作于采样状态和转换状态，使得SAR-ADC的采样时间将等同于其转换时间；扩展后的采样时间远远大于传统SAR-ADC的采样时间，极大的降低了SAR-ADC前级驱动电路和采样开关的设计要求。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图：

图1所示为传统SAR-ADC的原理示意图；

图2所示为传统SAR-ADC的控制时钟示意图；

图3所示为本发明实施例一提供的具有采样时间扩展功能的逐次逼近模数转换器的原理图；

图4所示为本发明实施例一提供的具有采样时间扩展功能的逐次逼近模数转换器的电路图；

图5所示为图3所示的时钟产生器的电路图；

图6所示为图3所示的时钟产生器的控制时钟示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

图3是本发明实施例一提供的具有采样时间扩展功能的逐次逼近模数转换器的原理图；图4所示为本发明实施例一提供的具有采样时间扩展功能的逐次逼近模数转换器的电路图。如图3和图4所示，逐次逼近模数转换器包括比较器10、逻辑控制器20、输出寄存器30、全异步环路40，采样转换单元50和时钟信号产生器60。其中，时钟信号产生器60的输入端连接于逻辑控制器20的两个输出端，在逻辑控制器20的驱动下生成第一控制信号和第二控制信号；采样转换单元50包含两组完全相同的差分单元，在第一控制信号和第二控制信号的控制下，两个差分单元交替工作在采样状态和转换状态，即：第一控制信号为高电平时，第二差分单元处于采样状态，第一差分单元处于转换状态，此时，第二差分单元对输入信号采样时，第一差分单元将之前采样的结果进行转换；第二控制信号为高电平时，第一差分单元处于采样状态，第二差分单元处于转换状态，此时第一差分单元对输入信号采样时，第二差分单元将之前采样的结果进行转换。通过上述交替工作机制，SAR-ADC的采样时间将等同于其转换时间。扩展后的采样时间远远大于传统SAR-ADC的采样时间，极大的降低了SAR-ADC前级驱动电路和采样开关的设计要求。

具体地，在本发明一实施例中，采样转换单元50包括并联连接的第一采样转换电路100、第二采样转换电路200、第三采样转换电路300和第四采样转换电路400，第一采样转换电路100和第二采样转换电路200连接在第一差分输入信号VINP和比较器的第一输入端VDACP之间，第三采样转换电路300和第四采样转换电路400连接在第二差分输入信号VINN和比较器的第二输入端VDACN之间，第一采样转换电路100和第四采样转换电路400构成第一差分单元，第二采样转换电路200和第三采样转换电路300构成第二差分单元，在第一控制信号和第二控制信号的控制下，第一差分单元和第二差分单元交替工作在采样状态和转换状态。

结合图6所示，在第一控制信号TSE1为高的相位时，第二采样转换电路200和第三采样转换电路300构成的第二差分单元处于采样状态，对输入信号进行采样，而第一采样转换电路100和第四采样转换电路400构成的第一差分单元此时和比较器相连，处于转换状态，将之前储存的信号进行量化；在第二控制信号TSE2为高的相位，第一差分单元处于采样状态，对输入信号进行采样，第二差分单元此时和比较器相连，处于转换状态，将之前储存的信号进行量化。

进一步地，在本发明一实施例中，比较器10的输出端连接至逻辑控制器20的输入端，逻辑控制器20的第一输出端连接至全异步环路40的输入端，全异步环路40的输出端连接至比较器10的使能端，逻辑控制器20的第二输出端连接至输出寄存器30。ADC的全异步环路和逐次逼近逻辑和传统的SAR-ADC完全相同，在此不再赘述。

进一步地，在本发明一实施例中，如图4所示，第一采样转换电路100包括第一输入采样开关110、第一电容阵列CP2和第一转换开关120，第一电容阵列CP2中的每个电容的上极板分别与连接于第一差分输入信号VINP的第一输入采样开关110和连接于比较器10的第一输入端VDACP的第一转换开关120连接；第二采样转换电路200包括第二输入采样开关210、第二电容阵列CP1和第二转换开关220，第二电容阵列CP1中的每个电容的上极板分别与连接于第一差分输入信号VINP的第二输入采样开关210和连接于比较器10的第一输入端VDACP的第二转换开关220连接；第三采样转换电路300包括第三输入采样开关310、第三电容阵列CN1和第三转换开关320，第三电容阵列CN1中的每个电容的上极板分别与连接于第二差分输入信号VINN的第三输入采样开关310和连接于比较器10的第二输入端VDACN的第三转换开关320连接；第四采样转换电路400包括第四输入采样开关410、第四电容阵列CN2和第四转换开关420，第四电容阵列CN2中的每个电容的上极板分别与连接于第二差分输入信号VINN的第四输入采样开关410和连接于比较器10的第二输入端VDACN的第四转换开关420连接。第一转换开关120、第二输入采样开关210、第三输入采样开关310和第一转换开关120连接于第一控制信号，第一输入采样开关110、第二转换开关220、第三转换开关320和第四输入采样开关410连接于第二控制信号。第一电容阵列CP2、第二电容阵列CP1、第三电容阵列CN1和第四电容阵列CN2包含的电容个数和每个电容的电容值相同。通过上述描述可知，两个完全相同的第一差分单元和第二差分单元交替工作于采样和转换模式，因此该结构的采样时间和转换时间相同，相对于传统的SAR-ADC，采样时间得到了极大的扩展。

进一步地，在本发明一实施例中，如图5所示，时钟信号产生器60包括分频器610、反相器620、第一与运算器630和第二与运算器640，分频器610的输入端连接于逻辑控制器20的第三输出端，分频器610的输出端连接于反相器620的输入端和第二与运算器640的第一输入端，反相器620的输出端连接于第一与运算器630的第一输入端，第一与运算器630的第二输入端和第二与运算器640的第二输入端连接于逻辑控制器20的第一输出端，第一与运算器630的输出端为第一控制信号，第二与运算器640的输出端为第二控制信号。

实施例二

本发明的再一个实施例提供一种电子装置，包括上述逐次逼近型模数转换器以及与所述逐次逼近型模数转换器连接的电子组件。

其中，该电子组件，可以为分立器件、集成电路等任何电子组件。

本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。

本发明实施例的电子装置，由于其具有的逐次逼近型模数转换器的采样时间得到极大的扩展，因此，降低了采样开关和ADC驱动电路的设计难度，提高了电路可靠性高。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (5)

1.一种具有采样时间扩展功能的逐次逼近模数转换器，包括比较器（10）、逻辑控制器（20）、输出寄存器（30）和全异步环路（40），所述比较器（10）的输出端连接至所述逻辑控制器（20）的输入端，所述逻辑控制器（20）的第一输出端连接至所述全异步环路（40）的输入端，所述全异步环路（40）的输出端连接至所述比较器（10）的使能端，所述逻辑控制器（20）的第二输出端连接至所述输出寄存器（30），其特征在于，还包括采样转换单元（50）和时钟信号产生器（60），所述逻辑控制器（20）的所述第一输出端和第三输出端连接至所述时钟信号产生器（60），所述时钟信号产生器（60）在所述逻辑控制器（20）的驱动下生成第一控制信号和第二控制信号，所述采样转换单元（50）包括并联连接的第一采样转换电路（100）、第二采样转换电路（200）、第三采样转换电路（300）和第四采样转换电路（400），所述第一采样转换电路（100）和所述第二采样转换电路（200）连接在第一差分输入信号（VINP）和所述比较器的第一输入端（VDACP）之间，所述第三采样转换电路（300）和所述第四采样转换电路（400）连接在第二差分输入信号（VINN）和所述比较器的第二输入端（VDACN）之间，所述第一采样转换电路（100）和所述第四采样转换电路（400）构成第一差分单元，所述第二采样转换电路（200）和所述第三采样转换电路（300）构成第二差分单元，在所述第一控制信号和所述第二控制信号的控制下，所述第一差分单元和所述第二差分单元交替工作在采样状态和转换状态；所述时钟信号产生器（60）包括分频器（610）、反相器（620）、第一与运算器（630）和第二与运算器（640），所述分频器（610）的输入端连接于所述逻辑控制器（20）的所述第三输出端，所述分频器（610）的输出端连接于所述反相器（620）的输入端和所述第二与运算器（640）的第一输入端，所述反相器（620）的输出端连接于所述第一与运算器（630）的第一输入端，所述第一与运算器（630）的第二输入端和所述第二与运算器（640）的第二输入端连接于所述逻辑控制器（20）的所述第一输出端，所述第一与运算器（630）的输出端为所述第一控制信号，所述第二与运算器（640）的输出端为所述第二控制信号；所述第一控制信号为高电平时，所述第二差分单元处于采样状态，所述第一差分单元处于转换状态；所述第二控制信号为高电平时，所述第一差分单元处于采样状态，所述第二差分单元处于转换状态。

2.根据权利要求1所述的具有采样时间扩展功能的逐次逼近模数转换器，其特征在于，所述第一采样转换电路（100）包括第一输入采样开关（110）、第一电容阵列（CP2）和第一转换开关（120），所述第一电容阵列（CP2）中的每个电容的上极板分别与连接于所述第一差分输入信号（VINP）的所述第一输入采样开关（110）和连接于所述比较器（10）的所述第一输入端（VDACP）的所述第一转换开关（120）连接；

所述第二采样转换电路（200）包括第二输入采样开关（210）、第二电容阵列（CP1）和第二转换开关（220），所述第二电容阵列（CP1）中的每个电容的上极板分别与连接于所述第一差分输入信号（VINP）的所述第二输入采样开关（210）和连接于所述比较器（10）的所述第一输入端（VDACP）的所述第二转换开关（220）连接；

所述第三采样转换电路（300）包括第三输入采样开关（310）、第三电容阵列（CN1）和第三转换开关（320），所述第三电容阵列（CN1）中的每个电容的上极板分别与连接于所述第二差分输入信号（VINN）的所述第三输入采样开关（310）和连接于所述比较器（10）的所述第二输入端（VDACN）的所述第三转换开关（320）连接；

所述第四采样转换电路（400）包括第四输入采样开关（410）、第四电容阵列（CN2）和第四转换开关（420），所述第四电容阵列（CN2）中的每个电容的上极板分别与连接于所述第二差分输入信号（VINN）的所述第四输入采样开关（410）和连接于所述比较器（10）的所述第二输入端（VDACN）的所述第四转换开关（420）连接。

3.根据权利要求2所述的具有采样时间扩展功能的逐次逼近模数转换器，其特征在于，所述第一转换开关（120）、第二输入采样开关（210）、所述第三输入采样开关（310）和所述第一转换开关（120）连接于所述第一控制信号，所述第一输入采样开关（110）、所述第二转换开关（220）、所述第三转换开关（320）和所述第四输入采样开关（410）连接于所述第二控制信号。

4.根据权利要求2所述的具有采样时间扩展功能的逐次逼近模数转换器，其特征在于，所述第一电容阵列（CP2）、第二电容阵列（CP1）、所述第三电容阵列（CN1）和所述第四电容阵列（CN2）包含的电容个数和每个电容的电容值相同。

5.一种电子装置，其特征在于，包括如权利要求1-4中的任意一项所述的逐次逼近模数转换器以及与所述逐次逼近模数转换器连接的电子组件。

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