CN106209102A - 用于全并行—逐次逼近模拟数字转换器的混合型两级结构 - Google Patents

Abstract

本发明公开了一种用于全并行—逐次逼近模拟数字转换器的混合型两级结构，包括第一级全并行模拟数字转换器Flash ADC和第二级逐次逼近模拟数字转换器SAR ADC、数字校准电路、采样电路共享开关，第一级全并行模拟数字转换器包括3.5‑bit Flash单片机、数字编码电路，第二级逐次逼近模拟数字转换器包括高、低位电容底极板电平切换控制器、第二比较器、高、低位DAC电容阵列。本发明将SAR ADC与Flash ADC相结合，在SAR ADC对信号循环解析之前，利用Flash ADC并行转换的特点将信号的高三位同时量化，剩下的位数由SAR ADC量化，从而提高了SAR ADC的转换速率。

Description

用于全并行—逐次逼近模拟数字转换器的混合型两级结构

技术领域

本发明涉及模拟集成电路领域，具体是一种用于全并行—逐次逼近模拟数字转换器的混合型两级结构。

背景技术

以智能手机、平板电脑、智能手环为代表的可携持电子消费品改变了人们的生活。为此类电子消费品提供硬件支撑的核心芯片，借助越来越先进半导体工艺，不断将原先分立元器件设计进行单片式集成，构成功能日益强大而功耗却不断降低的片上***（SoC），低功耗成为设计此类便携式设备的重要因素。作连接模拟世界与数字信号处理器之间的“桥梁”——模数转换器更是上述片上***不可缺少重要模块。因此，人们对低耗的模拟-数字转换器(ADC)的需求越来越强烈。

在现行通用的ADC架构中，相比流水线ADC、过采样ADC以及折叠 ADC等几种类型的模数转换器，逐次逼近型ADC（Successive Approximation Register Analog to DigitalConverter, SAR ADC）具有中高精度、中高速度、功耗低和占用面积小等优点，最为关键的是在采用先进数字CMOS工艺下，相同设计指标采用电容型SAR架构的ADC的功耗最低。但是，传统结构的SAR ADC仍然无法代替流水线ADC在高速应用领域的地位，因为其***结构决定了每个转换周期都需要进行至少N-1(N为模数转换器的分辨率)次查找，这是该种结构的显著缺陷，阻碍了SAR ADC相更高速领域的发展。

传统SAR ADC由DAC电容阵列、比较器、控制时钟产生电路、逻辑控制电路组成。一个转换周期内SAR ADC的工作流程如下所示：

1、DAC电容阵列对输入信号进行采样，所需要的时间为Tsample;

2、对DAC电容阵列上存储的电荷与可变的基准电压进行逐次比较判断，该过程分为N(N为模数转换器的分辨率)循环，每个循环都要经历比较器锁定(TCMP)、逻辑控制电路的传递延迟(TDgital)、DAC建立到要求精度(TDAC)三个步骤，其中最后一个循环只需比较器完成比较工作。由以上分析可以计算出传统SAR ADC 每个时钟周期的最短时间为：TADC=Tsample+ TCMPxN+ (TDgital + TDAC)xN-1

Flash型ADC，又称为全并行ADC或闪烁型ADC，是实现模数转换最快的也是最直接的结构形式。它由参考电压生成网络(通常是由电阻串分压组成)、一串比较器和编码逻辑块组成。输入信号同步与各个基准电压比较经比较器产生温度计码，温度计码经过编码器产生二进制输出数字。由于不用逐次比较，它对N 位数据不是转换 N 次，而是只转换一次，而且它的转换速度仅取决于比较器的速度，所以这种结构的 ADC 在各种结构中是转换速度最快的。但是，这种超高速是以牺牲 ADC 功耗、面积等条件为代价的。由于一个 n 位FlashADC 至少需要 2n个等值分压电阻，2n-1 个比较器以及相关的数字编码器和寄存器等。所以，一般情况下考虑到功功耗和芯片面积Flash ADC 的精度不会超过8位。

综上所述，SAR ADC 具有低功耗、高精度、中等速度等优点，Flash ADC具有相对简单的结构和很高是转换速度等优点，可以将Flash和SAR相结合，弥补SAR ADC 在速度上的不足，实现速度、精度和功耗之间的一种很好的折中。

发明内容 本发明的目的是提供一种用于全并行—逐次逼近模拟数字转换器的混合型两级结构，以解决现有技术存在的问题。

为了达到上述目的，本发明所采用的技术方案为：

用于全并行—逐次逼近模拟数字转换器的混合型两级结构，其特征在于：包括第一级全并行模拟数字转换器Flash ADC、第二级逐次逼近模拟数字转换器SAR ADC、数字校准电路、共享开关S1和S2；

所述第一级全并行模拟数字转换器由内置比较器的3.5-bit Flash单片机、数字编码电路构成，3.5-bit Flash单片机中的比较器作为第一比较器，第二级逐次逼近模拟数字转换器由第二比较器、高位DAC电容阵列、低位DAC电容阵列、高位电容底极板电平切换控制器、低位电容底极板电平切换控制器构成，其中高位DAC电容阵列、低位DAC电容阵列作为采样电容阵列，高位DAC电容阵列的底极板端与高位电容底极板电平切换控制器连接，低位DAC电容阵列的底极板端与低位电容底极板电平切换控制器连接，高位DAC电容阵列的顶极板端与低位DAC电容阵列的顶极板端共接后，共接端通过共享开关S1与3.5-bit Flash单片机输入端连接，共接端还通过共享开关S2与第二比较器的输入端连接，由共享开关S1和S2实现第一级全并行模拟数字转换器Flash ADC和第二级逐次逼近模拟数字转换器SAR ADC分时复用采样电容阵列；

第一级全并行模拟数字转换器Flash ADC中，3.5-bit Flash单片机以第一采样时钟信号CLKD1作为控制信号，3.5-bit Flash单片机的输出信号作为高位电容底极板电平切换控制器的控制信号，同时3.5-bit Flash单片机的输出信号还送入数字编码电路的输入端，数字编码电路输出端与数字校准电路其中一个输入端连接；

第二级逐次逼近模拟数字转换器SAR ADC中，第二比较器以第二采样时钟信号CLKD2作为控制信号，第二比较器的输出信号作为低位电容底极板电平切换控制器的控制信号，第二比较器的输出信号还送数字校准电路另一个输入端；

采样电容阵列以采样时钟信号CLKS作为控制信号，当采样时钟信号CLKS为高电平时对输入信息进行采样，并将采样的信号以电荷的形式存储在采样电容阵列的顶级板端上，此时共享开关S1、S2均处于断开状态；

采样结束后关闭共享开关S1，第一级全并行模拟数字转换器Flash ADC中，3.5-bitFlash单片机在第一采样时钟信号CLKD1控制下开始第一级高位的量化过程，对高位DAC电容阵列所采样的信号进行量化，然后将量化得到的输出作为高位电容底极板电平切换控制器的控制信号，控制高位DAC电容阵列底极板的电平切换；

第一级高位的量化结束后断开共享开关S1、关闭共享开关S2，第二级逐次逼近模拟数字转换器SAR ADC中，第二比较器在第二采样时钟信号CLKD2的控制下开始第二级低位的量化过程，对低位DAC电容阵列所采样的信号进行量化，然后将量化得到的输出作为低位电容底极板电平切换控制器的控制信号，低位电容底极板电平切换控制器根据第二比较器的量化结果控制低位DAC电容阵列底极板的电平切换，第二级量化结束后断开S2。

所述的用于全并行—逐次逼近模拟数字转换器的混合型两级结构，其特征在于：所述第一级全并行模拟数字转换器Flash ADC中利用3.5-bit Flash单片机对所采样的信号量化并得到14位温度计码，经过数字编码电路编码后得到4位二进制码，其中二进制码的最低位是冗余位，用于数字校准；第二级逐次逼近模拟数字转换器SAR ADC中第二比较器对所采样的信号量化后得到二进制码。

所述的用于全并行—逐次逼近模拟数字转换器的混合型两级结构，其特征在于：所述数字校准电路将第一级全并行模拟数字转换器Flash ADC经数字编码电路后得到的二进制数字输出码的最低位，与第二级逐次逼近模拟数字转换器SAR ADC得到的二进制数字输出码的最高位错位相加，得到最终的二进制数字输出码，第一级全并行模拟数字转换器Flash ADC中冗余位的使用降低了因比较器失调电压为转换带了的误差。

所述的用于全并行—逐次逼近模拟数字转换器的混合型两级结构，其特征在于：所述数字编码电路包括温度计码-格雷码转换电路、格雷码-二进制码转换电路，为了有效的消除由于比较器因为亚稳态而带来的数字输出错误，通常使用格雷码作为中间码，置于温度计码与二进制码之间，将温度计码先转换为格雷码，再将格雷码转换为二进制码。

所述的用于全并行—逐次逼近模拟数字转换器的混合型两级结构，其特征在于：所述高位DAC电容阵列分为两个阵列，其总电容值为448C，每一阵列都由14个电容值为16C的电容组成，从最高位到最低位将其分成128C、64C、32C三组，两列分别通过共享开关S1与3.5-bit Flash单片机输入端连接；

所述低位DAC电容阵列分为两个阵列，其总电容值为64C，每一阵列从最高位到最低位的电容分别为16C、8C、4C、2C、1C、1C，其中一列通过共享开关S2与第二比较器的正端相连，另一列通过共享开关S2与第二比较器的负端相连。

所述的用于全并行—逐次逼近模拟数字转换器的混合型两级结构，其特征在于：高位电容底极板电平切换控制器、低位电容底极板电平切换控制器中分别基于HCSR算法实现对对应电容阵列底极板电容的电平切换，其中：

所述的HCSR算法对高位DAC电容阵列底极板电容的电平切换原理为：

当所述第一级全并行模拟数字转换器Flash ADC的最高位量化结果为000时，高位DAC电容阵列中与第二比较器正端相连的128C/64C/32C电容底极板由VCM切换到VREF，与第二比较器正端相连的128C/64C/32C电容底极板由VCM切换到0；当所述第一级Flash ADC的最高位量化结果为001时，高位DAC电容阵列中与第二比较器正端相连的128C/32C电容底极板由VCM切换到VREF，68C电容底极板保持连接VCM不变，与第二比较器负端相连的128C/32C电容底极板由VCM切换到0，68C电容底极板保持连接VCM不变；当所述第一级Flash ADC的最高位量化结果为010时，高位DAC电容阵列中与第二比较器正端相连的68C/32C电容底极板由VCM切换到VREF，128C电容底极板保持连接VCM不变，与第二比较器负端相连的68C/32C电容底极板由VCM切换到0，128C电容底极板保持连接VCM不变；

当所述第一级全并行模拟数字转换器Flash ADC的最高位量化结果为011时，高位DAC电容阵列中与第二比较器正端相连的32C电容底极板由VCM切换到VREF，128C/68C电容底极板保持连接VCM不变，与第二比较器负端相连的32C电容底极板由VCM切换到0，128C/68C电容底极板保持连接VCM不变；同理，当所述第一级全并行模拟数字转换器Flash ADC的最高位量化结果为100、101、110、111时，与上述四种切换方式正好相反。

所述的HCSR算法对低位DAC电容阵列底极板电容的电平切换原理为：

当所述第二级逐次逼近模拟数字转换器SAR ADC中低位DAC电容阵列的最高位量化结果为0时，与第二比较器正端相连的16C电容底极板由VCM切换到VREF，与第二比较器负端相连的16C电容底极板由VCM切换到0；当所述第二级逐次逼近模拟数字转换器SAR ADC中低位DAC电容阵列的最高位量化结果为1时，第二比较器正、负端相连的16C电容底极板保持连接VCM不变，将与第二比较器负端相连的32C电容底极板由0切换到VCM；低位DAC电容阵列中8C电容底极板的切换方式要根据上次和本次的量化结果共同所决定，当上次和本次的量化结果为00时，与第二比较器正端相连的8C电容底极板由VCM切换到VREF，与第二比较器负端相连的8C电容底极板由VCM切换到0；当上次和本次的量化结果为01时，第二比较器正、负端相连的8C电容底极板保持连接VCM不变，将与第二比较器负端相连的16C电容底极板由0切换到VCM；当上次和本次的量化结果为10时，与第二比较器正端相连的8C电容底极板由VCM切换到VREF，与第二比较器负端相连的8C电容底极板由VCM切换到0；当上次和本次的量化结果为11时，与第二比较器正端相连的8C电容底极板由VCM切换到0，与第二比较器负端相连的8C电容底极板由VCM切换到VREF；同理，低位DAC电容阵列中4C/2C/C/C电容底极板的切换方式与8C的切换方式相同，都是根据本次和上次的量化结果共同所决定。

本发明具有以下有益效果：

本发明提出的全并行—逐次逼近模拟数字转换器的混合型两级结构结合了Flash ADC快速转换的特点，相对于现有的SAR ADC结构具有较高的采样速率；由于加入的Flash ADC位数较低，并且采用了动态比较器结构，在较高的采样时钟控制下，动态比较器消耗的功耗很小；利用采样电路共享技术让Flash与SAR共用一个采样电路，相对于现有的Flash-SAR混合型结构减少了采样电路的个数，从而降低了功耗和芯片面积；SAR ADC中采用了提出的新型开关策略—HCSR算法，大大降低了电容开关在频繁切换过程中的功耗。本发明与现有的MCS开关策略相比较,电容阵列所需的总电容数缩小一倍，整个电容底极板的电平切换平均功耗降低81.22%。当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。

附图说明

图1为本发明提供的应用于全并行—逐次逼近模拟数字转换器的混合型两级结构示意图。

图2为本发明提供的应用于全并行—逐次逼近模拟数字转换器采样和量化过程的时序图。

图3为本发明和现有MCS和Monotonic两种技术的量化结果的电容开关切换能量消耗对比图。

图4为本发明实施例提供的全并行—逐次逼近模拟数字转换器的仿真结果示意图。

具体实施方式

本发明实施例提供了一种用于全并行—逐次逼近模拟数字转换器的混合型两级结构，如图1所示，其包括第一级全并行模拟数字转换器Flash ADC和第二级逐次逼近模拟数字转换器SAR ADC、数字校准电路、采样电路共享开关。第一级全并行模拟数字转换器包括第一采样电路、3.5-bit Flash单片机、数字编码电路。第二级逐次逼近模拟数字转换器包括第二采样电路、高位电容底极板电平切换控制器和低位电容底极板电平切换控制器、第二比较器、高位DAC电容阵列和低位DAC电容阵列;其中DAC电容阵列即为数字模拟转换器电容阵列，其中DAC全称为Digital analog converter，其中SAR ADC 全称为SuccessiveApproximation Register Analog to Digital Converter。

共享开关S1、S2用来实现第一级全并行模拟数字转换器Flash ADC和第二级逐次逼近模拟数字转换器SAR ADC分时复用一个采样电容阵列，采样电容为第二级逐次逼近模拟数字转换器SAR ADC的电容阵列。当采样时钟CLKS为高电平时对输入信息进行采样，并将信号以电荷的形式存储在采样电容的顶级板上。同时共享开关S1、S2处于断开状态。采样结束后关闭共享开关S1，第一级全并行模拟数字转换器Flash ADC在第一采样时钟信号CLKD1控制下对高位DAC电容阵列所采样的信号进行量化。同时，将量化得到的输出作为高位电容底极板电平切换控制器的控制信号，控制高位DAC电容阵列底极板的电平切换。第一级量化结束后断开共享开关S1、关闭共享开关S2，第二比较器在第二采样时钟信号CLKD2的控制下开始第二级逐次逼近模拟数字转换器SAR ADC低位的量化过程，低位电容底极板电平切换控制器根据第二比较器的量化结果，控制低位DAC电容阵列底极板的电平切换。第二级量化结束后断开共享开关S2。

如图2所示，图2为第一级全并行模拟数字转换器Flash ADC和第二级逐次逼近模拟数字转换器采样SAR ADC和量化的时序图。采样阶段，即采样时钟信号CLKS为高电平的时候，输入信号连接到采样电容的顶极板，同时共享开关S1、S2处于断开状态。其中，采样电容为第二级逐次逼近模拟数字转换器采样SAR ADC的电容阵列。当CLKS的下降沿来临时，对输入的模拟信号进行采样。保持阶段，输入信号以电荷的形式存储在采样电容的顶极板上。第一级全并行模拟数字转换器Flash ADC量化阶段，采样结束的同时触发共享开关S1闭合，为第一级量化做准备。当第一级量化时钟CLKD1来临时第一级全并行模拟数字转换器FlashADC开始对采样信号的高位进行量化。同时也将得到的量化结果利用传统的HCSR算法控制控制第二级逐次逼近模拟数字转换器采样SAR ADC的高位DAC电容阵列的电容下极板的切换方式。当第一级量化结束的同时，触发共享开关S2闭合、S1断开，使得采样电容完成第二级的电荷的重新分配。当第二级逐次逼近模拟数字转换器采样SAR ADC中比较器的控制信号CLKD2时，第二级逐次逼近模拟数字转换器采样SAR ADC开始对采样信号的低位进行量化。量化结果经由HCSR算法控制低位DAC电容阵列底极板电平切换，持续到最低位量化过程的完成。当第二级量化结束的同时触发共享开关S2断开

上面所述高位电容底极板电平切换控制器通过提出的HCSR算法对高位和低位DAC电容阵列底极板电平进行控制，HCSR算法全称为higher capacitor skipped-or-reused, 即高位电容跳过与复用算法；

HCSR算法对高位DAC电容阵列底极板电容的电平切换过程为：

当第一级全并行模拟数字转换器Flash ADC的最高位量化结果为000时，高位DAC电容阵列中与第二比较器正端相连的128C/64C/32C电容底极板由VCM切换到VREF，与第二比较器正端相连的128C/64C/32C电容底极板由VCM切换到0；当第一级全并行模拟数字转换器Flash ADC的最高位量化结果为001时，高位DAC电容阵列中与第二比较器正端相连的128C/32C电容底极板由VCM切换到VREF，68C电容底极板保持连接VCM不变，与第二比较器负端相连的128C/32C电容底极板由VCM切换到0，68C电容底极板保持连接VCM不变；当所述第一级Flash ADC的最高位量化结果为010时，高位DAC电容阵列中与第二比较器正端相连的68C/32C电容底极板由VCM切换到VREF，128C电容底极板保持连接VCM不变，与第二比较器负端相连的68C/32C电容底极板由VCM切换到0，128C电容底极板保持连接VCM不变；

当第一级全并行模拟数字转换器Flash ADC的最高位量化结果为011时，高位DAC电容阵列中与第二比较器正端相连的32C电容底极板由VCM切换到VREF，128C/68C电容底极板保持连接VCM不变，与第二比较器负端相连的32C电容底极板由VCM切换到0，128C/68C电容底极板保持连接VCM不变；同理，当第一级全并行模拟数字转换器Flash ADC的最高位量化结果为100、101、110、111时，与上述四种切换方式正好相反。

HCSR算法对低位DAC电容阵列底极板电容的电平切换过程为：

当第二级逐次逼近模拟数字转换器采样SAR ADC中低位DAC电容阵列的最高位量化结果为0时，与第二比较器正端相连的16C电容底极板由VCM切换到VREF，与第二比较器负端相连的16C电容底极板由VCM切换到0；当第二级逐次逼近模拟数字转换器采样SAR ADC中低位DAC电容阵列的最高位量化结果为1时，第二比较器正、负端相连的16C电容底极板保持连接VCM不变，将与第二比较器负端相连的32C电容底极板由0切换到VCM；低位DAC电容阵列中8C电容底极板的切换方式要根据上次和本次的量化结果共同所决定，当上次和本次的量化结果为00时，与第二比较器正端相连的8C电容底极板由VCM切换到VREF，与第二比较器负端相连的8C电容底极板由VCM切换到0；当上次和本次的量化结果为01时，第二比较器正、负端相连的8C电容底极板保持连接VCM不变，将与第二比较器负端相连的16C电容底极板由0切换到VCM；当上次和本次的量化结果为10时，与第二比较器正端相连的8C电容底极板由VCM切换到VREF，与第二比较器负端相连的8C电容底极板由VCM切换到0；当上次和本次的量化结果为11时，与第二比较器正端相连的8C电容底极板由VCM切换到0，与第二比较器负端相连的8C电容底极板由VCM切换到VREF；同理，低位DAC电容阵列中4C/2C/C/C电容底极板的切换方式与8C的切换方式相同，都是根据本次和上次的量化结果共同所决定。

本发明提出的基于HCSR算法的逐次逼近模拟数字转换器，其开关切换平均功耗为31.98 CV2REF。已经存在的MCS技术的开关切换平均功耗为170.29 CV2REF。本专利中逐次逼近模拟数字转换器的开关切换功耗相较于已经存在的MCS技术降低81.22%，图3展示是Monotonic, MCS和this paper分别量化10位结果的1024种结果中每一种量化结果对应的电容开关切换功耗。

在smic180nm工艺下，搭建好的该发明的电路，使用电路仿真工具CadenceSpectre对电路进行了仿真，图4为是本发明的FFT仿真结果。

综上所述，将SAR ADC与Flash ADC相结合，在SAR ADC对信号循环解析之前，利用Flash ADC并行转换的特点将信号的高三位同时量化，剩下的位数由SAR ADC量化。这样就减少了SAR在一个周期内的转换次数，从而提高了SAR ADC的转换速率。由于加入的FlashADC位数较低，并且采用了动态比较器结构，在较高的采样时钟控制下，动态比较器消耗的功耗很小。同时，本结构中利用采样电路共享技术让Flash ADC与SAR共用一个采样电路，相对于现有的Flash-SAR混合型结构，本发明减少了采样电路的个数，从而降低了功耗和芯片面积。另外，SAR ADC中采用了提出的新型开关策略—SHBR算法，与现有的MCS开关策略相比较,电容阵列所需的总电容数缩小一倍，整个电容底极板的电平切换平均功耗降低81.22%。

以上公开的本发明优选实施例只是用于帮助阐述本发明。优选实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (6)

1.用于全并行—逐次逼近模拟数字转换器的混合型两级结构，其特征在于：包括第一级全并行模拟数字转换器Flash ADC、第二级逐次逼近模拟数字转换器SAR ADC、数字校准电路、共享开关S1和S2；

所述第一级全并行模拟数字转换器由内置比较器的3.5-bit Flash单片机、数字编码电路构成，3.5-bit Flash单片机中的比较器作为第一比较器，第二级逐次逼近模拟数字转换器由第二比较器、高位DAC电容阵列、低位DAC电容阵列、高位电容底极板电平切换控制器、低位电容底极板电平切换控制器构成，其中高位DAC电容阵列、低位DAC电容阵列作为采样电容阵列，高位DAC电容阵列的底极板端与高位电容底极板电平切换控制器连接，低位DAC电容阵列的底极板端与低位电容底极板电平切换控制器连接，高位DAC电容阵列的顶极板端与低位DAC电容阵列的顶极板端共接后，共接端通过共享开关S1与3.5-bit Flash单片机输入端连接，共接端还通过共享开关S2与第二比较器的输入端连接，由共享开关S1和S2实现第一级全并行模拟数字转换器Flash ADC和第二级逐次逼近模拟数字转换器SAR ADC分时复用采样电容阵列；

第一级全并行模拟数字转换器Flash ADC中，3.5-bit Flash单片机以第一采样时钟信号CLKD1作为控制信号，3.5-bit Flash单片机的输出信号作为高位电容底极板电平切换控制器的控制信号，同时3.5-bit Flash单片机的输出信号还送入数字编码电路的输入端，数字编码电路输出端与数字校准电路其中一个输入端连接；

第二级逐次逼近模拟数字转换器SAR ADC中，第二比较器以第二采样时钟信号CLKD2作为控制信号，第二比较器的输出信号作为低位电容底极板电平切换控制器的控制信号，第二比较器的输出信号还送数字校准电路另一个输入端；

采样电容阵列以采样时钟信号CLKS作为控制信号，当采样时钟信号CLKS为高电平时对输入信息进行采样，并将采样的信号以电荷的形式存储在采样电容阵列的顶级板端上，此时共享开关S1、S2均处于断开状态；

采样结束后关闭共享开关S1，第一级全并行模拟数字转换器Flash ADC中，3.5-bitFlash单片机在第一采样时钟信号CLKD1控制下开始第一级高位的量化过程，对高位DAC电容阵列所采样的信号进行量化，然后将量化得到的输出作为高位电容底极板电平切换控制器的控制信号，控制高位DAC电容阵列底极板的电平切换；

第一级高位的量化结束后断开共享开关S1、关闭共享开关S2，第二级逐次逼近模拟数字转换器SAR ADC中，第二比较器在第二采样时钟信号CLKD2的控制下开始第二级低位的量化过程，对低位DAC电容阵列所采样的信号进行量化，然后将量化得到的输出作为低位电容底极板电平切换控制器的控制信号，低位电容底极板电平切换控制器根据第二比较器的量化结果控制低位DAC电容阵列底极板的电平切换，第二级量化结束后断开S2。

2.根据权利要求1所述的用于全并行—逐次逼近模拟数字转换器的混合型两级结构，其特征在于：所述第一级全并行模拟数字转换器Flash ADC中利用3.5-bit Flash单片机对所采样的信号量化并得到14位温度计码，经过数字编码电路编码后得到4位二进制码，其中二进制码的最低位是冗余位，用于数字校准；第二级逐次逼近模拟数字转换器SAR ADC中第二比较器对所采样的信号量化后得到二进制码。

3.根据权利要求2所述的用于全并行—逐次逼近模拟数字转换器的混合型两级结构，其特征在于：所述数字校准电路将第一级全并行模拟数字转换器Flash ADC经数字编码电路后得到的二进制数字输出码的最低位，与第二级逐次逼近模拟数字转换器SAR ADC得到的二进制数字输出码的最高位错位相加，得到最终的二进制数字输出码，第一级全并行模拟数字转换器Flash ADC中冗余位的使用降低了因比较器失调电压为转换带了的误差。

4.根据权利要求2所述的用于全并行—逐次逼近模拟数字转换器的混合型两级结构，其特征在于：所述数字编码电路包括温度计码-格雷码转换电路、格雷码-二进制码转换电路，为了有效的消除由于比较器因为亚稳态而带来的数字输出错误，通常使用格雷码作为中间码，置于温度计码与二进制码之间，将温度计码先转换为格雷码，再将格雷码转换为二进制码。

5.根据权利要求1所述的用于全并行—逐次逼近模拟数字转换器的混合型两级结构，其特征在于：所述高位DAC电容阵列分为两个阵列，其总电容值为448C，每一阵列都由14个电容值为16C的电容组成，从最高位到最低位将其分成128C、64C、32C三组，两列分别通过共享开关S1与3.5-bit Flash单片机输入端连接；

所述低位DAC电容阵列分为两个阵列，其总电容值为64C，每一阵列从最高位到最低位的电容分别为16C、8C、4C、2C、1C、1C，其中一列通过共享开关S2与第二比较器的正端相连，另一列通过共享开关S2与第二比较器的负端相连。

6.根据权利要求1所述的用于全并行—逐次逼近模拟数字转换器的混合型两级结构，其特征在于：高位电容底极板电平切换控制器、低位电容底极板电平切换控制器中分别基于HCSR算法实现对对应电容阵列底极板电容的电平切换，其中：

所述的HCSR算法对高位DAC电容阵列底极板电容的电平切换原理为：

当所述第一级全并行模拟数字转换器Flash ADC的最高位量化结果为000时，高位DAC电容阵列中与第二比较器正端相连的128C/64C/32C电容底极板由VCM切换到VREF，与第二比较器正端相连的128C/64C/32C电容底极板由VCM切换到0；当所述第一级Flash ADC的最高位量化结果为001时，高位DAC电容阵列中与第二比较器正端相连的128C/32C电容底极板由VCM切换到VREF，68C电容底极板保持连接VCM不变，与第二比较器负端相连的128C/32C电容底极板由VCM切换到0，68C电容底极板保持连接VCM不变；当所述第一级Flash ADC的最高位量化结果为010时，高位DAC电容阵列中与第二比较器正端相连的68C/32C电容底极板由VCM切换到VREF，128C电容底极板保持连接VCM不变，与第二比较器负端相连的68C/32C电容底极板由VCM切换到0，128C电容底极板保持连接VCM不变；

当所述第一级全并行模拟数字转换器Flash ADC的最高位量化结果为011时，高位DAC电容阵列中与第二比较器正端相连的32C电容底极板由VCM切换到VREF，128C/68C电容底极板保持连接VCM不变，与第二比较器负端相连的32C电容底极板由VCM切换到0，128C/68C电容底极板保持连接VCM不变；同理，当所述第一级全并行模拟数字转换器Flash ADC的最高位量化结果为100、101、110、111时，与上述四种切换方式正好相反；

所述的HCSR算法对低位DAC电容阵列底极板电容的电平切换原理为：

当所述第二级逐次逼近模拟数字转换器SAR ADC中低位DAC电容阵列的最高位量化结果为0时，与第二比较器正端相连的16C电容底极板由VCM切换到VREF，与第二比较器负端相连的16C电容底极板由VCM切换到0；当所述第二级逐次逼近模拟数字转换器SAR ADC中低位DAC电容阵列的最高位量化结果为1时，第二比较器正、负端相连的16C电容底极板保持连接VCM不变，将与第二比较器负端相连的32C电容底极板由0切换到VCM；低位DAC电容阵列中8C电容底极板的切换方式要根据上次和本次的量化结果共同所决定，当上次和本次的量化结果为00时，与第二比较器正端相连的8C电容底极板由VCM切换到VREF，与第二比较器负端相连的8C电容底极板由VCM切换到0；当上次和本次的量化结果为01时，第二比较器正、负端相连的8C电容底极板保持连接VCM不变，将与第二比较器负端相连的16C电容底极板由0切换到VCM；当上次和本次的量化结果为10时，与第二比较器正端相连的8C电容底极板由VCM切换到VREF，与第二比较器负端相连的8C电容底极板由VCM切换到0；当上次和本次的量化结果为11时，与第二比较器正端相连的8C电容底极板由VCM切换到0，与第二比较器负端相连的8C电容底极板由VCM切换到VREF；同理，低位DAC电容阵列中4C/2C/C/C电容底极板的切换方式与8C的切换方式相同，都是根据本次和上次的量化结果共同所决定。