CN113938131A - 一种实时小数分频的亚采样锁相环 - Google Patents

Abstract

本发明公开了一种实时小数分频的亚采样锁相环，包括参考时钟输入端、共模电压输入端、分频控制字输入端、射频信号输出端、亚采样小数鉴相器、跨导放大器、低通滤波器、压控振荡器、输出缓冲器、采样与分频控制信号发生器、采样相位发生器及锁频环路，该锁相环具备亚采样锁相环环路带宽内相位噪声低的优势的同时，能够有效的抑制由于小数分频产生的相位噪声。

Description

一种实时小数分频的亚采样锁相环

技术领域

本发明属于电子技术领域，涉及一种实时小数分频的亚采样锁相环。

背景技术

锁相环是射频/微波通信***和计算机***中重要功能模块之一，由于其频率追踪特性好、相位噪声低、杂散分量小、***稳定性高等诸多优点，因而锁相环广泛应用于载波信号、时钟信号、频率调制信号和相位调制信号的产生。

相比于传统基于鉴频鉴相器-电荷泵结构的锁相环，亚采样锁相环直接利用参考信号对振荡器输出的高频信号进行采样，无需额外分频器，消除了分频器引入的噪声及分频器的功耗。此外，亚采样锁相环中亚采样鉴相器的增益相比于鉴频鉴相器-电荷泵结构的鉴相器更高，有利于锁相环更好的抑制环路带宽内的相位噪声，是当今低功耗、低相位噪声锁相环的研究热点。由于亚采样鉴相器自身缺少区分振荡器周期的机制，因而无法直接用于小数分频锁相环。针对这一问题，当今国内外已报道的工作中最为常用的方法是利用数字-时间转换器对参考信号的相位进行调制，改变采样时间来实现小数分频。然而，数字-时间转换器的噪声对参考信号的相位进行调制，引入额外的相位噪声，而且这一相位噪声不会被亚采样鉴相器有效地抑制，从而恶化亚采样锁相环的相位噪声特性。此外，数字-时间转换器的精度和动态范围易受到集成电路工艺、芯片电源电压、环境温度，以及输出信号周期的影响，需要进行实时校准，以保证精确地小数分频。再者，数字-时间转换器的非线性特性会引起噪声的折叠，进一步恶化亚采样锁相环的相位噪声特性。现有小数分频亚采样锁相环的诸多缺陷，限制了亚采样锁相环在当今射频/微波通信***和计算机***中的广泛应用。

尽管亚采样锁相环有效地抑制了***环路带宽内的相位噪声，但对于小数分频亚采样锁相环，环路带宽外的相位噪声仍受到小时分频量化噪声的主导。近二十年来国内外的研究人员提出了诸多量化噪声抑制方法，如基于数-模转换器和数字-时间转换器的前馈补偿技术、相位差值技术、基于有限冲激响应滤波器滤波预处理方法、时空均值小数分频技术等。然而，这些技术与亚采样锁相环的兼容性较差，无法直接与亚采样鉴相器直接结合，存在局限性。

发明内容

本发明的目的在于克服上述现有技术的缺点，提供了一种实时小数分频的亚采样锁相环***架构，该锁相环具备亚采样锁相环环路带宽内相位噪声低的优势的同时，能够有效的抑制由于小数分频产生的相位噪声。

为达到上述目的，本发明所述的实时小数分频的亚采样锁相环包括参考时钟输入端、共模电压输入端、分频控制字输入端、射频信号输出端、亚采样小数鉴相器、跨导放大器、低通滤波器、压控振荡器、输出缓冲器、采样与分频控制信号发生器、采样相位发生器及锁频环路；

亚采样小数鉴相器的第一单端输入端与参考时钟输入端相连接，亚采样小数鉴相器的第四单端输入端与共模电压输入端相连接，跨导放大器的差分输入端正端及负端分别与共模电压输入端及亚采样小数鉴相器的输出端相连接，跨导放大器的输出端及锁频环路的输出端与低通滤波器的输入端相连接，低通滤波器的输出端与压控振荡器的输入端相连接，压控振荡器的单端输出端与输出缓冲器的输入端及锁频环路的第一输入端相连接，输出缓冲器的输出端与射频信号输出端相连接，锁频环路的第二输入端与参考时钟输入端相连接，压控振荡器的差分信号输出端与分别与采样相位发生器的第一输入端及第二输入端相连接，采样相位发生器的第一输出端及第二输出端分别与亚采样小数鉴相器的第二单端输入端及第三单端输入端相连接，采样与分频控制信号发生器的输入端与分频控制字输入端相连接，采样与分频控制信号发生器的标量输出端与锁频环路的控制端相连接，采样与分频控制信号发生器的第一矢量输出端与亚采样小数鉴相器的矢量控制端相连接，采样与分频控制信号发生器的第二矢量输出端与采样相位发生器的矢量控制端相连接。

所述亚采样小数鉴相器包括均值电压输出端、斜坡信号发生器、第一自举开关、第二自举开关、采样-保持信号发生器、均值逻辑、第五开关及若干亚采样鉴相单元；

其中，各亚采样鉴相单元均包括第一开关、第二开关、第三开关、第四开关、第一电容、第二电容及第一反相器；

采样相位发生器的第一输出端及第二输出端分别与斜坡信号发生器的第一输入端及第二输入端相连接，斜坡信号发生器的第一输出端与第一自举开关的输入端相连接，斜坡信号发生器的第二输出端与第二自举开关的输入端相连接，参考时钟输入端分别与第一自举开关的控制端、第二自举开关的控制端及采样-保持信号发生器的输入端相连接，第一自举开关的输出端与各亚采样鉴相单元中第一开关的一端相连接，第二自举开关的输出端与各亚采样鉴相单元中第二开关的一端相连接；各亚采样鉴相单元中，第一开关的另一端与第一电容的一端及第三开关的一端相连接，第二开关的另一端与第二电容的一端及第四开关的一端相连接，第一电容的另一端及第二电容的另一端均接地，所有亚采样鉴相单元中第三开关的另一端及所有亚采样鉴相单元中第四开关的另一端与第五开关的一端相连后作为亚采样小数鉴相器的均值电压输出端，采样-保持信号发生器的第一时钟输出端与各亚采样鉴相单元中第一开关的控制端及各亚采样鉴相单元中第二开关的控制端相连接，采样-保持信号发生器的第二时钟输出端与均值逻辑的标量输入端相连接，均值逻辑的保持信号输出端与对应亚采样鉴相单元中第三开关的控制端及对应亚采样鉴相单元中第一反相器的输入端相连接，各亚采样鉴相单元中第一反相器的输出端与对应亚采样鉴相单元中第四开关的控制端相连接，均值控制端与均值逻辑的矢量控制端相连接，采样-保持信号发生器的第三时钟输出端与第五开关的控制端相连接，第五开关的另一端与共模电压输入端相连接。

所述斜坡信号发生器包括鉴频/鉴相器、第二反相器、第三反相器、第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第一电阻及第二电阻；

采样相位发生器的第一输出端及第二输出端分别与鉴频/鉴相器的第一输入端及第二输入端相连接，鉴频/鉴相器的第一输出端与第二反相器的输入端相连接，第二反相器的输出端与第一PMOS管的栅极及第一NMOS管的栅极相连接，第一PMOS管的源极与电源相连接，第一PMOS管的漏极与第一电阻的一端相连接，第一NMOS管的源极接地，第一电阻的另一端与第一NMOS管的漏极相连后作为第一电压信号输出端，鉴频/鉴相器的第二输出端与第三反相器的输入端相连接，第三反相器的输出端与第二PMOS管的栅极及第二NMOS管的栅极相连接，第二PMOS管的源极与电源相连接，第二PMOS管的漏极与第二电阻的一端相连接，第二NMOS管的源极接地，第二电阻的另一端与第二NMOS管漏极相连后作为第二电压信号输出端。

所述采样-保持信号发生器包括第一延时单元、第四反相器、第二延时单元、第一缓冲器、第三延时单元及第五反相器；

参考时钟输入端与第一延时单元的输入端相连接，第一延时单元的输出端与第四反相器的输入端相连接，第四反相器的输出端与第二延时单元的输入端及第三延时单元的输入端相连接，且第四反相器的输出端作为第一时钟输出端，第二延时单元的输出端与第一缓冲器的输入端相连接，第一缓冲器的输出端作为第二时钟输出端，第三延时单元的输出端与第五反相器的输入端相连接，第五反相器的输出端作为第三时钟输出端。

所述均值逻辑包括若干保持信号输出端及若干均值逻辑单元，其中，各均值逻辑单元均包括第六反相器及第一与门；

采样与分频控制信号发生器的第一矢量输出端包括若干子输入端，其中，一子输入端对应一个均值逻辑单元及一个亚采样鉴相单元，其中，各子输入端与对应均值逻辑单元中的第六反相器的输入端相连接，各均值逻辑单元中，第六反相器的输出端与第一与门的第一输入端相连接，采样-保持信号发生器的第二时钟输出端与所有均值逻辑单元中的第一与门的第二输入端相连接，各第一与门的输出端作为对应保持信号输出端与对应亚采样鉴相单元中的第三开关的控制端及第一反相器的输入端相连接。

所述采样相位发生器包括正交÷2分频器、多路选择器、第一相位插值单元、第三电容、第二相位插值单元、第四电容、第三相位插值单元、第五电容、第四相位插值单元、第六电容、第五相位插值单元、第七电容、第六相位插值单元、第八电容、第七相位插值单元、第九电容、第八相位插值单元、第十电容、第九相位插值单元、第十一电容、第六开关、第七开关、第八开关、第九开关、第十开关及第十一开关；

正交÷2分频器的差分输入端与压控振荡器的差分信号输出端相连接，正交÷2分频器的第一输出端、第二输出端、第三输出端及第四输出端分别与多路选择器的第一输入端、第二输入端、第三输入端及第四输入端相连接，多路选择器的第一控制端及第二控制端分别与采样与分频控制信号发生器的第二矢量输出端的第四子输入端及第五子输入端相连接；

多路选择器的第一输出端与第一相位插值单元的第一输入端、第一相位插值单元的第二输入端及第二相位插值单元的第一输入端相连接，多路选择器的第二输出端与第二相位插值单元的第二输入端、第三相位插值单元的第一输入端及第三相位插值单元的第二输入端相连接，第一相位插值单元的输出端与第三电容的一端及第六开关的第一选择端相连接，第三电容的另一端接地，第二相位插值单元的输出端与第四电容的一端、第六开关的第二选择端及第七开关的第一选择端相连接，第四电容的另一端接地，第三相位插值单元的输出端与第五电容的一端及第七开关的第二选择端相连接，第五电容的另一端接地，采样与分频控制信号发生器的第二矢量输出端的第三子输入端与第六开关的控制端及第七开关的控制端相连接；

第六开关的固定端与第四相位插值单元的第一输入端、第四相位插值单元的第二输入端及第五相位插值单元的第一输入端相连接，第七开关的固定端与第五相位插值单元的第二输入端、第六相位插值单元的第一输入端及第六相位插值单元的第二输入端相连接，第四相位插值单元的输出端与第六电容的一端及第八开关的第一选择端相连接，第六电容的另一端接地，第五相位插值单元的输出端与第七电容的一端、第八开关的第二选择端及第九开关的第一选择端相连接，第七电容的另一端接地，第六相位插值单元的输出端与第八电容的一端及第九开关的第二选择端相连接，第八电容的另一端接地，采样与分频控制信号发生器的第二矢量输出端的第二子输入端与第八开关的控制端及第九开关的控制端相连接；

第八开关的固定端与第七相位插值单元的第一输入端、第七相位插值单元的第二输入端及第八相位插值单元的第一输入端相连接，第九开关的固定端与第八相位插值单元的第二输入端、第九相位插值单元的第一输入端及第九相位插值单元的第二输入端相连接，第七相位插值单元的输出端与第九电容的一端及第十开关的第一选择端相连接，第九电容的另一端接地，第八相位插值单元的输出端与第十电容的一端、第十开关的第二选择端及第十一开关的第一选择端相连接，第十电容的另一端接地，第九相位插值单元的输出端与第十一电容的一端及第十一开关的第二选择端相连接，第十一电容的另一端接地，采样与分频控制信号发生器的第二矢量输出端的第一输入端与第十开关的控制端及第十一开关的控制端相连接，第十开关的固定端及第十一开关的固定端分别作为采样相位发生器的第一输出端及第二输出端。

所述各相位插值单元均包括第一电流源、第二电流源、第三PMOS管、第四PMOS管、第三NMOS管、第四NMOS管及第二与门；

相位插值单元的第一输入端与第三PMOS管的栅极及第二与门的第一输入端相连接，第三PMOS管的源极与第一电流源的一端相连接，第一电流源的另一端与电源相连接，相位插值单元的第二输入端与第四PMOS管的栅极及第二与门的第二输入端相连接，第四PMOS管的源极与第二电流源的一端相连接，第二电流源的另一端与电源相连接，第二与门的输出端与第三NMOS管的栅极及第四NMOS管的栅极相连接，第三NMOS管的源极接地，第四NMOS管的源极接地，第三PMOS管的漏极、第四PMOS管的漏极、第三NMOS管的漏极及第四NMOS管的漏极相连后作为相位插值单元的输出端。

所述采样与分频控制信号发生器包括小数ΔΣ调制器、第一加法器、第二加法器、累加器及数据权重均值模块；

分频控制字输入端的位数为25位，分频控制字输入端与小数ΔΣ调制器的输入端相连接，小数ΔΣ调制器的5位宽第一输出端与加法器的输入端相连接，小数ΔΣ调制器的5位宽第二输出端与累加器的输入端相连接，小数ΔΣ调制器的6位宽第三输出端与数据权重均值模块的输入端相连接，第一加法器的5位宽输出端与作为采样与分频控制信号发生器的标量输出端，累加器的6位宽输出端与第二加法器的6位宽输入端相连接，数据权重均值模块的1位输出端与第二加法器的1位宽输入端相连接，第二加法器的6位宽输出端中的最高1位与第一加法器的1位宽输入端相连接，第二加法器的6位宽输出端中的低5位作为采样与分频控制信号发生器的第二矢量输出端，数据权重均值模块的64单元矢量输出端作为采样与分频控制信号发生器的第一矢量输出端。

本发明具有以下有益效果：

本发明所述的实时小数分频的亚采样锁相环在具体操作时，采用基于电压均值的亚采样小数鉴相器结构，在无需数字-时间转换器辅助的情况下，实现了小数分频，克服了数字-时间转换器恶化参考时钟相位噪声特性，以及该模块易受到集成电路工艺、芯片电源电压、环境温度影响的问题，显著地减少了小数分频亚采样锁相环的相位噪声源，有利于实现更低相位噪声的小数分频亚采样锁相环。另外，利用亚采样小数鉴相器进行电压均值完成，该过程不受压控振荡器输出信号周期变化的影响，克服了传统基于数字-时间转换器的小数分频的亚采样锁相环中需要对数字-时间转换器增益进行实时校准的问题，可以无校准地在亚采样锁相环中实现小数分频功能，降低***复杂度和功耗，有利于实现低功耗的小数分频亚采样锁相环。最后本发明中时空均值技术的控制电路主要由数字电路实现，使得本发明对工艺、电压和温度波动引起的误差具有很好的免疫力，而且具有良好的工艺可重构性且便于自动化设计，随着集成电路制造工艺的不断进步，可以进一步降低功耗和硬件开销。此外，用于控制空间均值过程的数据权重均值模块可以对亚采样小数鉴相器单元阵列中电容的失配进行一阶高通整形，降低由亚采样小数鉴相器中电容失配引起的输出杂散。

附图说明

图1为本发明的结构示意图；

图2为本发明中亚采样小数鉴相器的原理图；

图3为本发明中斜坡信号发生器的原理图；

图4为本发明中采样-保持信号发生器的原理图；

图5为本发明中均值逻辑的原理图；

图6为本发明中采样相位发生器的结构框图；

图7为本发明中相位插值单元的原理图；

图8为本发明中采样与分频控制信号发生器的结构框图；

图9为本发明中正交÷2分频器的原理图及工作时序示意图；

图10为本发明中锁频环路的结构框图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，不是全部的实施例，而并非要限制本发明公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要的混淆本发明公开的概念。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

在附图中示出了根据本发明公开实施例的结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

参考图1，本发明所述的实时小数分频的亚采样锁相环,包括参考时钟输入端、共模电压输入端、分频控制字输入端、射频信号输出端、亚采样小数鉴相器、跨导放大器、低通滤波器、压控振荡器、输出缓冲器、采样与分频控制信号发生器、采样相位发生器及锁频环路；

亚采样小数鉴相器的第一单端输入端与参考时钟输入端Φ_ref相连接，亚采样小数鉴相器的第四单端输入端与共模电压输入端V_CM相连接，跨导放大器的差分输入端正端及负端分别与共模电压输入端V_CM及亚采样小数鉴相器的输出端V_Hold相连接，跨导放大器的输出端I_CP,PLL及锁频环路的输出端I_CP,FLL与低通滤波器的输入端I_CP相连接，低通滤波器的输出端V_C与压控振荡器的输入端相连接，压控振荡器的单端输出端Φ_fvco与输出缓冲器的输入端及锁频环路的第一输入端相连接，输出缓冲器的输出端与射频信号输出端Φ_PLL相连接，锁频环路的第二输入端与参考时钟输入端Φ_ref相连接，压控振荡器的差分信号输出端Φ_VCOP与Φ_VCON分别与采样相位发生器的第一输入端及第二输入端相连接，采样相位发生器的第一输出端Φ_LEAD及第二输出端Φ_LAG分别与亚采样小数鉴相器的第二单端输入端及第三单端输入端相连接，采样与分频控制信号发生器的输入端与分频控制字输入端N+α相连接，采样与分频控制信号发生器的标量输出端N_div与锁频环路的控制端相连接，采样与分频控制信号发生器的第一矢量输出端

与亚采样小数鉴相器的矢量控制端相连接，采样与分频控制信号发生器的第二矢量输出端

与采样相位发生器的矢量控制端相连接。

参考图2，所述亚采样小数鉴相器包括斜坡信号发生器、第一自举开关BSW₁、第二自举开关BSW₂、采样-保持信号发生器、均值逻辑、第五开关SW₅及若干亚采样鉴相单元；

其中，各亚采样鉴相单元均包括第一开关SW₁、第二开关SW₂、第三开关SW₃、第四开关SW₄、第一电容C₁、第二电容C₂及第一反相器INV₁；

采样相位发生器的第一输出端Φ_LEAD及第二输出端Φ_LAG分别与斜坡信号发生器的第一输入端及第二输入端相连接，斜坡信号发生器的第一输出端V_Lead与第一自举开关BSW₁的输入端相连接，斜坡信号发生器的第二输出端V_Lag与第二自举开关BSW₂的输入端相连接，参考时钟输入端Φ_ref分别与第一自举开关BSW₁的控制端、第二自举开关BSW₂的控制端及采样-保持信号发生器的输入端相连接，第一自举开关BSW₁的输出端与各亚采样鉴相单元中第一开关SW₁的一端相连接，第二自举开关BSW₂的输出端与各亚采样鉴相单元中第二开关SW₂的一端相连接；第一开关SW₁的另一端与第一电容C₁的一端及第三开关SW₃的一端相连接，第二开关SW₂的另一端与第二电容C₂的一端及第四开关SW₄的一端相连接，第一电容C₁的另一端及第二电容C₂的另一端均接地，所有亚采样鉴相单元中第三开关SW₃的另一端及所有亚采样鉴相单元中第四开关SW₄的另一端与第五开关SW₅的一端相连后作为亚采样小数鉴相器的均值电压输出端V_Hold，采样-保持信号发生器的第一时钟输出端Φ_Samp与各亚采样鉴相单元中第一开关SW₁的控制端及各亚采样鉴相单元中第二开关SW₂的控制端相连接，采样-保持信号发生器的第二时钟输出端Φ_Hold与均值逻辑的输入端相连接，均值逻辑的保持信号输出端Hold_i与第i个亚采样鉴相单元中第三开关SW₃的控制端及第i个亚采样鉴相单元中第一反相器INV₁的输入端相连接，第一反相器INV₁的输出端与第i个亚采样鉴相单元中第四开关SW₄的控制端相连接，均值控制端

与均值逻辑的矢量输入端相连接，采样-保持信号发生器的第三时钟输出端Φ_CLR与第五开关SW₅的控制端相连接，第五开关SW₅的另一端与共模电压输入端V_CM相连接。

亚采样小数鉴相器在工作时，参考时钟输入端Φ_ref输入的参考时钟信号控制第一自举开关BSW₁及第二自举开关BSW₂，采样-保持信号发生器的第一时钟输出端Φ_Samp控制各亚采样鉴相器单元中的第一开关SW₁及第二开关SW₂，分别将斜坡信号发生器输出的两路电压信号V_Lead和V_Lag采样到第一电容C₁和第二电容C₂上，以电荷的形式记录下来，采样-保持信号发生器的第二时钟输出端Φ_Hold通过均值逻辑控制各亚采样鉴相器单元中的第三开关SW₃和第四开关SW₄进行电压均值，实现实时小数分频，采样-保持信号发生器的第三时钟输出端Φ_CLR控制第三开关SW₃对第一电容C₁和第二电容C₂进行复位。

参考图3，所述斜坡信号发生器包括鉴频/鉴相器、第二反相器INV₂、第三反相器INV₃、第一PMOS管MP₁、第二PMOS管MP₂、第一NMOS管MN₁、第二NMOS管MN₂、第一电阻R₁及第二电阻R₂；

采样相位发生器的第一输出端Φ_LEAD及第二输出端Φ_LAG分别与鉴频/鉴相器的第一输入端及第二输入端相连接，鉴频/鉴相器的第一输出端与第二反相器INV₂的输入端相连接，第二反相器INV₂的输出端与第一PMOS管MP₁的栅极及第一NMOS管MN₁的栅极相连接，第一PMOS管MP₁的源极与电源相连接，第一PMOS管MP₁的漏极与第一电阻R₁的一端相连接，第一NMOS管MN₁的源极接地，第一电阻R₁的另一端与第一NMOS管MN₁的漏极相连接作为第一电压信号输出端V_Lead，鉴频/鉴相器的第二输出端与第三反相器INV₃的输入端相连接，第三反相器INV₃的输出端与第二PMOS管MP₂的栅极及第二NMOS管MN₂的栅极相连接，第二PMOS管MP₂的源极与电源相连接，第二PMOS管MP₂的漏极与第二电阻R₂的一端相连接，第二NMOS管MN₂的源极接地，第二电阻R₂的另一端及第二NMOS管MN₂漏极相连后作为第二电压信号输出端V_Lag。

参考图4，所述采样-保持信号发生器包括第一延时单元Delay₁、第四反相器INV₄、第二延时单元Delay₂、第一缓冲器BUFF₁、第三延时单元Delay₃及第五反相器INV₅；

参考时钟输入端Φ_ref与第一延时单元Delay₁的输入端相连接，第一延时单元Delay₁的输出端与第四反相器INV₄的输入端相连接，第四反相器INV₄的输出端与第二延时单元Delay₂的输入端及第三延时单元Delay₃的输入端相连接，且第四反相器INV₄的输出端作为第一时钟输出端Φ_Samp，第二延时单元Delay₂的输出端与第一缓冲器BUFF₁的输入端相连接，第一缓冲器BUFF₁的输出端作为第二时钟输出端Φ_Hold，第三延时单元Delay₃的输出端与第五反相器INV₅的输入端相连接，第五反相器INV₅的输出端作为第三时钟输出端Φ_CLR。

参考图5，所述均值逻辑包括若干保持信号输出端Hold_i及若干均值逻辑单元，其中，各均值逻辑单元均包括第六反相器INV₆及第一与门AND₁；

采样与分频控制信号发生器的第一矢量输出端

包括若干子输入端，其中，一子输入端对应一个均值逻辑单元及一个亚采样鉴相单元，其中，各子输入端与对应均值逻辑单元中的第六反相器INV₆的输入端相连接，各均值逻辑单元中，第六反相器INV₆的输出端与第一与门AND₁的第一输入端相连接，采样-保持信号发生器的第二时钟输出端Φ_Hold与所有均值逻辑单元中的第一与门AND₁的第二输入端相连接，第i个均值逻辑单元中第一与门AND₁的输出端作为对应第i个保持信号输出端Hold_i与对应第i个亚采样鉴相单元中第三开关SW₃的控制端及第一反相器INV₁的输入端相连接。

参考图6，所述采样相位发生器包括正交÷2分频器、多路选择器MUX₁、第一相位插值单元Cell₁、第三电容C₃、第二相位插值单元Cell₂、第四电容C₄、第三相位插值单元Cell₃、第五电容C₅、第四相位插值单元Cell₄、第六电容C₆、第五相位插值单元Cell₅、第七电容C₇、第六相位插值单元Cell₆、第八电容C₈、第七相位插值单元Cell₇、第九电容C₉、第八相位插值单元Cell₈、第十电容C₁₀、第九相位插值单元Cell₉、第十一电容C₁₁、第六开关SW₆、第七开关SW₇、第八开关SW₈、第九开关SW₉、第十开关SW₁₀及第十一开关SW₁₁；

正交÷2分频器的差分输入端与压控振荡器的差分信号输出端Φ_VCOP与Φ_VCON相连接，正交÷2分频器的第一输出端Φ_I、第二输出端Φ_Q、第三输出端Φ_IB及第四输出端Φ_QB分别与多路选择器MUX₁的第一输入端、第二输入端、第三输入端及第四输入端相连接，多路选择器MUX₁的第一控制端及第二控制端分别与采样与分频控制信号发生器的第二矢量输出端

的第四子输入端N_PS,3及第五子输入端N_PS,4相连接；

多路选择器MUX₁的第一输出端与第一相位插值单元Cell₁的第一输入端、第一相位插值单元Cell₁的第二输入端及第二相位插值单元Cell₂的第一输入端相连接，多路选择器MUX₁的第二输出端与第二相位插值单元Cell₂的第二输入端、第三相位插值单元Cell₃的第一输入端及第三相位插值单元Cell₃的第二输入端相连接，第一相位插值单元Cell₁的输出端与第三电容C₃的一端及第六开关SW₆的第一选择端相连接，第三电容C₃的另一端接地，第二相位插值单元Cell₂的输出端与第四电容C₄的一端、第六开关SW₆的第二选择端及第七开关SW₇的第一选择端相连接，第四电容C₄的另一端接地，第三相位插值单元Cell₃的输出端与第五电容C₅的一端及第七开关SW₇的第二选择端相连接，第五电容C₅的另一端接地，采样与分频控制信号发生器的第二矢量输出端

的第三子输入端N_PS,2与第六开关SW₆的控制端及第七开关SW₇的控制端相连接；

第六开关SW₆的固定端与第四相位插值单元Cell₄的第一输入端、第四相位插值单元Cell₄的第二输入端及第五相位插值单元Cell₅的第一输入端相连接，第七开关SW₇的固定端与第五相位插值单元Cell₅的第二输入端、第六相位插值单元Cell₆的第一输入端及第六相位插值单元Cell₆的第二输入端相连接，第四相位插值单元Cell₄的输出端与第六电容C₆的一端及第八开关SW₈的第一选择端相连接，第六电容C₆的另一端接地，第五相位插值单元Cell₅的输出端与第七电容C₇的一端、第八开关SW₈的第二选择端及第九开关SW₉的第一选择端相连接，第七电容C₇的另一端接地，第六相位插值单元Cell₆的输出端与第八电容C₈的一端及第九开关SW₉的第二选择端相连接，第八电容C₈的另一端接地，采样与分频控制信号发生器的第二矢量输出端

的第二子输入端N_PS,1与第八开关SW₈的控制端及第九开关SW₉的控制端相连接；

第八开关SW₈的固定端与第七相位插值单元Cell₇的第一输入端、第七相位插值单元Cell₇的第二输入端及第八相位插值单元Cell₈的第一输入端相连接，第九开关SW₉的固定端与第八相位插值单元Cell₈的第二输入端、第九相位插值单元Cell₉的第一输入端及第九相位插值单元Cell₉的第二输入端相连接，第七相位插值单元Cell₇的输出端与第九电容C₉的一端及第十开关SW₁₀的第一选择端相连接，第九电容C₉的另一端接地，第八相位插值单元Cell₈的输出端与第十电容C₁₀的一端、第十开关SW₁₀的第二选择端及第十一开关SW₁₁的第一选择端相连接，第十电容C₁₀的另一端接地，第九相位插值单元Cell₉的输出端与第十一电容C₁₁的一端及第十一开关SW₁₁的第二选择端相连接，第十一电容C₁₁的另一端接地，采样与分频控制信号发生器的第二矢量输出端

的第一输入端N_PS,0与第十开关SW₁₀的控制端及第十一开关SW₁₁的控制端相连接，第十开关SW₁₀的固定端及第十一开关SW₁₁的固定端分别作为采样相位发生器的第一输出端Φ_LEAD及第二输出端Φ_LAG。

采样相位发生器在工作时，正交÷2分频器首先将输入的差分信号Φ_VCOP与Φ_VCON二分频，产生四路正交信号Φ_I、Φ_IQ、Φ_IB、Φ_QB，然后通过流水线型相位插值器实现相位差值，产生输出信号Φ_LEAD及Φ_LAG，即采样相位发生器通过选相控制端

中的第五输入端N_PS,4和第四输入端N_PS,3控制多路选择器对输出信号进行粗调插值，通过选相控制端

的第三输入端N_PS,2、第二输入端N_PS,1和第一输入端N_PS,0控制流水线型相位插值器对输出信号进行精调插值，使得输出的采样信号Φ_LEAD与Φ_LAG有合适的相位。

参考图7，各相位插值单元均包括第一电流源CS₁、第二电流源CS₂、第三PMOS管MP₃、第四PMOS管MP₄、第三NMOS管MN₃、第四NMOS管MN₄及第二与门AND₂；

相位插值单元的第一输入端Φ_in1与第三PMOS管MP₃的栅极及第二与门AND₂的第一输入端相连接，第三PMOS管MP₃的源极与第一电流源CS₁的一端相连接，第一电流源CS₁的另一端与电源相连接，相位插值单元的第二输入端Φ_in2与第四PMOS管MP₄的栅极及第二与门AND₂的第二输入端相连接，第四PMOS管MP₄的源极与第二电流源CS₂的一端相连接，第二电流源CS₂的另一端与电源相连接，第二与门AND₂的输出端与第三NMOS管MN₃的栅极及第四NMOS管MN₄的栅极相连接，第三NMOS管MN₃的源极接地，第四NMOS管MN₄的源极接地，第三PMOS管MP₃的漏极、第四PMOS管MP₄的漏极、第三NMOS管MN₃的漏极及第四NMOS管MN₄的漏极相连后作为相位插值单元的输出端Φ_out。

参考图8，采样与分频控制信号发生器包括小数ΔΣ调制器、第一加法器ADD₁、第二加法器ADD₂、累加器ACC₁及数据权重均值模块；

分频控制字输入端N+α的位数为25位，分频控制字输入端N+α与小数ΔΣ调制器的输入端相连接，小数ΔΣ调制器的5位宽第一输出端d_inte与加法器ADD₁的输入端相连接，小数ΔΣ调制器的5位宽第二输出端d_frac,MSB与累加器ACC₁的输入端相连接，小数ΔΣ调制器的6位宽第三输出端d_frac,LSB与数据权重均值模块的输入端相连接，第一加法器ADD₁的5位宽输出端作为采样与分频控制信号发生器的标量输出端N_div，累加器ACC₁的6位宽输出端与第二加法器ADD₂的6位宽输入端相连接，数据权重均值模块的1位输出端N_ref与第二加法器ADD₂的1位宽输入端相连接，第二加法器ADD₂的6位宽输出端中的最高1位与第一加法器ADD₁的1位宽输入端相连接，第二加法器ADD₂的6位宽输出端中的低5位作为采样与分频控制信号发生器的第二矢量输出端

数据权重均值模块的64单元矢量输出端作为采样与分频控制信号发生器的第一矢量输出端

参考图9中的电路结构示意图，所述正交÷2分频器包括第一D触发器DFF₁及第二D触发器DFF₂；

第一差分信号输入端Φ_VCOP与第一D触发器DFF₁的时钟输入端相连接，第一D触发器DFF₁的正输出端作为第一时钟输出端Φ_I，第一D触发器DFF₁的负输出端与第一D触发器DFF₁的数据输入端相连后作为第二时钟输出端Φ_IB，第二差分信号输入端Φ_VCON与第二D触发器DFF₂的时钟输入端相连接，第二D触发器DFF₂的正输出端作为第三时钟输出端Φ_Q，第二D触发器DFF₂的负输出端与第二D触发器DFF₂的数据输入端相连后作为第四时钟输出端Φ_QB。

参考图9中的时域波形示意图，所述正交÷2分频器的输入信号为两路相位差为π的时钟信号，输出信号为四路周期为输入信号周期两倍的时钟信号，并且输出信号Φ_I与Φ_Q、Φ_Q与Φ_IB、Φ_IB与Φ_QB、Φ_QB与Φ_I之间的相位差均为π/2，即四路输出信号为正交时钟信号。

参考图10，所述锁频环路包括第七反向器INV₇、多模分频器、带死区的鉴频鉴相器及电荷泵；

参考时钟输入端Φ_ref与第七反向器INV₇的输入端相连接，第七反向器INV₇的输出端Φ_refn与带死区的鉴频鉴相器的第一输入端相连接，压控振荡器的单端输出端Φ_fvco与多模分频器的入端相连接，采样与分频控制信号发生器的标量输出端N_div与多模分频器的5位宽控制端相连接，多模分频器的输出端Φ_fdiv与带死区的鉴频鉴相器的第二输入端相连接，带死区的鉴频鉴相器的第一输出端UP与电荷泵的第一输入端相连接，带死区的鉴频鉴相器的第二输出端DN与电荷泵的第二输入端相连接，电荷泵的输出端作为锁频环路的输出端I_CP,FLL。

当带死区的鉴频鉴相器的两路输入时钟信号Φ_refn与Φ_fdiv的之间的相位差大于死区范围时，则带死区的鉴频鉴相器处于鉴频鉴相状态，带死区的鉴频鉴相器的两路输出端控制电荷泵对低通滤波器进行充电/放电，实现锁相环的频率锁定；当带死区的鉴频鉴相器的两路输入时钟信号Φ_refn与Φ_fdiv的之间的相位差小于死区范围时，带死区的鉴频鉴相器停止工作，带死区的鉴频鉴相器的两路输出端保持逻辑低电平，关闭电荷泵，将锁相环交由亚采样小数鉴相器进行控制并完成相位锁定。

Claims (8)

1.一种实时小数分频的亚采样锁相环，其特征在于，包括参考时钟输入端、共模电压输入端、分频控制字输入端、射频信号输出端、亚采样小数鉴相器、跨导放大器、低通滤波器、压控振荡器、输出缓冲器、采样与分频控制信号发生器、采样相位发生器及锁频环路；

亚采样小数鉴相器的第一单端输入端与参考时钟输入端(Φ_ref)相连接，亚采样小数鉴相器的第四单端输入端与共模电压输入端(V_CM)相连接，跨导放大器的差分输入端正端及负端分别与共模电压输入端(V_CM)及亚采样小数鉴相器的输出端(V_Hold)相连接，跨导放大器的输出端(I_CP,PLL)及锁频环路的输出端(I_CP,FLL)与低通滤波器的输入端(I_CP)相连接，低通滤波器的输出端(V_C)与压控振荡器的输入端相连接，压控振荡器的单端输出端(Φ_fvco)与输出缓冲器的输入端及锁频环路的第一输入端相连接，输出缓冲器的输出端与射频信号输出端(Φ_PLL)相连接，锁频环路的第二输入端与参考时钟输入端(Φ_ref)相连接，压控振荡器的差分信号输出端(Φ_VCOP)与(Φ_VCON)分别与采样相位发生器的第一输入端及第二输入端相连接，采样相位发生器的第一输出端(Φ_LEAD)及第二输出端(Φ_LAG)分别与亚采样小数鉴相器的第二单端输入端及第三单端输入端相连接，采样与分频控制信号发生器的输入端与分频控制字输入端(N+α)相连接，采样与分频控制信号发生器的标量输出端(N_div)与锁频环路的控制端相连接，采样与分频控制信号发生器的第一矢量输出端

与亚采样小数鉴相器的矢量控制端相连接，采样与分频控制信号发生器的第二矢量输出端

与采样相位发生器的矢量控制端相连接。

2.根据权利要求1所述的实时小数分频的亚采样锁相环，其特征在于，所述亚采样小数鉴相器包括斜坡信号发生器、第一自举开关(BSW₁)、第二自举开关(BSW₂)、采样-保持信号发生器、均值逻辑、第五开关(SW₅)及若干亚采样鉴相单元；

其中，各亚采样鉴相单元均包括第一开关(SW₁)、第二开关(SW₂)、第三开关(SW₃)、第四开关(SW₄)、第一电容(C₁)、第二电容(C₂)及第一反相器(INV₁)；

采样相位发生器的第一输出端(Φ_LEAD)及第二输出端(Φ_LAG)分别与斜坡信号发生器的第一输入端及第二输入端相连接，斜坡信号发生器的第一输出端(V_Lead)与第一自举开关(BSW₁)的输入端相连接，斜坡信号发生器的第二输出端(V_Lag)与第二自举开关(BSW₂)的输入端相连接，参考时钟输入端(Φ_ref)分别与第一自举开关(BSW₁)的控制端、第二自举开关(BSW₂)的控制端及采样-保持信号发生器的输入端相连接，第一自举开关(BSW₁)的输出端与各亚采样鉴相单元中第一开关(SW₁)的一端相连接，第二自举开关(BSW₂)的输出端与各亚采样鉴相单元中第二开关(SW₂)的一端相连接；各亚采样鉴相单元中，第一开关(SW₁)的另一端与第一电容(C₁)的一端及第三开关(SW₃)的一端相连接，第二开关(SW₂)的另一端与第二电容(C₂)的一端及第四开关(SW₄)的一端相连接，第一电容(C₁)的另一端及第二电容(C₂)的另一端与均接地，所有亚采样鉴相单元中第三开关(SW₃)的另一端及所有亚采样鉴相单元中第四开关(SW₄)的另一端与第五开关(SW₅)的一端相连后作为亚采样小数鉴相器的均值电压输出端(V_Hold)，采样-保持信号发生器的第一时钟输出端(Φ_Samp)与各亚采样鉴相单元中第一开关(SW₁)的控制端及各亚采样鉴相单元中第二开关(SW₂)的控制端相连接，采样-保持信号发生器的第二时钟输出端(Φ_Hold)与均值逻辑的标量输入端相连接，均值逻辑的保持信号输出端(Hold_i)与第i个亚采样鉴相单元中第三开关(SW₃)的控制端及第i个亚采样鉴相单元中第一反相器(INV₁)的输入端相连接，第i个亚采样鉴相单元中第一反相器(INV₁)的输出端与第i个亚采样鉴相单元中第四开关(SW₄)的控制端相连接，均值控制端

与均值逻辑的矢量输入端相连接，采样-保持信号发生器的第三时钟输出端(Φ_CLR)与第五开关(SW₅)的控制端相连接，第五开关(SW₅)的另一端与共模电压输入端(V_CM)相连接。

3.根据权利要求1所述的实时小数分频的亚采样锁相环，其特征在于，所述斜坡信号发生器包括鉴频/鉴相器、第二反相器(INV₂)、第三反相器(INV₃)、第一PMOS管(MP₁)、第二PMOS管(MP₂)、第一NMOS管(MN₁)、第二NMOS管(MN₂)、第一电阻(R₁)及第二电阻(R₂)；

采样相位发生器的第一输出端(Φ_LEAD)及第二输出端(Φ_LAG)分别与鉴频/鉴相器的第一输入端及第二输入端相连接，鉴频/鉴相器的第一输出端与第二反相器(INV₂)的输入端相连接，第二反相器(INV₂)的输出端与第一PMOS管(MP₁)的栅极及第一NMOS管(MN₁)的栅极相连接，第一PMOS管(MP₁)的源极与电源相连接，第一PMOS管(MP₁)的漏极与第一电阻(R₁)的一端相连接，第一NMOS管(MN₁)的源极接地，第一电阻(R₁)的另一端与第一NMOS管(MN₁)的漏极相连后作为第一电压信号输出端(V_Lead)，鉴频/鉴相器的第二输出端与第三反相器(INV₃)的输入端相连接，第三反相器(INV₃)的输出端与第二PMOS管(MP₂)的栅极及第二NMOS管(MN₂)的栅极相连接，第二PMOS管(MP₂)的源极与电源相连接，第二PMOS管(MP₂)的漏极与第二电阻(R₂)的一端相连接，第二NMOS管(MN₂)的源极接地，第二电阻(R₂)的另一端与第二NMOS管(MN₂)漏极相连后作为第二电压信号输出端(V_Lag)。

4.根据权利要求1所述的实时小数分频的亚采样锁相环，其特征在于，所述采样-保持信号发生器包括第一延时单元(Delay₁)、第四反相器(INV₄)、第二延时单元(Delay₂)、第一缓冲器(BUFF₁)、第三延时单元(Delay₃)及第五反相器(INV₅)；

参考时钟输入端(Φ_ref)与第一延时单元(Delay₁)的输入端相连接，第一延时单元(Delay₁)的输出端与第四反相器(INV₄)的输入端相连接，第四反相器(INV₄)的输出端与第二延时单元(Delay₂)的输入端及第三延时单元(Delay₃)的输入端相连接，且第四反相器(INV₄)的输出端作为第一时钟输出端(Φ_Samp)，第二延时单元(Delay₂)的输出端与第一缓冲器(BUFF₁)的输入端相连接，第一缓冲器(BUFF₁)的输出端作为第二时钟输出端(Φ_Hold)，第三延时单元(Delay₃)的输出端与第五反相器(INV₅)的输入端相连接，第五反相器(INV₅)的输出端作为第三时钟输出端(Φ_CLR)。

5.根据权利要求1所述的实时小数分频的亚采样锁相环，其特征在于，所述均值逻辑包括若干保持信号输出端(Hold_i)及若干均值逻辑单元，其中，各均值逻辑单元均包括第六反相器(INV₆)及第一与门(AND₁)；

采样与分频控制信号发生器的第一矢量输出端

包括若干子输入端，其中，一子输入端对应一个均值逻辑单元及一个亚采样鉴相单元，其中，各子输入端与对应均值逻辑单元中的第六反相器(INV₆)的输入端相连接，各均值逻辑单元中，第六反相器(INV₆)的输出端与第一与门(AND₁)的第一输入端相连接，采样-保持信号发生器的第二时钟输出端(Φ_Hold)与所有均值逻辑单元中的第一与门(AND₁)的第二输入端相连接，第i个均值逻辑单元中第一与门(AND₁)的输出端作为对应第i个保持信号输出端(Hold_i)与对应第i个亚采样鉴相单元中第三开关(SW₃)的控制端及第一反相器(INV₁)的输入端相连接。

6.根据权利要求1所述的实时小数分频的亚采样锁相环，其特征在于，所述采样相位发生器包括正交÷2分频器、多路选择器(MUX₁)、第一相位插值单元(Cell₁)、第三电容(C₃)、第二相位插值单元(Cell₂)、第四电容(C₄)、第三相位插值单元(Cell₃)、第五电容(C₅)、第四相位插值单元(Cell₄)、第六电容(C₆)、第五相位插值单元(Cell₅)、第七电容(C₇)、第六相位插值单元(Cell₆)、第八电容(C₈)、第七相位插值单元(Cell₇)、第九电容(C₉)、第八相位插值单元(Cell₈)、第十电容(C₁₀)、第九相位插值单元(Cell₉)、第十一电容(C₁₁)、第六开关(SW₆)、第七开关(SW₇)、第八开关(SW₈)、第九开关(SW₉)、第十开关(SW₁₀)及第十一开关(SW₁₁)；

正交÷2分频器的差分输入端与压控振荡器的差分信号输出端(Φ_VCOP)与(Φ_VCON)相连接，正交÷2分频器的第一输出端(Φ_I)、第二输出端(Φ_Q)、第三输出端(Φ_IB)及第四输出端(Φ_QB)分别与多路选择器(MUX₁)的第一输入端、第二输入端、第三输入端及第四输入端相连接，多路选择器(MUX₁)的第一控制端及第二控制端分别与采样与分频控制信号发生器的第二矢量输出端

的第四子输入端(N_PS,3)及第五子输入端(N_PS,4)相连接；

多路选择器(MUX₁)的第一输出端与第一相位插值单元(Cell₁)的第一输入端、第一相位插值单元(Cell₁)的第二输入端及第二相位插值单元(Cell₂)的第一输入端相连接，多路选择器(MUX₁)的第二输出端与第二相位插值单元(Cell₂)的第二输入端、第三相位插值单元(Cell₃)的第一输入端及第三相位插值单元(Cell₃)的第二输入端相连接，第一相位插值单元(Cell₁)的输出端与第三电容(C₃)的一端及第六开关(SW₆)的第一选择端相连接，第三电容(C₃)的另一端接地，第二相位插值单元(Cell₂)的输出端与第四电容(C₄)的一端、第六开关(SW₆)的第二选择端及第七开关(SW₇)的第一选择端相连接，第四电容(C₄)的另一端接地，第三相位插值单元(Cell₃)的输出端与第五电容(C₅)的一端及第七开关(SW₇)的第二选择端相连接，第五电容(C₅)的另一端接地，采样与分频控制信号发生器的第二矢量输出端

的第三子输入端(N_PS,2)与第六开关(SW₆)的控制端及第七开关(SW₇)的控制端相连接；

第六开关(SW₆)的固定端与第四相位插值单元(Cell₄)的第一输入端、第四相位插值单元(Cell₄)的第二输入端及第五相位插值单元(Cell₅)的第一输入端相连接，第七开关(SW₇)的固定端与第五相位插值单元(Cell₅)的第二输入端、第六相位插值单元(Cell₆)的第一输入端及第六相位插值单元(Cell₆)的第二输入端相连接，第四相位插值单元(Cell₄)的输出端与第六电容(C₆)的一端及第八开关(SW₈)的第一选择端相连接，第六电容(C₆)的另一端接地，第五相位插值单元(Cell₅)的输出端与第七电容(C₇)的一端、第八开关(SW₈)的第二选择端及第九开关(SW₉)的第一选择端相连接，第七电容(C₇)的另一端接地，第六相位插值单元(Cell₆)的输出端与第八电容(C₈)的一端及第九开关(SW₉)的第二选择端相连接，第八电容(C₈)的另一端接地，采样与分频控制信号发生器的第二矢量输出端

的第二子输入端(N_PS,1)与第八开关(SW₈)的控制端及第九开关(SW₉)的控制端相连接；

第八开关(SW₈)的固定端与第七相位插值单元(Cell₇)的第一输入端、第七相位插值单元(Cell₇)的第二输入端及第八相位插值单元(Cell₈)的第一输入端相连接，第九开关(SW₉)的固定端与第八相位插值单元(Cell₈)的第二输入端、第九相位插值单元(Cell₉)的第一输入端及第九相位插值单元(Cell₉)的第二输入端相连接，第七相位插值单元(Cell₇)的输出端与第九电容(C₉)的一端及第十开关(SW₁₀)的第一选择端相连接，第九电容(C₉)的另一端接地，第八相位插值单元(Cell₈)的输出端与第十电容(C₁₀)的一端、第十开关(SW₁₀)的第二选择端及第十一开关(SW₁₁)的第一选择端相连接，第十电容(C₁₀)的另一端接地，第九相位插值单元(Cell₉)的输出端与第十一电容(C₁₁)的一端及第十一开关(SW₁₁)的第二选择端相连接，第十一电容(C₁₁)的另一端接地，采样与分频控制信号发生器的第二矢量输出端

的第一输入端(N_PS,0)与第十开关(SW₁₀)的控制端及第十一开关(SW₁₁)的控制端相连接，第十开关(SW₁₀)的固定端及第十一开关(SW₁₁)的固定端分别作为采样相位发生器的第一输出端(Φ_LEAD)及第二输出端(Φ_LAG)。

7.根据权利要求1所述的实时小数分频的亚采样锁相环，其特征在于，各相位插值单元均包括第一电流源(CS₁)、第二电流源(CS₂)、第三PMOS管(MP₃)、第四PMOS管(MP₄)、第三NMOS管(MN₃)、第四NMOS管(MN₄)及第二与门(AND₂)；

相位插值单元的第一输入端(Φ_in1)与第三PMOS管(MP₃)的栅极及第二与门(AND₂)的第一输入端相连接，第三PMOS管(MP₃)的源极与第一电流源(CS₁)的一端相连接，第一电流源(CS₁)的另一端与电源相连接，相位插值单元的第二输入端(Φ_in2)与第四PMOS管(MP₄)的栅极及第二与门(AND₂)的第二输入端相连接，第四PMOS管(MP₄)的源极与第二电流源(CS₂)的一端相连接，第二电流源(CS₂)的另一端与电源相连接，第二与门(AND₂)的输出端与第三NMOS管(MN₃)的栅极及第四NMOS管(MN₄)的栅极相连接，第三NMOS管(MN₃)的源极接地，第四NMOS管(MN₄)的源极接地，第三PMOS管(MP₃)的漏极、第四PMOS管(MP₄)的漏极、第三NMOS管(MN₃)的漏极及第四NMOS管(MN₄)的漏极相连后作为相位插值单元的输出端(Φ_out)。

8.根据权利要求1所述的实时小数分频的亚采样锁相环，其特征在于，采样与分频控制信号发生器包括小数ΔΣ调制器、第一加法器(ADD₁)、第二加法器(ADD₂)、累加器(ACC₁)及数据权重均值模块；

分频控制字输入端N+α的位数为25位，分频控制字输入端N+α与小数ΔΣ调制器的输入端相连接，小数ΔΣ调制器的5位宽第一输出端d_inte与加法器(ADD₁)的输入端相连接，小数ΔΣ调制器的5位宽第二输出端(d_frac,MSB)与累加器(ACC₁)的输入端相连接，小数ΔΣ调制器的6位宽第三输出端(d_frac,LSB)与数据权重均值模块的输入端相连接，第一加法器(ADD₁)的5位宽输出端作为采样与分频控制信号发生器的标量输出端(N_div)，累加器(ACC₁)的6位宽输出端与第二加法器(ADD₂)的6位宽输入端相连接，数据权重均值模块的1位输出端(N_ref)与第二加法器(ADD₂)的1位宽输入端相连接，第二加法器(ADD₂)的6位宽输出端中的最高1位与第一加法器(ADD₁)的1位宽输入端相连接，第二加法器(ADD₂)的6位宽输出端中的低5位作为采样与分频控制信号发生器的第二矢量输出端

数据权重均值模块的64单元矢量输出端作为采样与分频控制信号发生器的第一矢量输出端

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