CN106656190B - 连续逼近式模拟数字转换电路及其方法 - Google Patents

Abstract

一种连续逼近式模拟数字转换电路及其方法。该方法包括：利用一连续逼近式模拟数字转换器依据一转换时脉执行一取样操作以及一比较操作以将一模拟输入信号转换成一数字输出信号，以及于比较操作中的一连续逼近动作完成时，重置连续逼近式模拟数字转换器的一取样及数字模拟转换电路。根据本发明的连续逼近式模拟数字转换电路及其方法得以降低推动连续逼近式模拟数字转换器的输入缓冲器与推动取样及数字模拟转换电路的参考缓冲器的设计成本。

Description

连续逼近式模拟数字转换电路及其方法

技术领域

本发明涉及一种模拟数字转换技术，特别涉及一种连续逼近式模拟数字转换电路及其方法。

背景技术

模拟数字转换器(analog-to-digital converter，ADC)有多种架构且各有各的优点。其中，连续逼近式(Successive Approximation Register，SAR)ADC具有低功耗、较小面积及较低成本等特性，近年来已普遍应用于电子设备上。

随着架构和工艺的改良，SAR ADC亦开始朝向发展高速的应用，尤其是分时平行式(timing-interleaved，TI)SAR ADC更是经常被采用。由于SAR ADC是采用二元搜索演算法(binary search algorithm)来得到与模拟输入信号相匹配的数字输出信号。因此，SARADC需要一个比取样频率更高的比特循环时脉(Bit cycling clock)来实现。一般而言，SARADC的转换速率是由外部提供的转换时脉(conversion clock)所控制。转换时脉的每个转换周期分为取样相位与比特循环相位。在取样相位，SAR ADC必须取样模拟输入信号，并接续进入比特循环相位。在比特循环相位，SAR ADC从最高有效比特(the most significantbit，MSB)到最低有效比特(the least significant bit，LSB)逐位地产生相对应的数字输出码，即生成数字输出信号。

在每次进行下一转换周期之前，SAR ADC会有一段闲置(idle)时间(即，SAR ADC不进行任何动作)，而此闲置时间的长短会因应工艺-电压-温度(PVT)变异与噪声(noise)等因素而决定。为了提升SAR ADC的效能，发展出通过延长取样相位的设计，其是将取样相位的起始时间提前至最后一个比特循环时脉的转态时点。然而，在TI SAR ADC的架构下，此设计会造成不同ADC之间发生取样相位重叠，以致SAR ADC的取样电路所取样到的信号受到干扰，进而降低取样品质。

发明内容

在一实施例中，一种连续逼近式模拟数字转换方法，其包括：利用一连续逼近式模拟数字转换器依据一转换时脉执行一取样操作以及一比较操作以将一模拟输入信号转换成一数字输出信号，以及于比较操作中的一连续逼近动作完成时，重置连续逼近式模拟数字转换器的一取样及数字模拟转换电路。

在一实施例中，一种连续逼近式模拟数字转换电路，其包括：一连续逼近式模拟数字转换器以及一重置决策单元。连续逼近式模拟数字转换器依据一转换时脉执行一取样操作以及一比较操作以将一模拟输入信号转换成一数字输出信号。其中，连续逼近式模拟数字转换器包括一取样及数字模拟转换电路、一比较电路以及一连续逼近式控制电路。比较电路耦接取样及数字模拟转换电路，并且连续逼近式控制电路耦接取样及数字模拟转换电路与比较电路。重置决策单元耦接连续逼近式控制电路以及取样及数字模拟转换电路。重置决策单元检测比较操作中的一连续逼近动作，并且于连续逼近动作完成时重置取样及数字模拟转换电路。

综上，根据本发明的连续逼近式模拟数字转换电路及其方法适用于连续逼近式模拟数字转换电路，以于检测到连续逼近动作结束(最后的循环时脉信号拉起)时进入取样及数字模拟转换电路的重置状态。如此一来，传统SAR ADC的闲置(idle)时间可以拿来让取样及数字模拟转换电路跟参考缓冲器提早动作，因而能降低取样及数字模拟转换电路重置(reset)时的频宽要求以及降低参考缓冲器推动时的频宽要求。并且，因为取样及数字模拟转换电路的下板提早进入重置状态，所以取样及数字模拟转换电路的上板将回复到此次的取样值，因此在进入下一取样相位时，连续逼近式模拟数字转换器的共模电平已回复至输入缓冲器的共模电平，藉以避免需要额外的回复时间。因此，根据本发明的连续逼近式模拟数字转换电路及其方法得以降低推动连续逼近式模拟数字转换器的输入缓冲器与推动取样及数字模拟转换电路的参考缓冲器的设计成本。

附图说明

图1为根据本发明一实施例的连续逼近式模拟数字转换电路的概要示意图。

图2为根据本发明一实施例的SAR模拟数字转换方法的流程图。

图3为图1中的连续逼近式控制电路的一实施例的示意图。

图4为图1中的重置决策单元的一实施例的示意图。

图5为图1中的取样及数字模拟转换电路的一实施例的示意图。

图6为图1中的取样及数字模拟转换电路的另一实施例的示意图。

图7为图6中的取样及数字模拟转换电路的重置状态的一范例的示意图。

图8为图1的SAR模拟数字转换电路在N＝5的范例下，各信号的时序图。

附图标记说明：

10 连续逼近式(SAR)模拟数字转换器(ADC)

110 取样及数字模拟转换电路

111、113 开关电容阵列

130 比较电路

150 连续逼近式控制电路

151 循环时脉产生器

153 连续逼近暂存器

155 输出逻辑单元

1551 逻辑元件

1553 输出单元

20 重置决策单元

Vin 模拟输入信号

Vinp 正极信号

Vinn 负极信号

CKs 转换时脉

B[1:N] 数字输出信号

B1～BN 数字码

OUTp 比较结果

OUTn 比较结果

Valid 有效信号

V1 第一电位

V2 第二电位

CK1～CKN 循环时脉信号

Sc 控制信号

DFF1 触发器

DFF2 触发器

CKc 控制时脉

DR 重置信号

Vref 参考电平

S31 利用连续逼近式模拟数字转换器于转换时脉的每一周期的取样相位对模拟输入信号进行一取样操作以形成一取样信号

S33 利用连续逼近式模拟数字转换器于转换时脉的每一周期的比特循环相位对取样信号进行一比较操作以产生数字输出信号

S35 于比较操作中的最后一次比较完成时，重置连续逼近式模拟数字转换器的一取样及数字模拟转换电路

具体实施方式

图1为根据本发明一实施例的连续逼近式(Successive ApproximationRegister，SAR)模拟数字转换电路的概要示意图。图2为根据本发明一实施例的SAR模拟数字转换方法的流程图。

参照图1， SAR模拟数字转换电路包括一SAR模拟数字转换器(analog-to-digitalconverter，ADC)10以及一重置决策单元20。SAR ADC10耦接重置决策单元20。SAR ADC 10依据转换时脉CKs将模拟输入信号Vin转换成相匹配的数字输出信号B[1:N]。转换时脉CKs具有多周期，并且每一周期分为一取样相位(sampling phase)以及一比特循环相位(bit-cycling phase)。参照图2，于取样相位，SAR ADC 10对模拟输入信号Vin进行一取样操作以产生一取样信号(步骤S31)。于比特循环相位，SAR ADC 10对取样信号进行一比较操作以产生相匹配的数字输出信号B[1:N](步骤S33)。换言的，SAR ADC 10基于取样相位进行取样操作，并且基于比特循环相位进行比较操作。在比较操作的期间，SAR ADC 10进行N次比较(执行连续逼近动作)以依序决定数字输出信号B[1:N]的N个数字码。重置决策单元20于最后一次比较完成时重置SAR ADC 10的取样及数字模拟转换电路(步骤S35)。其中，N为正整数。

在一些实施例中，SAR ADC 10包括一取样及数字模拟转换电路110、一比较电路130以及一连续逼近式控制电路150。连续逼近式控制电路150包括一循环时脉产生器151、一连续逼近暂存器153以及一输出逻辑单元155。取样及数字模拟转换电路110耦接比较电路130的二输入端，并且比较电路130的输出端耦接循环时脉产生器151。循环时脉产生器151耦接连续逼近暂存器153、输出逻辑单元155以及重置决策单元20。连续逼近暂存器153耦接输出逻辑单元155以及取样及数字模拟转换电路110。

SAR ADC 10的运作始于取样操作。在取样操作的期间，连续逼近式控制电路150以数字控制信号Sc控制取样及数字模拟转换电路110，以致使取样及数字模拟转换电路110对模拟输入信号Vin进行取样操作以形成一取样信号。

接着，SAR ADC 10进入比较操作。比特循环相位包括依序接连的N个比特决定期间(即，N次比较)。于此，取样及数字模拟转换电路110在同一比特决定期间只转换一个比特，并且由最大有效比特(most significant bit，MSB)开始转换至最小有效比特(leastsignificant bit，LSB)。

在每个比特决定期间，连续逼近式控制电路150以数字控制信号Sc控制取样及数字模拟转换电路110，以致使取样及数字模拟转换电路110会切换一比特开关并根据取样信号形成一第一电位V1以及一第二电位V2。比较电路130进行取样及数字模拟转换电路110上的第一电位V1与取样及数字模拟转换电路110上的第二电位V2的比较以得到比较结果OUTp、OUTn。循环时脉产生器151根据比较电路130的运作状态(有效信号Valid)产生有序的多循环时脉信号CK1～CKN。连续逼近暂存器153根据循环时脉信号CK1～CKN以及比较结果OUTp产生N个数字码以作为下一比特决定期间的控制信号Sc。在每个比特决定期间，输出逻辑单元155暂存控制信号Sc。

并且，输出逻辑单元155依据转换时脉CKs、比较结果OUTp以及最后一循环时脉信号CKN将暂存的控制信号Sc输出以作为数字输出信号B[1:N]。

图3为图1中的连续逼近式控制电路150的一实施例的示意图。

在一些实施例中，参照图3，循环时脉产生器151能由依序串接的N个触发器DFF1所实现。在一些实施例中，比较电路130可包括比较器以及反及闸(NAND gate)。比较器比较第一电位V1(正极输入)以及第二电位V2(负极输入)，并且比较器输出比较结果OUTp(正极输出)以及比较结果OUTn(负极输出)。反及闸根据比较结果OUTp、OUTn判断比较器的输出是否有效。换言的，比较结果OUTp、OUTn经由反及闸的逻辑运算而产生有效信号Valid。第一级的触发器DFF1根据有效信号Valid及供应电压VDD产生循环时脉信号CK1。后续的触发器DFF1则根据有效信号Valid及前一级的触发器DFF1输出的循环时脉信号产生对应的循环时脉信号(CK2～CKN)。

在一些实施例中，参照图3，连续逼近暂存器153能由依序串接的N个触发器DFF2所实现。N个触发器DFF2分别接收循环时脉信号CK1～CKN。各触发器DFF2依据接收到的循环时脉信号以及正极的比较结果OUTp输出一个数字码。N个触发器DFF2所输出的数字码B1～BN做为数字控制信号Sc并输入至取样及数字模拟转换电路110的控制端。

在一些实施例中，参照图3，输出逻辑单元155包括一逻辑元件1551以及一输出单元1553。输出单元1553耦接连续逼近暂存器153的N个触发器DFF2以及逻辑元件1551的输出。逻辑元件1551接收转换时脉CKs、有效信号Valid及最后一循环时脉信号CKN，并且据以输出一控制时脉CKc。输出单元1553根据控制时脉CKc记录数字码B1～BN并根据控制时脉CKc将记录的数字码B1～BN输出为一输出信号B[1:N]。在一些实施例中，逻辑元件1551能以或闸(OR gate)实现。在一些实施例中，输出单元1553能以位移暂存器(shift register)实现。

图4为图1中的重置决策单元20的一实施例的示意图。

在一些实施例中，参照图4，重置决策单元20依据转换时脉CKs与最后一循环时脉信号CKN产生重置信号DR，并且以此重置信号DR重置连续逼近暂存器153的N个触发器DFF2，以致重置N个触发器DFF2所输出的数字码B1～BN。于此，重置后的数字码B1～BN作为数字控制信号Sc输入至取样及数字模拟转换电路110的控制端，以重置取样及数字模拟转换电路110。

在一些实施例中，重置决策单元20可为一逻辑元件，且此逻辑元件为或闸。换言的，重置决策单元20接收转换时脉CKs与最后一循环时脉信号CKN，并进行转换时脉CKs与循环时脉信号CKN的逻辑运算以输出重置信号DR。

图5为图1中的取样及数字模拟转换电路110的一实施例的示意图。图6为图1中的取样及数字模拟转换电路110的另一实施例的示意图。

在一些实施例中，参照第5及6图，取样及数字模拟转换电路110包括至少一开关电容阵列111、113。每一开关电容阵列111、113包括多组串联的开关元件与电容元件，并且各开关元件依据数字控制信号Sc中对应的数字码(B1～BN中的一)将耦接的电容元件耦接(电性连接)至参考电平Vref或接地。于N次比较中的最后一次比较完成(即，循环时脉信号CKN拉起时)时，重置决策单元20依据转换时脉CKs与最后一循环时脉信号CKN拉起重置信号DR，以输出高电平的重置信号DR。连续逼近暂存器153的N个触发器DFF2的重置(reset)端接收到高电平的重置信号DR因而重置。重置后的N个触发器DFF2输出重置后的数字控制信号Sc(数字码B1～BN)至开关电容阵列111、113中的开关元件，以控制开关电容阵列111、113中的开关元件将耦接的电容元件电性连接至参考电平Vref。在一些实施例中，模拟输入信号Vin可为单端信号。在一些实施例中，模拟输入信号Vin可包括正极信号Vinp与负极信号Vinn。

举例来说，以5比特为例，于最后的循环时脉信号CK5拉起时，取样及数字模拟转换电路110因重置信号DR拉起而进入重置状态，即，其开关电容阵列111、113耦接至参考电平Vref，但输入开关仍维持关闭状态(OFF)，如图7所示。其中，各信号的时序如图8所示。

综上，根据本发明的连续逼近式模拟数字转换电路及其方法适用于连续逼近式模拟数字转换电路，以于检测到连续逼近动作结束(最后的循环时脉信号CKN拉起)时进入取样及数字模拟转换电路110的重置状态。如此一来，传统SAR ADC的闲置(idle)时间可以拿来让取样及数字模拟转换电路110跟参考缓冲器提早动作，因而能降低取样及数字模拟转换电路110重置(reset)时的频宽要求以及降低参考缓冲器推动时的频宽要求。并且，因为取样及数字模拟转换电路110的下板提早进入重置状态，所以取样及数字模拟转换电路110的上板将回复到此次的取样值，因此在进入下一取样相位时，连续逼近式模拟数字转换器10的共模电平已回复至输入缓冲器的共模电平，藉以避免需要额外的回复时间。因此，根据本发明的连续逼近式模拟数字转换电路及其方法得以降低推动连续逼近式模拟数字转换器10的输入缓冲器与推动取样及数字模拟转换电路110的参考缓冲器的设计成本。

Claims (7)

1.一种连续逼近式模拟数字转换方法，其特征在于，包括：

利用一连续逼近式模拟数字转换器依据一转换时脉执行一取样操作以及一比较操作以将一模拟输入信号转换成一数字输出信号；以及

于该比较操作中的一连续逼近动作完成时，重置该连续逼近式模拟数字转换器的一取样及数字模拟转换电路；

其中该转换时脉包括多个周期、每一该周期包括一取样相位以及一比特循环相位，并且该转换步骤包括：

利用该连续逼近式模拟数字转换器于各该取样相位对该模拟输入信号进行一取样操作以形成一取样信号；以及

利用该连续逼近式模拟数字转换器于各该比特循环相位对该取样信号进行一比较操作以产生该数字输出信号，其中该连续逼近动作为执行用以决定该数字输出信号的N个数字码的N次比较，且N为正整数；其中每一该比较包括：

在一控制信号的控制下，利用该取样及数字模拟转换电路根据该取样信号产生一第一电位以及一第二电位；

比较该第一电位以及该第二电位以产生一比较结果；

依据该比较结果产生有序的多循环时脉信号；

根据该多循环时脉信号以及该比较结果产生该N个数字码；

以该N个数字码作为下一该比较的该控制信号；以及

依据该转换时脉、该比较结果以及最后一该循环时脉信号控制该N个数字码的输出。

2.如权利要求1所述的连续逼近式模拟数字转换方法，其中该重置步骤包括：

依据该转换时脉以及最后一该循环时脉信号产生一重置信号；以及

根据该重置信号重置该N个数字码。

3.如权利要求2所述的连续逼近式模拟数字转换方法，其中该重置信号的产生步骤包括：

进行该转换时脉与最后一该循环时脉信号的逻辑运算以输出该重置信号。

4.一种连续逼近式模拟数字转换电路，其特征在于，包括：

一连续逼近式模拟数字转换器，依据一转换时脉执行一取样操作以及一比较操作以将一模拟输入信号转换成一数字输出信号，该连续逼近式模拟数字转换器包括：

一取样及数字模拟转换电路；

一比较电路，耦接该取样及数字模拟转换电路；以及

一连续逼近式控制电路，耦接该取样及数字模拟转换电路与该比较电路；以及

一重置决策单元，耦接该连续逼近式控制电路以及该取样及数字模拟转换电路，检测该比较操作中的一连续逼近动作，并且于该连续逼近动作完成时重置该取样及数字模拟转换电路；

其中该连续逼近式控制电路包括：

一循环时脉产生器，依据该比较电路的比较结果产生有序的多循环时脉信号；

一连续逼近暂存器，根据该多循环时脉信号以及该比较结果产生该数字输出信号的N个数字码，其中N为正整数；以及

一输出逻辑单元，依据该转换时脉、该比较结果以及最后一该循环时脉信号控制该N个数字码的输出为该数字输出信号。

5.如权利要求4所述的连续逼近式模拟数字转换电路，其中该重置决策单元依据该转换时脉以及最后一该循环时脉信号产生一重置信号，以致该重置信号经由重置该连续逼近暂存器而重置该取样及数字模拟转换电路。

6.如权利要求4所述的连续逼近式模拟数字转换电路，其中该重置决策单元为一逻辑元件，该逻辑元件进行该转换时脉与最后一该循环时脉信号的逻辑运算以输出一重置信号，以致该重置信号经由重置该连续逼近暂存器而重置该取样及数字模拟转换电路。

7.如权利要求4所述的连续逼近式模拟数字转换电路，其中该取样及数字模拟转换电路包括至少一开关电容阵列，该重置决策单元于该连续逼近动作完成时产生一重置信号，并且该至少一开关电容阵列根据该重置信号耦接至一参考电平。

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