CN112368822A - 利用选择性双层电介质再生的全自对准过孔 - Google Patents

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Abstract

在一种用于加工衬底的方法中，在置于第一电介质层中的多个导电结构上选择性地形成导电盖层。在该第一电介质层上选择性地形成第二电介质层。在该第二电介质层上选择性地形成第三电介质层。然后在该多个导电结构和该第三电介质层上形成第四电介质层，并且随后在该第四电介质层内形成互连结构。该互连结构包括过孔结构，该过孔结构具有：第一部分，该第一部分置于该导电盖层上，使得该第一部分的侧壁被该第三电介质层包围；以及第二部分，该第二部分设置在该第一部分和该第三电介质层上。

Description

利用选择性双层电介质再生的全自对准过孔
相关申请的交叉引用
本申请要求于2018年6月27日提交的美国临时申请号62/690,838的权益，该美国临时申请的全部内容通过援引并入本文。
技术领域
本发明涉及半导体微细加工，包括用于图案化、沉积和去除给定衬底或晶圆上的材料的***和工艺。
背景技术
光刻工艺中使线宽缩小的方法历史上涉及使用较大NA的光学器件(数值孔径)、较短曝光波长或除了空气外的界面介质(例如，水浸)。由于常规光刻工艺的分辨率已经接近理论极限，因此制造商开始转向多重图案化(MP)方法，诸如双重图案化(DP)方法，以克服光学限制。
在材料加工方法(例如，光刻法)中，创建图案化层包括向衬底的上表面施加辐射敏感材料(诸如光刻胶)薄层。辐射敏感材料薄层变换成浮雕图案，浮雕图案可以用作蚀刻掩模以将图案转移到衬底上的下层。将辐射敏感材料薄层图案化一般涉及曝光过程以通过使用例如光刻***借助掩膜版(和相关联的光学器件)来光化辐射到辐射敏感材料薄层上。然后，在曝光过程之后可以是通过使用显影溶剂来去除辐射敏感材料薄层的被辐射区域(如在正性光刻胶的情况下)或未被辐射区域(如在负性抗蚀剂的情况下)。在一些实施例中，蚀刻掩模可以进一步包括多个子层。
用于将辐射或光的图案曝光到衬底上的常规光刻技术存在限制所曝光的特征的大小并限制所曝光的特征之间的间距或间隔的各种挑战。已经实施各种研究来改进常规光刻技术。例如，减轻曝光限制的相关技术是应用双重图案化方法来允许以比当前通过常规光刻技术可能实现的间距更小的间距对较小特征进行图案化。
发明内容
随着制造较小的器件，生产图案化特征的临界尺寸(CD)或分辨率变得越来越具有挑战性。最担心的是，另外的挑战与两个光刻工艺之间的覆盖(诸如光刻未对准)相关联。如果掩模和图案没有适当地对准，那么可能会出现器件缺陷和失败。例如，在期望的位置可能部分地切割或没有切割线，开口可能放错位置，或者可能以其他方式产生短路。这样的未对准还在多层金属线和过孔与下面的晶体管互连时给衬底的金属化带来挑战。与金属化相关联的另一挑战是在没有损坏周围电介质材料的情况下产生沟槽和过孔。
本文的技术(或方法)包括用于将衬底图案化的方法，诸如在后段制程(BEOL)中的金属化期间形成图案。本文的技术实现全自对准过孔和线。本文的技术包括使用双层电介质的选择性生长来实现沟槽和过孔图案化的自对准，而无需使用具有不合期望成分的蚀刻终止层或膜。在双层电介质结构中，第一电介质层可以提供与相邻金属线的电隔离，而第二电介质层可以防止第一电介质在沟槽和过孔图案化的形成期间发生蚀刻。两个电介质层可以沉积在相同的室中并且留在衬底上的布线层内，而不是像多数蚀刻终止层那样被去除。
当然，本文所披露的制造步骤的顺序是为了清楚起见而呈现的。通常，这些制造步骤可以以任何合适的顺序执行。另外地，尽管可能在本披露的不同地方讨论了本文中的不同特征、技术、配置等中的每一个，但是应当注意，可以彼此独立地或彼此组合地执行每个概念。因此，可以以许多不同的方式来实施和查看本披露。
应当注意，本发明内容部分未指定本披露或所要求保护的发明的每个实施例和/或递增的新颖方面。相反，本发明内容仅提供了对不同实施例以及与常规技术相比的新颖性对应点的初步讨论。对于本发明和实施例的附加细节和/或可能的观点而言，读者应查阅如以下进一步讨论的本披露的具体实施方式部分和相应附图。
根据本披露的一方面，提供了一种用于加工衬底的方法。在所披露的方法中，提供衬底。该衬底包括第一电介质层以及在该第一电介质层中形成的多个导电结构。该第一电介质层的顶表面与这些导电结构的顶表面齐平。然后在这些导电结构上形成导电盖层，其中，该导电盖层选择性地置于这些导电结构上，该导电盖层具有顶表面和侧壁。随后在该第一电介质层上形成第二电介质层。该第二电介质层选择性地置于该第一电介质层上，使得该导电盖层的顶表面被暴露或未被覆盖，并且该导电盖层的侧壁与该第二电介质层直接接触。
在该第一电介质层上选择性地形成该第二电介质层之后，在该第二电介质层上形成第三电介质层，其中，该第三电介质层选择性地置于该第二电介质层上，使得该导电盖层的顶表面被暴露或未被覆盖，并且低于该第三电介质层的顶表面。然后在该多个导电结构和该第三电介质层上形成第四电介质层。随后在该第四电介质层内形成互连结构。该互连结构包括过孔结构，该过孔结构具有：第一部分，该第一部分置于该导电盖层上，使得该第一部分的侧壁与该第三电介质层直接接触；以及第二部分，该第二部分设置在该第一部分和该第三电介质层上。
在一些实施例中，该第三电介质层可以对该第四电介质层具有蚀刻选择性，使得蚀刻等离子体可以比去除该第三电介质层更快地去除该第四电介质层。该第三电介质层可以由含金属的电介质材料或者对该第四电介质层具有一定程度的蚀刻选择性的任何电介质材料制成。
在一些实施例中，在形成该第二电介质层之后，该导电盖层选择性地沉积在该多个导电结构上。在一些实施例中，这些导电结构中的每一个包括过孔结构和线结构中的至少一个。进一步地，该导电盖层可以包括钌、钨、镍或钴中的至少一个。该第三电介质层可以由含金属的电介质材料制成。
在一些实施例中，该第二电介质层的高度是该第三电介质层的高度的至少两倍大。在一些实施例中，该第二电介质层和该第三电介质层两者在同一沉积室中形成。在一些实施例中，通过使用共用加工工具来形成该导电盖层、该第二电介质层和该第三电介质层。该共用加工工具包括被配置为分别形成该导电盖层、该第二电介质层和该第三电介质层的一个或多个室。
在所披露的方法中，可以在该第四电介质层中形成互连开口，其中，该互连开口包括沟槽开口和过孔开口，该过孔开口置于该沟槽开口下方并且暴露该多个导电结构中的一个。形成阻挡层(或衬垫)以覆盖该互连开口和该多个导电结构中的被暴露(或未被覆盖)的导电结构。随后在该阻挡层上形成导电层以填充该互连开口，其中，该导电层进一步覆盖该第四电介质层的顶表面。执行表面平坦化过程以去除该第四电介质层的顶表面上的过多导电层。
在一些实施例中，可以通过多种方法来形成该导电层，包括：(a)底部填充沉积，其中该导电层的顶部与第四电介质膜的顶表面齐平；(b)该导电层的沉积，使得该导电层的相对于该第四电介质膜的最终超载荷是最小的并且非常均匀，其中可以执行蚀刻凹进或表面平坦化过程以去除该第四电介质层的顶表面上的过多导电层；或者(c)该导电层的传统沉积，其中该导电层覆盖该第四电介质层的顶表面，其中可以执行表面平坦化过程以去除该第四电介质层的顶表面上的过多导电层。
在一些实施例中，该第三电介质层被配置为当在该第四电介质层内形成该互连开口时保护该第二电介质层免受蚀刻过程。该第二电介质层的高度在3nm至15nm的范围内，使得该第二电介质层防止这些导电结构与该互连结构之间发生电短路。
根据本披露的另一方面，提供一种半导体器件。在所披露的器件中，多个导电结构布置在第一电介质层中，其中，该多个导电结构的顶表面与该第一电介质层的顶表面是共平面的。另外，导电盖层选择性地置于这些导电结构上，该导电盖层具有顶表面和侧壁。第二电介质层选择性地置于该第一电介质层上，使得该导电盖层的侧壁与该第二电介质层直接接触。第三电介质层选择性地置于该第二电介质层上，使得该导电盖层的顶表面低于该第三电介质层的顶表面。在一些实施例中，该导电盖层与该第三电介质层之间的上述高度差提供随后形成的过孔结构的自对准。
在所披露的器件中，第四电介质层布置在该多个导电结构和该第三电介质层上。互连结构进一步安置在该第四电介质层中。该互连结构包括沟槽结构和过孔结构，该过孔结构置于该沟槽结构下方并连接到该沟槽结构。该过孔结构具有：第一部分，该第一部分置于该导电盖层上，使得该第一部分的侧壁与该第三电介质层直接接触；以及第二部分，该第二部分设置在该第一部分和该第三电介质层上。在所披露的器件中，该导电盖层与该第三电介质层之间的高度差以及该第三电介质层与该第四电介质层之间的蚀刻选择性提供该过孔结构与该导电盖层之间的自对准。
根据本披露的又一方面，第一导电结构形成在第一电介质层中，其中，该第一导电结构从该第一电介质层的顶表面延伸到该第一电介质层中。导电盖层选择性地设置在这些导电结构上，该导电盖层具有顶表面和侧壁。进一步地，电介质堆选择性地设置在该第一电介质层上。该电介质堆与该导电盖层的侧壁直接接触，并且该电介质堆的顶表面高于该导电盖层的顶表面。所披露的器件还包括第二导电结构，该第二导电结构形成在该第一导电结构上。该第二导电结构具有：第一部分，该第一部分置于该导电盖层上，使得该第一部分的侧壁与该电介质堆直接接触；以及第二部分，该第二部分设置在该第一部分和该电介质堆上。
附图说明
当与附图一起阅读时，从以下详细描述中最好地理解本披露的方面。注意，根据行业中的标准实践，各种特征未按比例绘制。事实上，为了讨论的清楚起见，各种特征的尺寸可以被任意增大或减小。
图1至图6是根据一些实施例的制造互连结构的各个中间步骤的截面视图。
图7是根据一些实施例的被配置为形成互连结构的第一半导体设备的示意图。
图8是根据一些实施例的被配置为形成互连结构的第二半导体设备的示意图。
图9是根据一些实施例的被配置为形成互连结构的第三半导体设备的示意图。
图10是根据一些实施例的用于制造互连结构的过程的流程图。
具体实施方式
以下披露提供了用于实施所提供的主题的不同特征的许多不同的实施例或示例。以下描述了部件和布置的特定示例以简化本披露。当然，这些仅是示例，并且不旨在进行限制。另外，本披露可能会在各个示例中重复使用附图标记。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各个实施例和/或配置之间的关系。
进一步地，为了便于描述，在本文中可以使用诸如“之下”、“下方”、“下部”、“上方”、“上部”等空间相关的术语来描述如附图中所展示的一个元素或特征与一个或多个其他元素或特征的关系。除了在附图中所描绘的取向之外，空间相关的术语还旨在涵盖装置在使用或操作中的不同取向。可以以其他方式定向该装置(旋转90度或处于其他取向)，并且相应地可以以同样的方式解释本文使用的空间相关的描述符。
贯穿本说明书对“一个实施例”或“实施例”的提及意味着与实施例相结合描述的特定特征、结构、材料、或特性包括在至少一个实施例中，但是不表示它们存在于每个实施例中。因此，贯穿本说明书在各处出现的短语“在一个实施例中”不一定指代同一个实施例。此外，在一个或多个实施例中，可以以任何合适的方式来组合特定特征、结构、材料或特性。
本文所披露的技术包括将衬底图案化的方法，诸如用于后段制程(BEOL)金属化过程。本文所披露的技术实现全自对准过孔和线，包括使用双层电介质的选择性生长来实现沟槽和过孔图案化的自对准，而无需使用具有不合期望成分的蚀刻终止层或膜。在所披露的双层电介质结构中，第一电介质层可以提供与相邻导电部件(诸如金属线)的电隔离，而第二电介质层可以防止第一电介质在沟槽和过孔图案的形成期间发生蚀刻。第一电介质层和第二电介质层两者可以在相同的室中沉积并且留在衬底上的布线层(也被称为电介质层)内，而不是像多数蚀刻终止层那样被去除。
用于提供导电结构的自对准的相关技术存在一些挑战。例如，一种相关技术通过使铜线和过孔凹进周围电介质材料的顶表面下方来提供导电结构的自对准。这样的铜凹进可能会引起显著的集成问题(例如，边缘放置错误)并且造成潜在的污染问题。在所披露的技术中，代替使金属线凹进，可以引入一个或多个电介质层，该一个或多个电介质层通过竖直沉积/再生过程来包围下面的导电结构以帮助提供下面的导电结构与上覆的导电结构之间的自对准。在一些实施例中，一个或多个选择性地沉积的电介质层可以包括由两种不同的电介质材料制成的两个层。例如，选择性地沉积的电介质层可以包括具有相对薄的金属氧化物盖的二氧化硅结构。双层氧化物(例如，SiO2和金属氧化物)层两者可以在同一加工室中或者沉积在同一工具/平台中原位沉积。在所披露的技术中，过孔CD公差可以减小10纳米。
如上所述，金属氧化物层(即，第二电介质层)可以充当保护层来防止沉积在金属氧化物层下方的第一电介质层在沟槽和过孔图案的形成期间发生蚀刻，其中第一电介质层和第二电介质层提供下面的导电结构(例如，铜金属线、钨触点、铜过孔等)与沟槽和过孔图案之间的自对准。在相关技术中，蚀刻终止层正常情况下沉积在下面的导电结构上方。在沟槽和过孔图案的形成期间，需要去除蚀刻终止层。去除蚀刻终止层可能会导致损坏下面的导电结构。
图1至图6是制造互连结构的各个中间步骤的截面视图。如图1所示，提供(接收、获得或以其他方式制造)衬底100。衬底100具有由第一导电材料制成的多个导电结构106。导电结构106可以形成在由第一电介质材料制成的第一布线层(也被称为第一电介质层)102内。例如，如图1所示，三个导电结构106a至106b形成在第一布线层102中。第一布线层102限定未被覆盖(被暴露或以其他方式可触及)的平面表面102a，导电结构106的顶表面与该平面表面齐平，使得导电结构106的顶表面也未被覆盖。换句话说，这样的衬底在铜填充和化学机械抛光以完成导电结构106之后可以包括给定的第一布线层102。导电结构106可以是线和/或过孔。因此，这样的衬底100可以准备好用于在顶表面102a上制造附加布线层或附加结构。
在一些实施例中，第一布线层(或第一电介质层)102可以是低K膜、SiO层或其他合适的电介质层。导电结构可以由铜、钌、钨、镍、钴或其他合适的导电材料制成。在一些实施例中，可以在导电结构106与第一布线层102之间形成阻挡层104。阻挡层104可以由Ti、TiN、Ta、TaN或其他合适的材料制成。
在图2A中，导电盖层(或金属盖)108可以选择性地沉积在导电结构106的未被覆盖的顶表面上，而不沉积在第一布线层102的顶表面102a上。导电盖层108可以具有顶表面108a和侧壁108b。在一些实施例中，导电盖层可以包括，但不限于，钌、钴、钨和镍。
图2B是通过扫描透射电子显微术(STEM)获得的三个图像，以示出示例性导电盖层。如图2B所示，左边的图像基于STEM示出了导电结构和在导电结构上形成的导电盖层。中间的图像示出了从导电结构获得的元素分析数据。中间的图像表明导电结构是由铜制成的。右边的图像示出了从导电盖层获得的另一元素分析数据。右边的图像表明导电盖层是钌层。导电盖层108可以通过CVD过程、PVD过程、溅射过程、扩散过程、原子层沉积过程或其他合适的沉积过程来制成。可以形成导电盖层108的示例性设备可以在图7至图9中示出。
在图3中，第二电介质层110选择性地生长/沉积在第一电介质层102的未被覆盖的顶表面102a上。因此，导电盖层108的顶表面108a被暴露(或未被覆盖)，并且导电盖层108的侧壁108b与第二电介质层110直接接触。在一些实施例中，导电盖层108的侧壁108b被第二电介质层110包围。在一些实施例中，第一电介质层和第二电介质层可以由相同的材料制成。例如，第一电介质层102由SiO2制成，并且第二电介质层110也由SiO2制成。在一些实施例中，第一电介质层和第二电介质层由不同的材料制成。例如，第一电介质层102是低k层，并且第二电介质层110是SiO层。在一些实施例中，第二电介质层110可以具有在3nm至15nm的范围内的厚度。第二电介质层110的k值可以小于4。当然，根据电路设计要求，可以应用其他合适的k值。
在一些实施例中，第二电介质层110的顶表面110a可以高于导电盖层108的顶表面108a。在一些实施例中，根据沉积过程，第二电介质层110的顶表面110a可以低于导电盖层108的顶表面108a。第二电介质层110可以通过CVD过程、PVD过程、溅射过程、扩散过程、原子层沉积过程或其他合适的沉积过程来制成。可以形成第二电介质层110的示例性设备可以在图7至图9中示出。
如图4所示，在第二电介质层110选择性地沉积之后，第三电介质层112可以选择性地生长在第二电介质层110上。因此，导电盖层108的顶表面108a仍被暴露或未被覆盖，并且低于第三电介质层112的顶表面112a。另外，多个凹进区域113可以在第三电介质层112中形成。凹进区域113可以具有暴露第三电介质层112的侧壁。在一些实施例中，凹进区域113的侧壁可以进一步暴露第二电介质层110的一部分。凹进区域113可以具有暴露导电盖层108的底部部分。
在一些实施例中，第三电介质层112可以具有与第二电介质层110的蚀刻电阻率不同的蚀刻电阻率。第三电介质层112可以具有介于1nm与5nm之间的厚度。第三电介质层112可以由含金属的电介质或金属氧化物制成，诸如Al2O3、HfO2、ZrO2、TiO2以及它们的组合。在一些实施例中，第三电介质层112可以是含非金属的电介质，诸如SiC或SiCN，其对第四电介质层具有蚀刻选择性，使得蚀刻等离子体可以比去除第三电介质层更快地去除第四电介质层。与第二电介质层110相比，第三电介质层112可以相对较薄。例如，第二电介质层的高度可以是第三电介质层的高度的至少两倍大。当然，根据不同的制造条件，第二电介质层和第三电介质层可以具有其他厚度比率。
在图5中，第二布线层(也被称为第四电介质层)114在第三电介质层112和导电盖层108上形成，使得凹进区域113被第二布线层114填充。第二布线层114由第四电介质材料制成，诸如低K材料、SiO2或其他合适的电介质材料。如图5所示，第四电介质层114可以覆盖第二电介质层和第三电介质层以及导电盖层，并且提供平面顶表面。换句话说，衬底100可以涂覆有第四电介质层114，以便在后续步骤中形成附加金属层。典型地，集成电路可以具有一定数量的布线层，诸如10至20个布线层。在完成一个布线层之后(通常在给定层的金属化和平坦化之后)，可以创建下一布线层。
仍参考图5，硬掩模层116可以形成在第四电介质层114上。硬掩模层116可以是单层，诸如TiN层，或者包括多个层。在硬掩模层的顶部上，可以沉积光刻胶层(未示出)并通过光刻工艺(例如，光刻法或电子束光刻法)进行图案化，该光刻工艺可以进一步包括光刻胶涂覆(例如，旋涂涂覆)、软烘、掩模对准、曝光、曝光后烘烤、光刻胶显影、冲洗、干燥(例如，旋转干燥和/或硬烘)等。在光刻胶中形成的图案随后可以通过蚀刻过程转换成硬掩模层，并且进一步转换成第二布线层114的部分以形成一个或多个互连开口(未示出)。互连开口中的每一个可以具有用于后续金属化的沟槽开口和/或过孔开口以形成一个或多个互连结构，诸如一个或多个双镶嵌结构。
在图6中，在第二布线层(或第四电介质层)114内形成互连开口(未示出)之后，在其中形成的互连开口可以进行金属化，也就是，填充导电材料120。导电材料120可以是铜、钨、钌、钴或其他合适的材料。这样的金属化可以包括沉积衬垫(或阻挡层)122，接着是沉积块状导电材料120。块状导电材料120可以进一步覆盖第四电介质层114的顶表面。可以应用表面平坦化过程(诸如CMP过程)以从第四电介质层的顶表面去除过多的导电材料120。留在互连开口中的导电材料120就变成互连结构。衬垫122可以由Ti、TiN、Ta、Ta或其他合适的材料制成。
仍参考图6，互连结构118形成在第四电介质层114中。互连结构118可以具有沟槽结构118a和过孔结构118b，该过孔结构置于沟槽结构下方并连接到沟槽结构。过孔结构118b可以具有第一部分118b’和第二部分118b”。过孔结构的第一部分118b’置于导电盖层108上，并且第一部分118b’的侧壁与第三电介质层112直接接触。在一些实施例中，第一部分118b’的侧壁被第三电介质层112包围。在一些实施例中，基于过程条件，第一部分118b’的侧壁还与第二电介质层110的一部分直接接触。第二部分118b”设置在第一部分118b’上。第二部分118b”可以进一步置于第三电介质层112上并与第三电介质层112直接接触。互连结构118通过过孔结构118b电耦合到导电结构106b。
一旦形成了互连结构118，就完成了半导体器件200。半导体器件200具有衬底100。衬底100具有形成在第一电介质层102中的导电结构106。在导电结构106上选择性地放置导电盖层108。第二电介质层110选择性地设置在第一电介质层102上，使得导电盖层108的侧壁被第二电介质层110包围。第三电介质层112选择性地形成在第二电介质层110上，使得第三电介质层112的顶表面高于导电盖层108的顶表面。进一步地，形成互连结构118。互连结构118通过互连结构的过孔结构电耦合到导电结构106b中的一个。
在所披露的半导体器件200中，选择性地生长的双层电介质(例如，第一电介质层和第二电介质层)提供过孔结构(例如，118b)与下面的导电结构(例如，106b)之间的自对准以及免受由未对准引起的电容问题。例如，即使对应的光刻图案(例如，过孔开口)没有完美地配准以与预期的金属线(例如，导电结构106b)对准，双层电介质也可以将过孔开口引导到预期的下面金属线(例如，导电结构106b)或其他导电结构，因为与第四电介质层相比，第三电介质层具有更低的蚀刻速率。在所披露的半导体器件200中，双层电介质的高度大于导电盖层的高度，这可以防止过孔结构118b与任何相邻的导电结构重叠并且在过孔结构118b与相邻的下面的导电结构之间提供足够的距离，以防止缺陷，诸如电短路。
在所披露的方法中，第一电介质层、第二电介质层和第四电介质层可以由相同的电介质材料制成。在其他实施例中，第一电介质层可以由超低K材料制成，第二电介质层可以由氧化硅制成，第三电介质层可以由金属氧化物制成，并且第四电介质层可以是超低K膜。因此，活性金属(例如，导电结构106)上不需要SiCN蚀刻终止层，并且超低k材料(例如，第四电介质层114)可以形成在下面的金属层(例如，导电结构106)/布线层(例如，第一电介质层)上。在所披露的方法中，所引入的双层电介质和所引入的导电盖层只导致自电容(寄生电容)增加约1％至2％。但考虑到过孔结构的第一部分可以与下面的导电结构自对准并且过孔的第二部分具有比第一部分增加的过孔大小以减小过孔电阻，过孔电阻可以通过允许过孔大小增加而减小5％以上。因此，本文的技术提供在对性能影响最小的情况下减少缺陷(例如，未对准)的益处。
所披露的方法还提供生产量的益处。所披露的方法可以在共用平台或共用工具内实施，其中不同的室分别用于金属盖沉积和电介质层沉积，并且所有对应的模块可以连接到单个平台或圆晶服务***。在其他实施例中，同一室可以用于沉积两种电介质材料。
图7是根据本披露的一些实施例的被配置为形成互连结构的第一半导体设备700的示意图。如图7所示，设备700可以提供化学气相沉积(CVD)过程。设备700可以包括被配置为接收圆晶的多个圆晶装载端口702，以及被配置为将圆晶从圆晶装载端口运输到装载锁706的圆晶处理器704。装载锁706充当辅真空室以容纳圆晶并且进一步将圆晶转移到加工室。设备700还包括多个加工室710至716以及被配置为在加工室之间转移圆晶的圆晶转移机构708。
设备700可以包括被配置为沉积导电盖层(诸如钌)的第一加工室710，以及被配置为通过等离子体过程或H2O蒸气过程来去除导电结构上的表面氧化物的处理室712。处置室712还可以提供退火过程，以及有助于导电盖层、第二电介质层和第三电介质层的选择性生长的自对准单层(SAM)的沉积。设备700进一步包括被配置为形成可以由SiO制成的第二电介质层的第二沉积室714，以及被配置为形成可以由金属氧化物制成的第三电介质层的第三沉积室716。
基于设备700的用于形成SiO的示例性沉积过程可以涉及施加加工气体SiH4和N2O、在300℃与400℃之间的处理温度以及在2托与3托之间的处理压力。用于形成钌的示例性沉积过程可以涉及将Ru CVD前体引入到第一加工室710中，并且引入在400℃与600℃之间的处理温度。Ru CVD前体包括Ru(acac)3(acac也被称为乙酰丙酮化物)、Ru(EtCp)2(EtCp也被称为乙基环戊二烯基)、Ru3(CO)12等。
图8是根据本披露的一些实施例的被配置为形成互连结构的第二半导体设备800的示意图。如图8所示，半导体设备800可以包括多个圆晶装载端口802、圆晶处理器804、一个或多个装载锁806、多个加工室810至814，以及圆晶转移机构808。加工室包括被配置为形成金属层(诸如导电盖层)的第一加工室810、具有与上述处置室712类似的功能的处置室812，以及第二加工室814。与设备700相比，第二加工室814可以在原地产生SiO电介质层和金属氧化物层。换句话说，第二加工室814可以首先形成SiO层并且随后形成金属氧化物层。
图9是根据本披露的一些实施例的被配置为形成互连结构的第三半导体设备900的示意图。与设备700或800相比，设备900可以提供更简洁的布局和更高的生产量。如图9所示，设备900可以包括多个圆晶装载端口902、圆晶处理器904、一个或多个装载锁906，以及两个平台A和B。平台A被配置为执行金属的沉积和处置。平台A包括被配置为操作金属沉积的第一室910、用于清除来自前一步骤的前体的第一清洗室912、被配置为操作等离子体处置(诸如Ar或H2等离子体处置)以从导电结构去除表面氧化物的等离子体处置室914、第二清洗室916，以及处置室918。处置室可以操作退火，或者形成自对准单层。
设备900的平台B被配置为产生电介质层。例如，平台B具有被配置为形成第一电介质材料的第一准备室920、被配置为清洗来自前一步骤的前体的第一清洗室922、被配置为产生第二电介质材料的第二准备室924、第二清洗室926、被配置为产生第三电介质材料的第三准备室928，以及第三清洗室930。
在示例性制造过程中，圆晶可以被送到平台A。在等离子体处置室914中，圆晶可以接收等离子体处置以去除下面的导电结构(例如，导电结构106)的顶表面上的表面氧化物。圆晶然后被送到第二清洗室916以去除来自等离子体处置室914的加工气体的残余。圆晶然后可以在第一室910中接收金属层沉积，诸如Ru沉积，并且然后被送到第一清洗室922以去除Ru CVD前体。圆晶然后通过圆晶转移机构908被送到平台B。在平台B中，圆晶可以在第一准备室920中接收第一电介质材料(例如，第二电介质层)，并且然后被送到第一清洗室922以去除来自第一电介质材料的形成的CVD前体。圆晶然后被送到第二准备室924以接收第二电介质材料(例如，第三电介质层)。圆晶然后被转移到第二清洗室926以去除来自第二电介质材料的形成的前体。圆晶进一步被送到第三准备室928以接收第三电介质材料(例如，第四电介质层)，并且随后被送到第三清洗室930以去除来自第三电介质材料的形成的前体。
图10是用于制造互连结构的过程300的流程图。过程300以步骤310开始，其中在多个导电结构上选择性地形成导电盖层。导电结构形成在第一电介质层中，其中第一电介质层的顶表面与导电结构的顶表面齐平。在一些实施例中，可以如参考图1、图2A和图2B所示的那样执行步骤310。
过程300然后进行到步骤320，其中在第一电介质层上形成第二电介质层。第二电介质层选择性地置于第一电介质层上，使得导电盖层的顶表面被暴露或未被覆盖，并且导电盖层的侧壁被第二电介质层包围。在一些实施例中，可以如参考图3所示的那样执行步骤320。
过程300进行到步骤330，其中在第二电介质层上形成第三电介质层。第三电介质层选择性地置于第二电介质层上，使得导电盖层的顶表面被暴露或未被覆盖，并且低于第三电介质层的顶表面。在一些实施例中，可以如参考图4所示的那样执行步骤330。
在过程300的步骤340中，在多个导电结构和第三电介质层上形成第四电介质层。在一些实施例中，可以如参考图5所示的那样执行步骤340。
过程300然后进行到步骤350，其中在第四电介质层内形成互连结构。该互连结构包括过孔结构，该过孔结构具有：第一部分，该第一部分置于该导电盖层上，使得该第一部分的侧壁被该第三电介质层包围；以及第二部分，该第二部分设置在该第一部分和该第三电介质层上。在一些实施例中，可以如参考图6所示的那样执行步骤350。
应当注意，可以在过程300之前、期间和之后提供附加的步骤，并且对于过程300的附加实施例，所描述的步骤中的一些可以被替换、消除或以不同的顺序执行。在随后的过程步骤中，可以在半导体器件200上形成各种附加的互连结构(例如，具有导线和/或过孔的金属化层)。此类互连结构将半导体器件200与其他接触结构和/或有源器件电连接以形成功能电路。也可以形成附加的器件特征，诸如钝化层、输入/输出结构等。
在前面的描述中，已经阐明了具体细节，诸如加工***的特定几何形状以及对其中使用的各种部件和工艺的描述。然而，应当理解，本文的技术可以在脱离这些具体细节的其他实施例中实践，并且这些细节是出于解释而非限制的目的。已经参考附图描述了本文披露的实施例。类似地，出于解释的目的，已经提出了具体的数字、材料和配置以便提供透彻的理解。然而，可以在没有这些具体细节的情况下实践实施例。具有基本相同的功能结构的部件由相似的附图标记表示，并且因此可以省略任何多余的描述。
已经将各种技术描述为多个独立的操作以帮助理解各种实施例。描述的顺序不应当解释为意味着这些操作一定是依赖于顺序的。实际上，这些操作无需按照呈现的顺序执行。可以以与所描述的实施例不同的顺序来执行所描述的操作。在附加实施例中，可以执行各种附加操作和/或可以省略所描述的操作。
如本文所使用的，“衬底”或“目标衬底”通常是指根据本发明被处理的对象。衬底可以包括器件(特别是半导体或其他电子器件)的任何材料部分或结构，并且可以例如是基础衬底结构(诸如，半导体晶圆、掩膜版)、或基础衬底结构之上或上覆的层(诸如，薄膜)。因此，衬底不限于图案化或未图案化的任何特定基础结构、下层或上覆层，而是设想为包括任何这种层或基础结构、以及层和/或基础结构的任何组合。该描述可以参考特定类型的衬底，但这仅出于说明目的。
本领域技术人员还将理解，在仍然实现本发明的相同目的的同时，可以对上述技术的操作做出许多改变。本披露的范围旨在包含这些改变。因此，本发明的实施例的前述描述不旨在是限制性的。相反，对本发明实施例的任何限制在所附权利要求中进行了呈现。

Claims (20)

1.一种用于加工衬底的方法，该方法包括：
提供衬底，该衬底包括第一电介质层、形成在该第一电介质层中的多个导电结构，该第一电介质层的顶表面与这些导电结构的顶表面齐平；
在这些导电结构上形成导电盖层，该导电盖层选择性地置于这些导电结构上，该导电盖层具有顶表面和侧壁；
在该第一电介质层上形成第二电介质层，该第二电介质层选择性地置于该第一电介质层上，使得该导电盖层的顶表面未被覆盖，并且该导电盖层的侧壁被该第二电介质层包围；
在该第二电介质层上形成第三电介质层，该第三电介质层选择性地置于该第二电介质层上，使得该导电盖层的顶表面未被覆盖，并且低于该第三电介质层的顶表面；
在该多个导电结构和该第三电介质层上形成第四电介质层；以及
在该第四电介质层内形成互连结构，该互连结构包括过孔结构，该过孔结构具有：第一部分，该第一部分置于该导电盖层上，并且该第一部分的侧壁被该第三电介质层包围；以及第二部分，该第二部分设置在该第一部分和该第三电介质层上。
2.如权利要求1所述的方法，其中，在形成该第二电介质层之后，该导电盖层选择性地沉积在该多个导电结构上。
3.如权利要求1所述的方法，其中，该过孔结构的第二部分设置在沟槽结构与该过孔结构的第一部分之间，并且具有比该过孔结构的第一部分更大的临界尺寸，以便减小该过孔结构的过孔电阻。
4.如权利要求1所述的方法，其中，该导电盖层包括钌、钨、镍或钴中的至少一种。
5.如权利要求1所述的方法，其中，该第二电介质层的高度是该第三电介质层的高度的至少两倍大。
6.如权利要求1所述的方法，其中，该第三电介质层由含金属的电介质材料制成。
7.如权利要求1所述的方法，其中，该第二电介质层和该第三电介质层两者在同一沉积室中形成。
8.如权利要求1所述的方法，其中，通过使用共用加工工具来形成该导电盖层、该第二电介质层和该第三电介质层，该共用加工工具包括被配置为分别形成该导电盖层、该第二电介质层和该第三电介质层的一个或多个室。
9.如权利要求1所述的方法，其中，在该第四电介质层内形成该互连结构进一步包括：
通过蚀刻过程在该第四电介质层中形成互连开口，该互连开口包括沟槽开口和过孔开口，该过孔开口置于该沟槽开口下方并且暴露该多个导电结构中的一个；
形成阻挡层以覆盖该互连开口和该多个导电结构中的未被覆盖的导电结构；
在该阻挡层上形成导电层以填充该互连开口，该导电层进一步覆盖该第四电介质层的顶表面；以及
执行表面平坦化过程以去除该第四电介质层的顶表面上的过多导电层。
10.如权利要求9所述的方法，其中，该第三电介质层被配置为当在该第四电介质层内形成该互连开口时保护该第二电介质层免受该蚀刻过程。
11.如权利要求5所述的方法，其中，该第二电介质层的高度在3nm至15nm的范围内，使得该第二电介质层防止这些导电结构与该互连结构之间发生电短路。
12.一种半导体器件，包括：
多个导电结构，该多个导电结构形成在第一电介质层中，该多个导电结构的顶表面与该第一电介质层的顶表面是共平面的；
导电盖层，该导电盖层选择性地置于这些导电结构上，该导电盖层具有顶表面和侧壁；
第二电介质层，该第二电介质层选择性地置于该第一电介质层上，使得该导电盖层的侧壁被该第二电介质层包围；
第三电介质层，该第三电介质层选择性地置于该第二电介质层上，使得该导电盖层的顶表面低于该第三电介质层的顶表面；
第四电介质层，该第四电介质层布置在该多个导电结构和该第三电介质层上；以及
互连结构，该互连结构形成在该第四电介质层中，该互连结构包括沟槽结构和过孔结构，该过孔结构置于该沟槽结构下方并连接到该沟槽结构，该过孔结构具有：第一部分，该第一部分置于该导电盖层上，并且该第一部分的侧壁被该第三电介质层包围；以及第二部分，该第二部分设置在该第一部分和该第三电介质层上。
13.如权利要求12所述的半导体器件，其中，该过孔结构的第二部分设置在该沟槽结构与该过孔结构的第一部分之间，并且具有比该过孔结构的第一部分更大的临界尺寸，以便减小该过孔结构的过孔电阻。
14.如权利要求12所述的半导体器件，其中，该过孔结构的第一部分电耦合到该多个导电结构中的一个。
15.如权利要求12所述的半导体器件，其中，该导电盖层包括钌、钨、镍或钴中的至少一种。
16.如权利要求12所述的半导体器件，其中，该第二电介质层的高度是该第三电介质层的高度的至少两倍大。
17.如权利要求12所述的半导体器件，其中，该第三电介质层由含金属的电介质材料制成。
18.一种半导体器件，包括：
第一导电结构，该第一导电结构形成在第一电介质层中，该第一导电结构从该第一电介质层的顶表面延伸到该第一电介质层中；
导电盖层，该导电盖层选择性地设置在该第一导电结构上，该导电盖层具有顶表面和侧壁；
电介质堆，该电介质堆选择性地设置在该第一电介质层上，该导电盖层的侧壁被该电介质堆包围，该电介质堆的顶表面高于该导电盖层的顶表面；以及
第二导电结构，该第二导电结构形成在该第一导电结构上，该第二导电结构具有：第一部分，该第一部分置于该导电盖层上，并且该第一部分的侧壁被该电介质堆包围；以及第二部分，该第二部分设置在该第一部分和该电介质堆上，该第二导电结构的第二部分具有比该第二导电结构的第一部分更大的临界尺寸，以便减小该第二导电结构的电阻。
19.如权利要求18所述的半导体器件，其中，该电介质堆包括设置在该第一电介质层上的第二电介质层、以及置于该第二电介质层上的第三电介质层。
20.如权利要求19所述的半导体器件，其中，该第二电介质层的高度是该第三电介质层的高度的至少两倍大。
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