TWI590380B - 一種製造半導體元件內連線結構的方法 - Google Patents

一種製造半導體元件內連線結構的方法 Download PDF

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TWI590380B
TWI590380B TW104115418A TW104115418A TWI590380B TW I590380 B TWI590380 B TW I590380B TW 104115418 A TW104115418 A TW 104115418A TW 104115418 A TW104115418 A TW 104115418A TW I590380 B TWI590380 B TW I590380B
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蔡政勳
張鈺聲
吳佳典
李忠儒
嚴永松
陳俊光
包天一
劉如淦
眭曉林
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台灣積體電路製造股份有限公司
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Description

一種製造半導體元件內連線結構的方法
本發明是有關於一種半導體元件的製作方法，特別是有關於製造具多層連線結構的半導體元件。
半導體積體電路工業經歷指數型成長，技術上的創新具體展現在積體電路的材料和設計上，創造數個世代的積體電路，使一代又一代的積體電路較前一代有著越小越來越複雜的電路。如今的積體電路革命，積體電路的功能密度(即單位晶片面積所包含的互相內連線的元件數量)逐漸增加，而其幾何面積(例如：可以利用製造流程創造的最小元件(或線路))則是逐漸縮小，這種尺寸微縮製程一般來說可使產出效率增加且降低相關的製造成本，但尺寸微縮製程同樣增加處理以及製造積體電路的複雜性。因此，使用這些先進的技術必須了解到，必需具有固定的積體電路處理以及製造流程，當半導體元件如金屬氧化物半導體場效電晶體(Metal-Oxide-Semico- nductor Field-Effect Transistor，MOSFET)都能在不同世代的製程中逐漸被微縮，而功能是用來連接電晶體(以及其他裝置)這些相關的互連導線以及貫通孔，也在改進積體電路的表現上扮演重要角色。
根據本發明一實施方式，提出了一種製造半導體元件的方法，包含提供具有介電層於其上的基底，且介電層上具有複數個溝槽，定義貫通孔圖案於基底上，形成阻隔材料層在複數個溝槽中至少一者的側壁，以貫通孔圖案及阻隔材料層作為遮罩元件，在介電層進行蝕刻以得到複數個貫通孔，令複數個貫通孔之一連接至第一溝槽的底端，以及填入導電材料於已蝕刻之貫通孔以及複數個溝槽。
根據本發明一實施方式，提出了一種半導體製作方法，包含提供具有介電層於其上的基底，形成複數個溝槽在介電層上，定義貫通孔圖案於設置在複數個溝槽上方的圖案層，形成阻隔材料層在位於貫通孔圖案的複數個開孔下方區域中的複數個溝槽，其中阻隔材料層在複數個溝槽中至少一者填滿介電層及圖案層間的間隙，以貫通孔圖案及阻隔材料作為遮罩元件，蝕刻介電層以得到貫通孔，以及填入導電材料於已蝕刻之貫通孔以及複數個溝槽內。
根據本發明一實施方式，提出了一種半導體製作方法，包含提供具有介電層於其上的基底，且介電層上具有複數個溝槽，其中複數個溝槽提供定通道給半導體元件內的互連 層，形成阻隔材料共形層在基底及複數個溝槽上，蝕刻阻隔材料共形層，使得複數個溝槽中的第一溝槽之底面區域暴露出來，蝕刻貫通孔，使貫通孔自第一溝槽之底面區域延伸進入介電層，其中貫通孔的尺寸由阻隔材料共形層之厚度決定。
100‧‧‧方法
102~110‧‧‧步驟
200‧‧‧方法
202~218‧‧‧步驟
300‧‧‧半導體元件
302‧‧‧基底
304‧‧‧介電層
306‧‧‧蝕刻終止層
308‧‧‧第一硬遮罩層
310‧‧‧第二硬遮罩層
312‧‧‧溝槽
402‧‧‧圖案化材料層
404‧‧‧第一底層
406‧‧‧硬遮罩層
408‧‧‧硬遮罩層
410‧‧‧第二底層
412‧‧‧中層
414‧‧‧光敏層
502‧‧‧開孔
602‧‧‧開孔
802‧‧‧開放區域
902‧‧‧阻隔材料層
904‧‧‧合併區域
906‧‧‧開孔
908‧‧‧開孔
1102‧‧‧貫通孔
1502‧‧‧導體阻障層
1504‧‧‧導體電鍍層
1602‧‧‧貫通路徑
1604‧‧‧金屬線
1700‧‧‧半導體元件
1902‧‧‧區域
2002‧‧‧間隙
2102‧‧‧阻隔材料層
2104‧‧‧合併區域
2302‧‧‧貫通孔
2700‧‧‧方法
2702~2714‧‧‧步驟
2800‧‧‧半導體元件
2902‧‧‧阻隔材料層
3002‧‧‧開孔
3102‧‧‧開孔
3104‧‧‧區域
3302‧‧‧貫通孔
3700‧‧‧方法
3702~3708‧‧‧步驟
3802‧‧‧區域
S‧‧‧跨距寬度
W‧‧‧溝槽寬度
本發明之上述和其他目的、特徵、優點與實施例，透過下方的實施例搭配相對應的圖式能更明顯易懂，必須要強調的是圖式之繪示為本於實務，圖式繪示之不同特徵並非該特徵之實際尺寸比例，必須了解到這些不同特徵可能會因為解說之方便而放大或縮小其尺寸：圖1為根據本發明之一種製造半導體元件(如：積體電路)內連線結構的方法之一實施方式的流程圖。
圖2為根據圖1之一種製造半導體元件內連線結構的方法之另一實施方式的流程圖。
圖3-16為根據圖2之一實施方式於不同製造階段的半導體元件內連線結構的元件剖面圖。
圖17-26為根據圖2之另一實施方式於不同製造階段的半導體元件內連線結構的元件剖面圖。
圖27為根據圖1之一種製造半導體元件內連線結構的方法之又一實施方式的流程圖。
圖28-36為根據圖27之一實施方式於不同製造階段的半導體元件內連線結構的元件剖面圖連線結構。
圖37為圖2及/或圖7之方法中用來決定阻隔材料厚度的一種實施方式之流程圖.
圖38a和圖38c為根據本發明一或多實施態樣中用以定義貫通孔圖案於複數個溝槽上的多個實施方式之上視圖；圖38b和圖38d為根據本發明一實施態樣中用以定義貫通孔圖案於複數個溝槽上的多個實施方式之剖面圖。
以下將以圖式揭露本發明之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施方式中，這些實務上的細節是非必要的。此外，當一個元件被稱為『在…上』時，它可泛指該元件直接在其他元件上，也可以是有其他元件存在於兩者之中。相反地，當一個元件被稱為『直接在』另一元件，它是不能有其他元件存在於兩者之中間。如本文所用，詞彙『及/或』包含了列出的關聯項目中的一個或多個的任何組合。
此外，相對詞彙，如『下』或『底部』與『上』或『頂部』，用來描述文中在附圖中所示的一元件與另一元件之關係。相對詞彙是用來描述裝置在附圖中所描述之外的不同方位是可以被理解的。例如，如果一附圖中的裝置被翻轉，元件將會被描述原為位於其它元件之『下』側將被定向為位於其他元件之『上』側。例示性的詞彙『下』，根據附圖的特定方位可以包含『下』和『上』兩種方位。同樣地，如果一附圖中 的裝置被翻轉，元件將會被描述原為位於其它元件之『下方』或『之下』將被定向為位於其他元件上之『上方』。例示性的詞彙『下方』或『之下』，可以包含『上方』和『上方』兩種方位。
請參照圖1，圖1為根據本發明多個實施方式繪示一種製造半導體元件(如：積體電路)內連線結構的方法100之實施方式的流程圖。製造半導體元件的方法100將會先簡單在下面陳述，於討論圖2和圖27時，將提供更進一步製造半導體元件內連線結構的方法100之實施例。因此，在圖2和圖27中所描述的方法，一樣適用於方法100。
方法100從步驟102提供基底開始，基底包含半導體基材，如：矽晶圓。選擇性地或是附加地，基底可加上其他材料，如：元素半導體，像是鍺半導體；化合物半導體，像是碳化矽、砷化鎵、砷化銦、磷化銦；複合半導體，像是矽鍺半導體、碳化矽鍺半導體、磷化砷鎵半導體、磷化銦鎵半導體；或其他合適的材料。在一實施方式中，基底包含磊晶層，如：於基底上鋪覆基極半導體層。在一實施方式中，基底可包含矽晶絕緣體結構。
在多個實施方式中，基底可更包含不同的特徵，例如：摻雜區域，透過如離子注入法、擴散法等其他合適的製程製作於基底上，這些摻雜區域包含N型井區、P型井區、源極區或汲極區(包含，如：低摻雜區)，摻雜通道區…等，以及其他類似的區域。在多個實施方式中，基底可更包含絕緣特徵，例如：淺溝槽絕緣特徵及/或其他絕緣材料。在多個實施 方式中，基底可包含閘極結構或層疊的介電層及/或導電層設置在基底上。在多個實施方式中，一個閘極結構包含介面層、介電層(例如：High-k介電材料或其他合適的閘極介電材料)以及電極層，如：多晶矽或者金屬閘極電極層及/或其他合適的材料層。這些特徵可被配置而形成多種不同的半導體元件，例如：互補式金屬氧化物半導體場效電晶體、影像傳感器、發光二極體、存儲元件、電阻、電容及/或其他元件。
在多個實施方式中，基底可包含至少一層層間介電層，層間介電層包含介電材料層，像是介電常數較熱氧化矽為低的介電材料(被稱做低介電常數材料)，如：氧化矽、氮化矽及/或其他合適的介電材料。在多個實施方式中，層間介電層可透過適合的製程形成，如：旋塗式沉積法、化學氣相沉積製程及/或其他製程。此處所用之層間介電層的介電材料是用來分隔金屬層跟多層內連線結構的貫通孔，將繼續在下文中討論。
基底可包含一或多個導電特徵(如：導線或者貫通孔)形成於基底上。這些導電特徵可形成部分的內連線結構來作為多層互連佈線結構的一部分。一般來說，多層互連佈線結構通常包含多個導電層(可當作金屬層)、接點及/或貫通路徑提供互相連接點予導電層及/或其他種類的導電特徵。本揭露所用的貫通路徑可包含接觸特徵，根據不同層次，這些貫通路徑可連接導線、導線間線路、摻雜區、電晶體閘極、電容器極板及/或其他種類的半導體元件或者積體電路。在一實施方式中，這些多層互連佈線結構上的導電特徵可包含阻障層及佈線 層。在一實施方式中，導電特徵包含：鋁、銅、鎢等各自的合金、前述金屬的複合組合及/或其他合適的導電材料。舉例來說，這些導電特徵也可包含矽化物特徵，像是設置在源極、汲極或者半導體元件的閘極。在一實施方式中，層間介電層設置於導電特徵間來提供適當的絕緣。
製造半導體元件內連線結構的方法100可用來形成部分上述的多層互連佈線結構。換句話說，在多層互連佈線結構上的導線及貫通路徑(包含接點)，可透過方法100中一或多個步驟來形成。
在步驟102中所提供之基底具有複數個溝槽的圖樣，例如：設置具複數個溝槽的圖樣於基底介電層上，像是層間介電層上。複數個溝槽的圖樣可提供形成溝槽結構去作為定通道形成導電特徵，像是形成金屬層或者互連佈線結構的導線(或者多層互連佈線結構)。複數個溝槽的圖樣可透過適當的光微影製程及蝕刻製程來形成複數個溝槽。舉例來說，先將光敏材料(光阻劑)設置於基底上一或多層介電材料上，再使用光遮法選擇性移除其中一些特定區域的光阻劑來形成佈線路線，接著使用光阻劑所形成的遮罩元件來進行蝕刻製程，透過蝕刻製程來蝕刻掉部分的介電層，藉此形成前述之溝槽。如後討論，接著進行金屬沉積製程來填滿複數個溝槽形成互連導電層。
於基底上製造可形成互連導電層(像是金屬線，如：第一金屬層、第二金屬層等)的複數個溝槽後，在步驟104中定義貫通孔圖案在基底上。貫通孔圖案可形成於一或多層基底上，而且設置於複數個溝槽上。貫通孔圖案可定義於各個不 同的層，包含像是光敏層以及硬遮罩層。定義貫通孔圖案可能與製造具有複數個貫通路徑的層相關聯，具有複數個貫通路徑的層將由貫通孔圖案與步驟102中的複數個溝槽來定義，於導電互連層下方形成。換句話說，在一實施方式中，於複數個溝槽內製造導電線Mx+1，同時貫通孔圖案形成導電貫通路徑Vx，貫通孔圖案可用來定義導電貫通路徑Vx自動對準導電線Mx+1，如下所述。一實施例中的貫通孔圖案包含下方所描述的圖2中方法200的步驟206及/或圖27中方法2700的步驟2706。步驟104可比步驟106先或後進行。
方法100接著進行步驟106，步驟106於複數個溝槽的側壁上形成阻隔材料層。在多個實施方式中，先沉積由阻隔材料組成之共形層，接續再對阻隔材料共形層進行蝕刻，將阻隔材料共型層自部分的溝槽移除(例如：接著要形成貫通孔的溝槽底面)。在方法200中的步驟210及方法270中的步驟2706將分別提供不同實施例。阻隔材料層組成成份之挑選需考慮將形成複數個溝槽及/或貫通路徑之介電層的材料(例如：低介電常數介質)，使得進行蝕刻製程時，蝕刻將對材料具有蝕刻選擇性。舉例來說，阻隔材料層包含氧化鈦、氮化鈦、非晶碳、前述材料之組合及/或其他合適的材料。形成阻隔材料層的方法，舉例來說，像是透過原子層沉積製程或物理氣相沉積製程。所形成的阻隔材料層之厚度有可能會經過特定的挑選來彌補應對準複數個溝槽而未對準之貫通孔圖案所造成的誤差。阻隔材料層可在貫通孔圖案形成前或後於複數個溝槽去 形成。在多個實施方式中，阻隔材料層只在沒有被貫通孔圖案去遮蔽或保護的複數個溝槽中形成。
方法100接著進行步驟108，步驟108為蝕刻貫通孔。利用貫通孔圖案及阻隔材料層當作遮罩元件進行蝕刻製程製造貫通孔，所謂的遮罩元件是指能遮蔽或保護遮罩元件下方區域不進行更進一步製程的一種特徵，像是蝕刻製程或注入製程。在一實施方式中，貫通孔的臨界尺寸(如：寬度)被設置於貫通孔圖案側壁上之阻隔元件間的距離所限制。在一實施方式中，貫通孔可被蝕刻在介電層上。在一實施方式中，形成貫通孔的蝕刻貫通孔製程包含蝕刻具有複數個溝槽的介電層，也就是說，蝕刻形成的貫通孔延伸到複數個溝槽的下方。
在此步驟或其後的蝕刻貫通孔製程可使貫通孔進一步延伸穿過具有複數個溝槽的介電層(或多個介電層)而與介電層下方導電特徵接觸(例如：閘極特徵、矽化物特徵、電容電極板、其他的導電線路及/或其他特徵)。
如同圖1所繪示步驟102的敘述以及方法100中其後的步驟，包含使用溝槽優先製程，即先在介電層上蝕刻溝槽(與佈線路徑相對應)，接著才蝕刻貫通孔來與第一溝槽互相連接於所預期之地點。在一實施方式中，複數個溝槽與複數個貫通孔是互相垂直的，然而方法100的其他實施方式中亦包含形成複數個貫通孔先於複數個溝槽。
方法100接著進行步驟110，步驟110為形成導電材料於前述複數個溝槽及/或複數個貫通孔。導電材料可包含鋁、銅、鎢等各自的合金、前述金屬的複合組合及/或其他合 適的導電材料。沉積形成的導電材料可包含阻障層或佈線層，導電材料可透過原子層沉積製程、電鍍、物理氣相沉積製程及/或其他合適的製程來形成。在一實施方式中，已形成的導電特徵包含導電貫通路徑和溝槽內形成的導電線，複數個導電特徵在基底上的積體電路形成部分的多層互連佈線結構。
在討論圖2中所繪示做為圖1方法100的一種實施方式的方法200之前，必須要先認知到，本揭露中對於一特定實施方式、一實施方式、實施例或其他類似東西的限制，使其包含特定的特徵、特定的結構、特定的步驟或者具特定的性質，但應了解到其並不用以去限制任何實施方式包含這些特定的特徵、特定的結構、特定的步驟或者具特定的性質。
參照圖2繪示製造半導體元件內連線結構的方法200，方法200可作為圖1中方法100的一實施例。圖3-16是按照方法200中一或多個步驟的實施方式來製造半導體元件300。
方法200自步驟202開始，步驟202為提供具有複數個溝槽之基底。步驟202與圖1方法100中的步驟102實質上相似。參照圖3為例，提供基底302，基底302包含半導體基底，像是矽、鍺、碳化矽、砷化鎵、砷化銦、磷化銦、矽鍺、矽鍺碳、磷化砷鎵、磷化銦鎵及/或其他合適的材料。基底302可更包含其他不同的特徵，例如：摻雜區域，可透過像是離子注入法、擴散法等其他合適的製程形成於基底上。這些摻雜區域包含N型井區、P型井區、源極區或汲極區(舉例來說包含低摻雜區)，摻雜通道區…等，以及其他類似的區域。基底302可包含 由閘極結構或者層疊介電層及/或導電層設置於基材上而形成。基底302也可包含多層互連佈線結構的特徵。其中的一或多個特徵可形成多種不同半導體元件的配置，舉例來說，例如：互補式金屬氧化物半導體場效電晶體、影像傳感器、發光二極體、存儲元件、電阻、電容及/或其他元件。在一實施方式中，該一或多個特徵可包含導電接觸面讓貫通路徑可形成。
在半導體元件300中，基底302上方設置有介電層304。在一實施方式中，介電層304包含低介電常數介質的材料。介電層304的示例性材料組合包含但不限於，例如：氧化矽、摻雜氧化矽，像是摻氟氧化矽、摻雜或不摻雜矽玻璃，像是硼磷矽玻璃、磷酸矽玻璃、摻雜或不摻雜熱成長氧化矽、摻雜或不摻雜四乙氧基矽烷沉積氧化矽、有機矽玻璃、多孔性低介電常數材料及/或其他合適的介電材料。在一實施方式中，介電層304可作為層間介電層。介電層可透過適當的製程形成，像是旋塗式沉積法、化學氣相沉積製程、氧化及/或其他合適的製程。介電層304是使用方法200時，形成貫通路徑的目標層。
在一實施方式中，設置蝕刻終止層306於基底302及介電層304間。在其他的實施方式中，蝕刻終止層306可被省略。蝕刻終止層306可包含任何合適的材料包含介電材料，像是氮化矽。在一實施方式中，蝕刻終止層306是接觸墊蝕刻終止層。
在一實施方式中，第一硬遮罩層308被設置於介電層304上，第一硬遮罩層308是由介電材料所形成之硬遮 罩，像是四乙氧基矽烷、其他氧化物及/或其他合適的硬遮罩材料。第二硬遮罩層310被設置於第一硬遮罩層308上，第二硬遮罩層310可為包含金屬的硬遮罩層。第二硬遮罩層310的示例性材料組合包含，像是氮化鈦、氧化鈦。第一硬遮罩層308及/或第二硬遮罩層310的其他實施例可包含二氧化矽、碳化矽及/或其他合適的材料。第一硬遮罩層308及/或第二硬遮罩層310可透過適當的製程，像是物理氣相沉積製程、原子層沉積製程、化學氣相沉積製程及/或其他製程來形成。在一實施方式中，所謂任意層數的硬遮罩層可為一單層結構。第一硬遮罩層308及/或第二硬遮罩層310可作為遮罩元件用以蝕刻位於介電層304上的複數個溝槽312。舉例來說，第一硬遮罩層308及/或第二硬遮罩層310可透過適當的光微影製程及蝕刻製程形成圖案化。
複數個溝槽312可提供圖案作為定通道形成導電特徵，像是半導體元件300的內連線結構之金屬層或者金屬線可在溝槽內形成。舉例來說，溝槽312可作為導電層的定通道，於溝槽312內設置金屬，例如：第一金屬層、第二金屬層等。溝槽312與上述的步驟102中所述實質上相似。
方法200接著進行步驟204，步驟204為沉積形成圖案化材料於基底上。在一實施方式中，圖案化材料包含至少一層可圖案化之光敏材料。圖案化材料包含，例如：多層光阻劑，像是三層阻劑。圖案化材料可更包含硬遮罩層。其他材料，包含後續應用於顯影製程之材料也可應用於圖案化製程。
參照圖4為例，複數個圖案化材料層402形成在基底302上。層疊的複數個圖案化材料層402只是示例性的，並非用來將本揭露限制為特定化之態樣或明確地限定本揭露之範圍，複數個圖案化材料層402包含第一底層404、硬遮罩層406、硬遮罩層408，第二底層410、中層412、光敏層414。第一底層404及/或第二底層410可包含聚合物，例如：分子式為CHxOy的聚合物，其中X及Y皆大於零。在一實施方法中，中層412包含聚合物，例如：分子式為SiCx的聚合物，其中X大於零。其他可用以進行光微影製程之材料的組合包含其他組合的三層阻劑、抗反射層以及其他類似的材料。一或多個第一底層404、第二底層410、中層412、光敏層414可透過適當的製程來形成，如：旋塗式沉積法。
如圖四所繪示，層疊的複數個圖案化材料層402具有兩層硬遮罩層，一或多個硬遮罩層406及408可用來在本揭露所討論的一或多個步驟裡定義貫通孔圖案。硬遮罩層406可為包含金屬的硬遮罩，硬遮罩層408可為介電材料硬遮罩。在一實施方式中，硬遮罩層406包含氧化鈦。在另一實施方式中，硬遮罩層406包含氮化鈦。硬遮罩層406可利用沉積製程形成，像是原子層沉積製程、物理氣相沉積製程、或其他合適的製程。在一實施方式中，透過原子層沉積製程形成包含氧化鈦的硬遮罩層406。舉例來說，在一實施方式中，透過物理氣相沉積製程形成包含氮化鈦的硬遮罩層406，硬遮罩層406的厚度可介於約100埃到500埃之間，沉積硬遮罩層406的製程溫度可介於約攝氏100度到接近250度之間。舉例來說，在一實 施方式中，可透過原子層沉積製程形成包含分子式為SiOx材料的硬遮罩層408，硬遮罩層408的厚度可介於約50埃到200埃之間，沉積硬遮罩層406的製程溫度可介於約攝氏50度到250度之間。
方法200接著進行步驟206，步驟206為定義貫通孔圖案。貫通孔圖案可透過步驟204中的圖案化材料來形成。貫通孔圖案可連接於上述步驟202中藉由導電線Mx+1形成之導電互連層下方所形成之層間/水平面的貫通路徑(如：導電貫通路徑Vx)。在一實施方式中，貫通孔圖案形成接點圖案來互相連接像是閘極結構、源極特徵、汲極特徵、電容等結構或特徵。在一實施方式中，所形成之貫通孔圖案可提供多層互連佈線結構層間互相連接。貫通孔圖案可透過多個步驟形成(例如：多個光敏材料的曝光製程)，該多個步驟(光微影製程/蝕刻製程)可減少接點特徵間的空間(如：接點特徵間隔)。在其他的多個實施方式中，貫通孔圖案可透過一次的光微影製程/蝕刻製程來形成。
參照圖5為例，繪示第一部分的貫通孔圖案。第一部分的貫通孔圖案包含開孔502於一或多個圖案化材料層402，具體來說，開孔502形成於硬遮罩層408，光敏層414可在圖案化形成開孔502之後從該基底302上移除。參照圖6的下一個例子，繪示第二部分的貫通孔圖案。第二部分的貫通孔圖案包含另一開孔602於一或多個圖案化材料層402，具體來說，開孔602同樣形成於硬遮罩層408，光敏材料可形成於圖5的元件上，用以圖案化形成開孔602之後自該基底302上移 除。換句話說，開孔602可在與開孔502不同的光微影製程/蝕刻製程中形成。
步驟206繼續讓貫通孔圖案形成於一或多個下方層。參照圖7為例，由開孔502及開孔602所形成的貫通孔圖案被轉移到硬遮罩層406，可使用電漿蝕刻製程或其他合適的製程定義貫通孔圖案於硬遮罩層406。如圖7所繪示，第一底層404同樣也被蝕刻，然而亦可根據材料間所具有的不同蝕刻選擇性選擇其他的實施方式。
步驟206更透過貫通孔圖案繼續蝕刻下方層，使得貫通孔圖案形成開孔暴露部分的複數個溝槽。參照圖8為例，蝕刻具開孔502及開孔602的貫通孔圖案進入第一底層404、第二硬遮罩層310及蝕刻終止層306。具開孔502及開孔602的貫通孔圖案提供開孔設置於複數個圖案化材料層上，且與複數個溝槽312相連接。圖38a及38c繪示較容易明白之上方視角圖。
如圖8所繪示，由開孔602對預連接之目標溝槽具有輕微地未對準之誤差，可當作貫通孔圖案具有未對準誤差的證據。由於這個未對準的誤差，貫通孔圖案的開放區域802會鄰近原設計上不希望靠近的溝槽部分，則該未對準的誤差在這被視做誤著(mislanding)。換句話說，開放區域802是一部分未對準或誤著的貫通孔圖案(如：該貫通孔圖案開孔未能交會期望中的金屬線)，開放區域802在溝槽側壁及圖案化的第一底層404間形成一間隙。
由於必須要利用這些未對準/誤著之貫通孔圖案來繼續蝕刻貫通孔，會導致蝕刻之貫通孔與預期外的金屬線形成接點(像是在溝槽所形成的金屬線，包含開放區域802)，這會造成半導體元件性能表現的問題，像是短路增加的漏電、線路電阻產生的損失及/或其他的性能表現的問題。因此，希冀能夠提供一個補救方案於相對其他特徵有未對準/誤著之情形的貫通孔圖案。
然而，控制該未對準的誤差是有困難的。舉例來說，對方法200中給定的光微影製程的可具有特定值的淨空間距。舉例來說：在193奈米浸入式微影製程，該製程的淨空間距接近9.6奈米。當導線間距，像是複數個溝槽312間的間距較淨空間距的兩倍為小時，可能就會產生未對準/誤著之貫通路徑，這將會在圖37時有更進一步之細節討論。
因此，方法200接著進行步驟208，步驟208為形成阻隔材料層在步驟206所形成的已蝕刻之貫通孔圖案上。阻隔材料層的厚度只要有足夠的阻隔材料層厚度去填滿任何因為未對準之貫通孔圖案所產生的區域(或間隙)即可。多個實施例中的阻隔材料層厚度約2奈米到5奈米之間。如同下方對圖37之討論，阻隔材料層厚度之選擇必須是貫通孔圖案可能發生之最大的未對準誤差距離的兩倍。
阻隔材料層之組成可包含例如：氧化鈦、氮化鈦或其他具足夠蝕刻選擇率的合適材料。在一實施方式中，阻隔材料層是透過原子層沉積製程所形成，形成阻隔材料層之製程溫度可介於約100度到250度攝氏之間，該製程溫度可經過挑 選來防止週遭的層崩壞(例如：第一底層404)、防止發生氣體釋放及/或其他製程之考量；製程壓力可介於約0.1到10托爾之間，該製程壓力可經過挑選來防止週遭的層崩壞(例如：第一底層404)、防止發生氣體釋放及/或其他製程之考量。
參照圖9為例，阻隔材料層902在該基底302上形成。阻隔材料層902可為共形層。阻隔材料層902藉由形成合併區域904來填滿由於貫通孔圖案未對準所形成的複數個區域和間隙802，該合併區域904可防止在使用貫通孔圖案形成貫通孔(開孔502、602)過程中產生不必要的蝕刻。在沉積阻隔材料層902時，重新界定前述貫通孔圖案所提供的開孔502以及開孔602，且分別形成開孔906及開孔908。開孔906的臨界尺寸(如：寬度)較開孔502小，而減少之臨界尺寸係接近兩倍該阻隔材料層厚度，開孔908的臨界尺寸(如：寬度)較開孔602小，而減少之臨界尺寸也係接近兩倍阻隔材料層厚度。值得再注意的是，開孔908不再具有未對準/誤著之部分(如：開放區域802)。
方法200接著進行步驟210，步驟210為蝕刻阻隔材料層。蝕刻阻隔材料層的蝕刻製程可為非等向性蝕刻。在一實施方式中，使用反應式離子蝕刻製程，反應式離子蝕刻製程可包含鹵素電漿及/或其反應溫度介於約20度到120度攝氏之間。如同在圖10中所繪示為例，自複數個溝槽312底部的開孔906及開孔908移除阻隔材料層902。阻隔材料層902被設置在第一底層404暴露表面上的部分也同樣被移除。
方法200接著進行步驟212，步驟212為用已蝕刻的阻隔材料層及貫通孔圖案作為遮罩元件，於介電層蝕刻貫通孔。貫通孔可蝕刻在介電層，像是低介電常數介電層。如前所述，阻隔材料層的蝕刻選擇率可經過挑選，使被蝕刻的阻隔材料層的蝕刻選擇率介於並非實質被蝕刻的阻隔材料層及介電材料(如：低介電常數材料)間。在一實施方式中，蝕刻選擇率約略比15大。參照圖11為例，在介電層304上蝕刻貫通孔1102，貫通孔1102為利用阻隔材料層902當作遮罩元件來蝕刻，貫通孔1102向下延伸及連接到前面在步驟202所討論的複數個溝槽312中的部份溝槽。如同圖11所繪示，在某些實施方式中，相較前述的層透過貫通孔圖案所形成的貫通孔，如：在第一硬遮罩層308/第二硬遮罩層310上的開孔502，阻隔材料層902提供具有較小寬度之貫通孔1102。
在多個實施方式中，當蝕刻完目標介電層形成貫通孔後，一或多個層從基底上被移除，該一或多個層包含，舉例來說，上述步驟204所討論的複數個圖案化層。參照圖12為例，第一底層404從基底302上被移除。在一實施方式中，使用像是濕式清除、灰化移除或其他合適的製程來移除第一底層。
方法200接著進行步驟214，步驟214為自基底移除阻隔材料層。利用濕式蝕刻製程移除阻隔材料層，示例中的移除製程包含使用過氧化氫蝕刻移除。舉例來說，移除製程可包含過氧化氫濃度約100到2000ppm，移除製程可包含以約30到300rpm的速度旋轉基底。參照圖13為例，阻隔材料層902 從基底302上被移除，同時第二硬遮罩層310也被移除。值得注意的是，在某些實施例中，阻隔材料層902與第二硬遮罩層310是由同材料所製成的。
方法200接著進行步驟216，步驟216為在貫通孔底部開孔。在一實施方式中，貫通孔底部被開孔露出下方導電表面之特徵，特徵包含但不限於：設置於基底上的閘極層疊、源/汲極區域、電容電極板、金屬線(如：第一金屬層)、接觸平板等。參照圖14為例，貫通孔1102下方之蝕刻終止層306被移除。
方法200接著進行步驟218，步驟218為在方法200前述步驟所形成之複數個溝槽及/或複數個貫通孔中形成導電材料。導電材料可透過一或多個沉積步驟形成，例如：原子層沉積製程、物理氣相沉積製程、化學氣相沉積製程、電鍍及/或其他合適的製程來形成。導電材料可包含阻障層、晶種層、佈線層及/或其他多層結構，示例中的導電材料包含鋁、銅、鎢、鈷等各自的合金、前述金屬的複合組合及/或其他合適的導電材料。在一實施方式中，複數個貫通孔及複數個溝槽同時被相同的導電材料填滿。參照圖15為例，導體阻障層1502以及導體電鍍層1504設置在基底302上的複數個貫通孔1102及複數個溝槽312中。
在沉積導電材料後，進行平坦化製程，像是使用化學機械拋光儀器，產生如圖16的效果。圖16繪示一具多層互連佈線結構的半導體元件300進行完平坦化製程後該元件內之貫通路徑1602以及金屬線1604，該貫通路徑1602可被視做 導電貫通路徑Vx，同時該金屬線1604可被視做導電線Mx+1，其中X是後段金屬製程的層數。
因此，圖3到16提供根據圖2中方法200之一或多個步驟所製成半導體元件300的實施例。該半導體元件300以及方法200依據圖1的方法100中多種實施方式繪示，提供較經濟的方法來處理基底上形成之貫通孔圖案所具有的未對準誤差。換句話說，在定義貫通孔圖案後，設置阻隔材料層於溝槽的側壁上，因此，阻隔材料層可設置於該溝槽未受到貫通孔圖案保護的區域。如圖所繪，方法200的多個實施方式提供貫通孔自我校正對準預連接之導電佈線上方的溝槽之製程。方法200的多個實施方式也提供讓未對準之貫通孔圖案在誤差兩倍的阻隔材料層厚度內可以自我校正的製程。方法200的多個實施方式同時提供具有較小臨界尺寸(例如：寬度)的貫通孔。方法200的一實施方式具有其他優點像是同時移除阻隔材料層及硬遮罩層(例如：金屬硬遮罩)，如同圖12-13所繪示移除阻隔材料層902及第二硬遮罩層310。
圖17-26提供另一種圖2中方法200的實施方式。利用半導體元件1700來作為實施例，半導體元件1700有許多面向和前面以圖3-16為基礎的討論有相似的地方，以下將針對與前一實施例不同處進行討論。方法100、方法200的一實施例，再一次藉由圖17-26中的半導體元件1700討論。
因此，現在參照圖2及圖17-26所繪示製造半導體元件內連線結構的方法200，半導體元件內連線結構(如：多層互連佈線結構)包含導電線及導電貫通路徑。
如上述討論，在步驟202，提供具有複數個溝槽之基底。參照圖17為例，所提供之基底302具有複數個溝槽312設置於其上，而基底302、溝槽312、蝕刻終止層306、介電層304、第一硬遮罩層308以及第二硬遮罩層310與之前參照圖2-3的上述討論實質上相似。
如上述討論，同樣的，方法200進行步驟204於基底上形成圖案化材料。參照圖17為例，在基底302上形成複數個圖案化材料層402。層疊的複數個圖案化材料層402只是示例性的，並非用來將本揭露限制為特定化之態樣或明確地限定本揭露之範圍，複數個圖案化材料層402包含第一底層404、硬遮罩層406、硬遮罩層408，第二底層410、中層412、光敏層414。第一底層404、硬遮罩層406、硬遮罩層408，第二底層410、中層412、光敏層414，其中一或多層與之前參照圖2-4的上述討論實質上相似。
方法200接著進行步驟206，步驟206為定義貫通孔圖案。貫通孔圖案可使用上述圖案化材料形成，貫通孔圖案可連接於上述步驟202中藉由導電線Mx+1形成之導電互連層下方所形成之層間/水平面的貫通路徑(如：導電貫通路徑Vx)。在一實施方式中，貫通孔圖案形成接點圖案來互相連接，像是閘極結構、源極特徵、汲極特徵、電容等結構或特徵。在一實施方式中，所形成之貫通孔圖案可提供多層互連佈線結構層間互相連接。貫通孔圖案可透過多個步驟形成(例如：多個光敏材料的曝光製程)，該多個步驟(光微影製程/蝕刻製程)可減少接點特徵間的空間(如：接點特徵間隔)。
參照圖18為例，於硬遮罩層408定義貫通孔圖案(開孔502)的第一部分且接著定義貫通孔圖案的第二部分於其上(如圖18繪示，形成開孔602在第二底層410及中層412上)，接續定義貫通孔圖案於一或多個下方層。參照圖19為例，由開孔502及開孔602所形成之圖案被轉移到第一底層404及/或硬遮罩層406。貫通孔圖案提供開孔502及開孔602設置於部分的複數個溝槽312上，值得注意的是，如同上述根據圖9的討論，圖19同樣繪示開孔602為未對準/誤著之貫通孔圖案，該未對準之貫通孔圖案具有於複數個溝槽312中另一溝槽特徵上方受開孔602覆蓋之區域1902。未對準之貫通孔圖案會造成如同上述於圖9及步驟206所討論之製程及半導體元件性能表現的問題，將在下方圖20處討論。
步驟206繼續蝕刻第一底層404。如圖可見，第一底層404在貫通孔圖案形成的區域被移除。圖20繪示第一底層404被蝕刻後之情況。值得注意的是，因為貫通孔圖案具有未對準的誤差，在第一底層404於鄰近目標貫通孔且未預期會被移除的複數個溝槽312形成區域或者間隙2002。
方法200接著進行步驟208，步驟208為成形阻隔材料在步驟206所形成的已蝕刻之貫通孔圖案上。所形成的阻隔材料層之厚度，需要具有足夠的厚度去填滿任何由於貫通孔圖案未對準以致沒有被遮罩覆蓋之區域或者間隙。阻隔材料層的組合包含，舉例來說，非晶碳。在一實施方式中，阻隔材料層是透過原子層沉積製程形成，實施例中的阻隔材料層厚度大約2到5奈米。如同下面於圖37之討論，在選擇阻隔材料層厚 度時，所形成的阻隔材料層之厚度必須要填滿貫通孔圖案可能形成之未對準誤差的兩倍。
阻隔材料層的材料，例如：非晶碳，形成阻隔材料層之製程溫度可介於約100度到接近250度攝氏之間，該製程溫度可經過挑選來防止週遭的層崩壞(例如：第一底層404)、防止發生氣體釋放及/或其他製程之考量；製程壓力可介於約0.1到約10托爾間，該製程壓力可經過挑選來防止週遭的層崩壞(例如：第一底層404)、防止發生氣體釋放及/或其他製程之考量。形成非晶碳之氣體流可包含：乙烯、氬及/或氖，提供之氣體流流速約介於100到1000單位時間標準毫升數之間。
參照圖21為例，阻隔材料層2102形成在基底302上。阻隔材料層2102可為共形層，阻隔材料層2102可以是非晶碳。阻隔材料層2102形成合併區域2104填滿由於貫通孔圖案未對準所造成之間隙2002。
方法200接著進行步驟210，步驟210為蝕刻阻隔材料層。蝕刻阻隔材料層之蝕刻製程可以是等向性蝕刻。在一實施方式中，蝕刻製程採用電漿蝕刻製程，電漿蝕刻製程可包含由氟化碳產生之電漿，電漿蝕刻製程之製程溫度可介於約20度到120度攝氏。以圖22為例，於圖22繪示的蝕刻製程所進行的蝕刻阻隔材料層包含自複數個溝槽312中的開孔502及開孔602移除阻隔材料層，但阻隔材料依然填滿其他區域，像是間隙2002內的阻隔材料層2102。阻隔材料層2102的區域2104具 有一高度延伸到介電層304之表面上方。在一實施方式中，阻隔材料層的區域2104具有一高度約大於300埃。
方法200接著進行步驟212，步驟212使用已蝕刻的阻隔材料層及貫通孔圖案當作遮罩元件在介電層上蝕刻貫通孔。貫通孔可蝕刻在介電層，像是低介電常數介電層。參照圖23為例，貫通孔2302在介電層304上被蝕刻出來，於蝕刻的過程中，阻隔材料層在區域2104保護介電層304不被蝕刻，貫通孔2302向下延伸且連接到步驟202中所述部分的複數個溝槽312。換句話說，當複數個溝槽312與導電線Mx+1相連接，貫通孔2302可能連接導電貫通路徑Vx，其中X是後段金屬製程的層數。
在多個實施方式中，當蝕刻目標介電層結束形成貫通孔後，一或多個層自基底上被移除，包含像是上述步驟204所討論的圖案化材料層。參照圖24為例，第一底層404自基底302上被移除。在一實施方式中，使用像是濕式清除、灰化移除或其他合適的製程來移除第一底層404。
方法200接著進行步驟214，步驟214為自基底上移除阻隔材料層。阻隔材料層可與第一底層404同時一起被移除，如圖24所繪示。另外地，在數個分離的步驟中移除阻隔材料層，分別或同時地去移除第二硬遮罩層310(例如：氧化鈦、氮化鈦)，如同圖25所繪示。
方法200接著進行步驟216，步驟216為於貫通孔底部開孔。在一實施方式中，貫通孔之底部打開暴露出下方特徵的導電表面，特徵包含但不限於，如：設置於基底上層疊的 閘極、源/汲極區域、電容電極板、金屬線(如：第一金屬層)、接觸平板等。參照圖26為例，貫通孔2302下方之蝕刻終止層306被移除。
方法200接著進行步驟218，步驟218為在前述方法200形成之複數個溝槽及/或複數個貫通孔中形成導電材料。與上述於圖2、圖15和圖16所討論的實質上相似。因此，複數個貫通孔2302和複數個溝槽312將提供給多層互連佈線結構形成貫通路徑和導線。
因此，圖17-26依據圖2中方法200的一或多個步驟，提供半導體元件1700的實施例。半導體元件1700以及方法200依據圖1的方法100中多種實施方式繪示，提供較經濟的方法來處理基底上形成之貫通孔圖案所具有的未對準誤差。換句話說，在定義貫通孔圖案前設置阻隔材料於溝槽的側壁上，因此，阻隔材料層可設置於溝槽未受到貫通孔圖案保護的區域。方法200的多個實施方式及半導體元件1700提供貫通孔自我校正對準預連接之導電佈線上方的溝槽之機制。方法200的多個實施方式也提供讓未對準之貫通孔圖案在誤差兩倍的阻隔材料厚度內可以自我校正的製程。方法200的多個實施方式及半導體元件1700同時提供具有較小臨界尺寸(例如：寬度)的貫通孔。
參照圖27繪示製造半導體元件內連線結構的方法2700。方法2700是上述圖1中方法100的另一個實施例。圖28-36繪示方法270於不同製造階段之半導體元件2800的多個實施例。
方法2700從步驟2702開始，步驟2702為提供具有複數個溝槽之基底。步驟2702可與圖一方法100中步驟102及/或在上述圖2、圖3、圖17的方法200中步驟202實質上相似。參照圖28為例，提供基底302。基底302可與上述圖3及圖17內所討論的實質上相似。半導體元件2800更進一步包含介電層304(例如：低介電常數介電材料)、蝕刻終止層306、第一硬遮罩層308以及第二硬遮罩層310與之前參照圖2、圖3及圖17的上述討論實質上相似。
如同前面多個實施方式的討論，複數個溝槽312可作為定通道形成導電特徵，例如：元件2800的連線結構金屬層或連線結構金屬線可在溝槽內形成。舉例來說，複數個溝槽312可作為導電層的定通道，於複數個溝槽312內設置金屬，例如：第一金屬層、第二金屬層等，複數個溝槽312與上述的步驟102及/或步驟202中所述實質上相似。
方法2700接著進行步驟2704，步驟2704為在複數個溝槽上形成阻隔材料層。阻隔材料層厚度可藉由考量所形成的阻隔材料層具有的厚度足夠去填滿接下來任何因為未對準之貫通孔圖案所產生的區域與否來決定。實施例中的阻隔材料層厚度約4奈米到6奈米之間。然而，當選擇阻隔材料層之厚度時，也可考慮以填滿貫通孔圖案可能會發生之未對準誤差的最大距離來當作阻隔材料層之厚度。
阻隔材料層的材料組合包含氧化鈦、氮化鈦或其他具足夠蝕刻選擇率的適當材料(例如：以欲形成貫通孔的介電層材料當作參考依據)。在一實施方式中，阻隔材料層是透 過原子層沉積製程形成，形成阻隔材料層之製程溫度可介於約100度到250度攝氏之間，該製程溫度可經過挑選來防止週遭的層崩壞或傾倒、防止發生氣體釋放及/或其他製程之考量；製程壓力可介於約0.1到10托爾間，該製程壓力可經過挑選來防止週遭的層崩壞或傾倒。
參照圖29為例，阻隔材料層2902形成在該基底302上，阻隔材料層2902可為共形層。
方法2700接著進行步驟2706，步驟2706為定義貫通孔圖案。貫通孔圖案可透過不同的圖案化材料層來形成，包含：光敏材料、抗反射層、硬遮罩層、三層阻劑及/或其他合適的材料層。貫通孔圖案可連接於上述步驟2702中藉由複數個溝槽形成之導電互連層(導電線Mx+1)下方所形成之層間/水平面的貫通路徑(如：導電貫通路徑Vx)。在一實施方式中，貫通孔圖案形成接點圖案來與例如閘極結構、源極特徵、汲極特徵、電容等互連。在一實施方式中，所形成之貫通孔圖案可提供多層互連佈線結構層間互相連接，貫通孔圖案可透過多個步驟形成(例如：多個光敏材料的曝光製程)，該多個步驟(光微影製程/蝕刻製程)可減少接點特徵間的空間(如：接點特徵間隔)。圖30及圖31繪示一具有多個步驟的光微影製程/蝕刻製程序列，其中包含形成第一部分的貫通孔圖案提供開孔3002以及形成第二部分的貫通孔圖案提供開孔3102。圖30及圖31繪示於第一底層定義貫通孔圖案與上述的製程實質上相似。根據圖4-7及圖17-19，其他貫通孔圖案層之形成與上述的製程相似。
於製造貫通孔圖案的開孔3002及開孔3102過程中，阻隔材料層2902也從複數個開孔3002及3102對應的溝槽底部移除，請參照圖30及圖31。
如圖31所繪示，未對準之貫通孔圖案3102延伸過跨距(例如：溝槽間的介電材料厚度)到所繪示的區域3104，然而，由於阻隔材料層2902，所以開孔3102並未延伸進任何鄰近的溝槽。
在定義貫通孔圖案及圖案化阻隔材料層2902同時，自基底302移除第一底層404。參照圖32為例，第一底層404從基底302被移除。在一實施方式中，使用像是濕式清除、灰化移除或其他合適的製程來移除第一底層。
方法2700接著進行步驟2708，步驟2708為使用已蝕刻後所剩餘的阻隔材料層當作遮罩元件，在介電層上蝕刻貫通孔。在一實施方式中，貫通孔可被蝕刻在介電層，像是低介電常數介電層。如前所述，阻隔材料層的蝕刻選擇率可經過挑選，使被蝕刻的阻隔材料層的蝕刻選擇率介於並非實質被蝕刻的阻隔材料層及介電材料(如：低介電常數材料)間。在一實施方式中，蝕刻選擇率約略比15大。參照圖33為例，於介電層304上蝕刻貫通孔3302，使用圖案化的阻隔材料層2902當作遮罩元件(如；決定該貫通孔的寬度及位置)來蝕刻貫通孔3302。貫通孔3302向下延伸及連接到在前述步驟2702所討論部分的複數個溝槽312。換句話說，貫通孔3302可被視做導電貫通路徑Vx，同時複數個溝槽312可被視做導電線Mx+1，其中X是互連的層數。如同圖33所繪示，在某些實施方式中，相 較前述的層透過貫通孔圖案所形成的貫通孔，阻隔材料層2902提供具有較小寬度之貫通孔3302，請參照圖30及圖31所繪示。
方法2700接著進行步驟2710，步驟2710為自基底上移除阻隔材料。利用濕式蝕刻製程移除阻隔材料層，示例中的移除製程包含使用過氧化氫蝕刻移除。舉例來說，移除製程可包含過氧化氫濃度約100到2000ppm，移除製程需實行大約20到200秒，移除製程可包含以約30到300轉/分鐘的速度旋轉基底。在一實施方式中，硬遮罩層同時與阻隔材料層自基底上被移除。參照圖34為例，阻隔材料層2902自基底302上被移除，第二硬遮罩層310也以移除阻隔材料層2902同樣的製程來移除。
方法2700接著進行步驟2712，步驟2712為在貫通孔底部開孔。在一實施方式中，貫通孔底部被開孔暴露出下方導電表面之特徵，該特徵包含但不限於，例如設置於基底上的閘極層疊、源/汲極區域、電容電極板、金屬線(如：第一金屬層)、接觸平板或其他特徵等。參照圖35為例，貫通孔3302下方之蝕刻終止層306被移除。
方法2700接著進行步驟2714，步驟2714為在前述方法2700形成之複數個溝槽及/或複數個貫通孔中形成導電材料。導電材料可透過一或多個沉積步驟形成，例如：原子層沉積製程、物理氣相沉積製程、化學氣相沉積製程、電鍍及/或其他合適的製程來形成。導電材料可包含阻障層、晶種層、佈線層及/或其他多層結構。示例中的導電材料包含鋁、銅、 鎢、鈷等各自的合金、前述金屬的複合組合及/或其他合適的導電材料。在一實施方式中，貫通孔3302及複數個溝槽312同時被相同的導電材料填滿。參照圖36為例，導體阻障層1502以及導體電鍍層1504設置在基底302上的複數個貫通孔3302及複數個溝槽312中。在形成導電層的過程中，可實行化學機械拋光的平坦化製程，圖36為示例性的平坦化後之半導體元件。
因此，圖28-36依據圖27中的方法2700一或多個步驟，提供半導體元件2800的實施例。半導體元件2800以及方法2700依據圖1的方法100中多種實施方式繪示，提供較經濟的方法來處理基底上形成之貫通孔圖案所具有的未對準誤差。換句話說，在定義貫通孔圖案後，設置阻隔材料層於溝槽的側壁上，因此，阻隔材料層可設置於溝槽未受到貫通孔圖案保護的區域。然而，同圖2之方法200的實施方式及方法2700讓複數個貫通孔對下方具有導電線或電導軌跡的溝槽做自我校正。方法2700的多個實施方式也同時提供讓未對準之貫通孔圖案在誤差兩倍的阻隔材料層厚度內可以自我校正的製程。方法2700的多個實施方式同時提供具有較小臨界尺寸(例如：寬度)的貫通孔，如上所述。在一實施方式中，臨界尺寸較貫通孔圖案減少兩倍的阻隔材料層厚度。方法2700的一實施方式，具有另一優點是同時移除阻隔材料層及硬遮罩層(例如：金屬硬遮罩層)，如圖33-34中所繪示移除阻隔材料層2902及第二硬遮罩層310。
現在參照圖37，其繪示方法3700，用以決定阻隔材料層需求的厚度。阻隔材料層如同上面方法200的步驟208及/或方法2700的步驟2704所述。方法3700從步驟3702決定貫通孔圖案可偏差的淨空間距開始。根據半導體元件製程的線寬一致性製程與覆蓋預算，淨空間距可能是個距離值(例如：奈米)，舉例來說。在一實施方式中，淨空間距對193-i光微影製程來說接近9.6奈米。
方法3700接著進行步驟3704，步驟3704為決定半導體元件內連線結構維度。在多個實施方式中，半導體元件內連線結構維度包含跨距及溝槽間隔。如圖38a、38b、38c、38d所繪示之跨距(材料放入形成在複數個溝槽的開孔)具有寬度S以及溝槽(形成該互連金屬線)具有寬度W。在一實施方式中，該跨距及溝槽間隔是30奈米(1/2S+W+1/2S=30奈米)。
方法3700接著進行到步驟3706，決定未對準/誤著的貫通路徑之最大偏差距離。該最大偏差距離可等於溝槽的臨界尺寸(W)加上兩倍的淨空間距減掉該溝槽間隔。舉例來說，如果S是15奈米，W是15奈米而且淨空間距是9.6奈米，則未對準之誤差的最大偏差距離公式是15+2X9.6-30=4.2奈米。
方法3700接著進行步驟3708，步驟3708為決定需求的阻隔材料層厚度，在方法200的多個實施方式中，定義貫通孔圖案後才沉積形成阻隔材料層，則阻隔材料層的厚度可相等於接近貫通孔圖案未對準的最大偏差距離的一半。在方法2700，先沉積形成阻隔材料層後才定義貫通孔圖案，則阻隔 材料層的厚度可相等於實質上貫通孔圖案未對準的最大偏差距離的一半。
圖38d繪示一未對準/誤著的距離，其中區域3802具有寬度D，等同未對準之偏差距離，區域3802與圖8的開放區域802及圖20的區域2002實質上相似，對比圖38b所示，對準之貫通孔圖案的開孔502及溝槽312。
因此，本揭露提供一更廣的實施方式，提供一製造半導體元件的方法。方法包含提供具有介電層於其上的基底，且介電層上具有複數個溝槽，定義貫通孔圖案於基底上，形成阻隔材料層在複數個溝槽中至少一者的側壁，以貫通孔圖案及阻隔材料層作為遮罩元件，在介電層進行蝕刻以得到複數個貫通孔，令複數個貫通孔之一連接至第一溝槽的底端，以及填入導電材料於已蝕刻之貫通孔以及複數個溝槽。
在上述的另一實施方式，一製造半導體元件的方法包含提供具有介電層於其上的基底，形成複數個溝槽在介電層上，定義貫通孔圖案於設置在複數個溝槽上方的圖案層，形成阻隔材料層在位於貫通孔圖案的複數個開孔下方區域中的複數個溝槽，其中阻隔材料層在複數個溝槽中至少一者填滿介電層及圖案層間的間隙，以貫通孔圖案及阻隔材料作為遮罩元件，蝕刻介電層以得到貫通孔，以及填入導電材料於已蝕刻之貫通孔以及複數個溝槽內。
還有一種上述的實施方式，一製造半導體元件的方法包含提供具有介電層於其上的基底，且介電層上具有複數個溝槽，其中複數個溝槽提供定通道給半導體元件內的互連 層，形成阻隔材料共形層在基底及複數個溝槽上；蝕刻阻隔材料共形層，使得複數個溝槽中的第一溝槽之底面區域暴露出來，蝕刻貫通孔，使貫通孔自第一溝槽之底面區域延伸進入介電層，其中貫通孔的尺寸由阻隔材料共形層之厚度決定。
雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
300‧‧‧半導體元件
302‧‧‧基底
304‧‧‧介電層
306‧‧‧蝕刻終止層
1502‧‧‧導體阻障層
1504‧‧‧導體電鍍層
1602‧‧‧貫通路徑
1604‧‧‧金屬線

Claims (10)

  1. 一種半導體製作方法，包含：提供一基底，該基底包含一介電層形成於其上，該介電層具有複數個溝槽；形成一圖案化材料層於具有該些溝槽的該基底上，其中該圖案化材料層填補該些溝槽；定義一貫通孔圖案於位於具有該些溝槽的該基底上之該圖案化材料層內，其中該貫通孔圖案包含於該圖案化材料層中的至少一開口，該開口暴露該些溝槽中的一第一溝槽的側壁；於定義該貫通孔圖案後，形成一阻隔材料層在該些溝槽中的該第一溝槽的側壁；以及以具有該貫通孔圖案的該圖案化材料層及該阻隔材料層作為一遮罩元件，在該介電層進行蝕刻以得到一貫通孔。
  2. 如申請專利範圍第1項所述之方法，其中形成該阻隔材料層在該些溝槽中的該第一溝槽的側壁包含：形成一阻隔材料共形層於該基底上；以及蝕刻該阻隔材料共形層，將該阻隔材料共形層自該第一溝槽的底面移除。
  3. 一種半導體製作方法，包含：提供一基底，該基底包含一介電層形成於其上；形成複數個溝槽在該介電層上； 形成一圖案化材料層於該基底上以及該些溝槽內；定義一貫通孔圖案於該圖案化材料層內；於定義該貫通孔圖案後，形成一阻隔材料層在位於該貫通孔圖案的複數個開孔下方區域中的該些溝槽；以該圖案化材料層及該阻隔材料層作為一遮罩元件，蝕刻該介電層以得到一貫通孔；於蝕刻該貫通孔後，自該些溝槽內移除該圖案化材料層；以及於移除該圖案化材料層後，填入一導電材料於已蝕刻之該貫通孔以及該些溝槽內。
  4. 如申請專利範圍第3項所述之方法，其中該阻隔材料層填滿該圖案化材料層之側壁與該些溝槽中的其中一個的側壁之間所形成的間隙。
  5. 如申請專利範圍第3項所述之方法，其中形成該阻隔材料層包含：沉積一阻隔材料共形層；蝕刻該阻隔材料共形層，自該介電層上該些溝槽中之一第一溝槽的底部區域移除該阻隔材料共形層；其中蝕刻該介電層將以該介電層位於該第一溝槽底部下方的區域，蝕刻出該貫通孔。
  6. 如申請專利範圍第3項所述之方法，其中形成該阻隔材料層包含： 沉積一阻隔材料共形層；蝕刻該阻隔材料共形層，自該介電層上該些溝槽之一第一溝槽的底部區域移除該阻隔材料共形層；其中蝕刻該介電層將使已蝕刻的該貫通孔連接到該第一溝槽。
  7. 如申請專利範圍第3項所述之方法，其中定義該貫通孔圖案在該些溝槽上的該圖案化材料層包含：形成該貫通孔圖案於設置在該圖案化材料層上的一第一硬遮罩層；接續形成該貫通孔圖案在一第二硬遮罩層上，該第二硬遮罩層位於該圖案化材料層的上方及該第一硬遮罩層的下方；以及利用該第一硬遮罩層與該第二硬遮罩層的至少一者作為一遮罩元件，以在該圖案化材料層上定義該貫通孔圖案。
  8. 一種半導體製作方法，包含：提供一基底，該基底具有複數個溝槽，該些溝槽形成在設置於該基底上的一介電層，其中該些溝槽提供一定通道給一半導體元件內的一互連層；形成一圖案化材料層於該基底上以及該些溝槽內；提供複數個開孔於該圖案化材料層內，其中該些開孔中的一第一開孔暴露該些溝槽中的一第一溝槽的一部分，其中該部分是由該第一溝槽的側壁與該圖案化材料的側壁所定義； 形成一阻隔材料共形層在該基底上，在該些溝槽中的該第一溝槽的該部分的側壁上，以及在該些溝槽中的一第二溝槽的側壁上；蝕刻該阻隔材料共形層，使得該些溝槽中的該第二溝槽之一底面區域暴露出來；以及蝕刻一貫通孔，使該貫通孔自該第二溝槽之該底面區域延伸進入該介電層，其中該貫通孔的尺寸由該阻隔材料共形層之厚度決定。
  9. 如申請專利範圍第8項所述之方法，其中提供該基底更包含：提供一第一硬遮罩層以及一第二硬遮罩層，將該第一硬遮罩層覆蓋在該介電層上，其中該第一硬遮罩層以及該第二硬遮罩層的開孔定義該些溝槽。
  10. 如申請專利範圍第9項所述之方法，更包含：於該介電層蝕刻形成該貫通孔後，同時移除該阻隔材料共形層及該第一硬遮罩層。
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