JP2000286417A - 電力用半導体装置 - Google Patents

電力用半導体装置

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JP2000286417A JP11087750A JP8775099A JP2000286417A JP 2000286417 A JP2000286417 A JP 2000286417A JP 11087750 A JP11087750 A JP 11087750A JP 8775099 A JP8775099 A JP 8775099A JP 2000286417 A JP2000286417 A JP 2000286417A
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semiconductor layer
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conductive
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Kazutoshi Nakamura
和敏 中村
Yusuke Kawaguchi
雄介 川口
Akio Nakagawa
明夫 中川
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Abstract

(57)【要約】 【課題】 マルチリサーフ構造の横型ＭＯＳＦＥＴにお
いて低オン抵抗と高耐圧を両立させること。 【解決手段】 ｐ型ベース層４と、このｐ型ベース層４
の表面に選択的に形成されたｎ型ソース層５と、ｐ型活
性層１の表面にｐ型ベース層４とは離れて選択的に形成
されたｎ型ドレイン層９と、ｎ型ソース層５とｐ型活性
層１とで挟まれた領域のｐ型ベース層４上にゲート絶縁
膜７を介して形成されたゲート電極８とを備え、ｐ型ベ
ース層４とｎ型ドレイン層９とで挟まれた領域のｐ型活
性層１の表面に、ｐ型ベース層４からｎ型ドレイン層９
に向かってｎ型半導体層２とｐ型半導体層３とが形成さ
れるとともに、これらの半導体層は交互に繰り返して配
列され、かつｎ型ドレイン層９側のｎ型半導体層２はｐ
型半導体層３よりドーズ量が多いことを特徴とする電力
用半導体装置。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は電力用半導体装置に
係わり、特に低オン抵抗のパワーＭＯＳＦＥＴに係わる
電力用半導体装置に関する。
【０００２】
【従来の技術】図１９、図２０、及び図２１は、従来の
低オン抵抗横型ＭＯＳＦＥＴ（マルチリサーフＭＯＳＦ
ＥＴ、スーパージャンクションＭＯＳＦＥＴ。）の構造
を示す図であり、図１９はその立体斜視図、図２０はそ
の平面図、図２１（ａ）、図２１（ｂ）、図２１（ｃ）
はそれぞれ図２０の線分Ａ−Ａ´、Ｂ−Ｂ´、Ｃ−Ｃ´
における素子断面図である。
【０００３】これらの図に示されるように、ｐ型半導体
基板２０１の表面にはｐ型ベース層２０４が選択的に形
成されており、このｐ型ベース層２０４の表面には高濃
度のｎ型ソース層２０５及び高濃度のｐ型コンタクト層
２０６が選択的に形成されている。また、ｐ型半導体基
板２０１の表面にはｐ型ベース層２０４と離間してｎ型
ドレイン層２０９が形成されている。ｎ型ソース層２０
５及びｐ型コンタクト層２０６上にはソース電極２１０
が形成され、ｎ型ドレイン層２０９上にはドレイン電極
２１１が形成されている。２１２は、ｐ型半導体基板２
０１に対して設けられる電極であり、ソース電極２１０
と同電位に設定されている。
【０００４】ｐ型ベース層２０４とｎ型ドレイン層２０
９との間には、これらを結ぶ方向にストライプ状のｎ型
半導体層２０２及びｐ型半導体層２０３が形成されてい
る。これらのｎ型半導体層２０２及びｐ型半導体層２０
３は、ｐ型ベース層２０４とｎ型ドレイン層２０９とを
結ぶ方向と概略垂直方向に交互に形成されている。ま
た、ｎ型ソース層２０５とｎ型半導体層２０２及びｐ型
半導体層２０３との間のｐ型ベース層２０４表面にはゲ
ート酸化膜２０７を介してゲート電極２０８が形成され
ている。
【０００５】この種のＭＯＳＦＥＴの特徴は、上述した
ようにドリフト層としてｎ型半導体層２０２及びｐ型半
導体層２０３がストライプ状に形成されてお互いに交互
に配置されている（マルチリサーフ構造、スーパージャ
ンクション構造。）ことである。このため、ドリフト層
が空乏化しやすく、ドリフト層のドーズ量の濃度を高く
できるため、オン抵抗を低減できるという特徴がある。
【０００６】しかしながら、上述した従来の低オン抵抗
ＭＯＳＦＥＴの構成では、オフ状態においてドレイン端
で電界が高くなってしまい、この問題を克服することが
困難であった。したがって、素子の高耐圧化を図ること
が不可能であるという問題があった。
【０００７】一方、上述した横型ＭＯＳＦＥＴの他に縦
型のＭＯＳＦＥＴに対して、上記したマルチリサーフ構
造（スーパージャンクション構造）を適用したＭＯＳＦ
ＥＴも従来より知られている。かかる構造においては、
オン抵抗低減の効果を図るためにｎ型半導体層及びｐ型
半導体層の繰り返し構造のピッチを小さくする必要性は
あまり問題とならないという長所がある。
【０００８】しかしながら、かかる素子は縦型の素子で
あるために、高耐圧素子と当該素子を制御（駆動、保護
等。）する低耐圧回路とを１チップ化しにくいという欠
点がある。
【０００９】
【発明が解決しようとする課題】以上説明したように、
従来の横型ＭＯＳＦＥＴ（マルチリサーフＭＯＳＦＥ
Ｔ、スーパージャンクションＭＯＳＦＥＴ。）は、ドレ
イン端で電界が高くなり高耐圧が得られないという問題
点があった。本発明は、上記実状を鑑みてなされたもの
であり、低オン抵抗化を図りかつ高耐圧化も実現できる
電力用半導体装置を提供することを目的とするものであ
る。
【００１０】
【課題を解決するための手段】（構成）上記課題を達成
するために本発明の第１は、半導体基板に形成された高
抵抗の活性層と、この活性層の表面に選択的に形成され
た第２導電型ベース層と、この第２導電型ベース層の表
面に選択的に形成された第１導電型ソース層と、前記活
性層の表面に前記第２導電型ベース層とは離れて選択的
に形成された第１導電型ドレイン層と、前記第１導電型
ソース層と前記活性層とで挟まれた領域の前記第２導電
型ベース層上にゲート絶縁膜を介して形成されたゲート
電極とを備え、前記第２導電型ベース層と第１導電型ド
レイン層とで挟まれた領域の前記活性層の表面に、前記
第２導電型ベース層から前記第１導電型ドレイン層に向
かって第１導電型半導体層と第２導電型半導体層とが形
成されるとともに、これらの半導体層は交互に繰り返し
て配列され、かつ前記第１導電型ドレイン層側の前記第
１導電型半導体層は前記第２導電型層よりドーズ量が多
いことを特徴とする電力用半導体装置を提供する。
【００１１】かかる本発明の第１において、前記高抵抗
の第１導電型活性層は第２導電型半導体基板上に形成さ
れていることが望ましい。また、本発明の第２は、絶縁
領域上に設けられた高抵抗の活性層と、この活性層の表
面に選択的に形成された第２導電型ベース層と、この第
２導電型ベース層の表面に選択的に形成された第１導電
型ソース層と、前記活性層の表面に前記第２導電型ベー
ス層とは離れて選択的に形成された第１導電型ドレイン
層と、前記第１導電型ソース層と前記活性層とで挟まれ
た領域の前記第２導電型ベース層上にゲート絶縁膜を介
して形成されたゲート電極とを備え、前記第２導電型ベ
ース層と第１導電型ドレイン層とで挟まれた領域の前記
活性層の表面に、前記第２導電型ベース層から前記第１
導電型ドレイン層に向かって第１導電型半導体層と第２
導電型半導体層とが形成されるとともに、これらの半導
体層は交互に繰り返して配列され、かつ前記第１導電型
ドレイン層側の前記第１導電型半導体層は前記第２導電
型半導体層よりドーズ量が多いことを特徴とする電力用
半導体装置を提供する。
【００１２】上記した本発明の第１及び第２において、
以下の構成を具備することが望ましい。 （１）前記第１導電型半導体層と前記第２導電型半導体
層はストライプ状に形成され、前記第１導電型ドレイン
層側の前記第１導電型半導体層の幅が前記第２導電型半
導体層に比べて広く、かつオフ状態で前記第１導電型半
導体層と前記第２導電型半導体層は空乏化すること。
【００１３】（２）前記第１導電型半導体層と前記第２
導電型半導体層はストライプ状に形成され、前記第１導
電型ドレイン層側の前記第１導電型半導体層の深さが前
記第２導電型半導体層に比べて深く、かつオフ状態で前
記第１導電型半導体層と前記第２導電型半導体層は空乏
化すること。
【００１４】（３）前記第１導電型半導体層と前記第２
導電型半導体層はストライプ状に形成され、前記第１導
電型ドレイン層側の第１導電型半導体層の不純物濃度が
前記第２導電型半導体層に比べて濃く、かつオフ状態で
前記第１導電型半導体層と前記第２導電型半導体層は空
乏化すること。
【００１５】（４）前記第１導電型半導体層のドーズ量
が１．０×１０12〜６．０×１０12ｃｍ-2の範囲にある
こと。 （５）前記第１導電型半導体層と前記第２導電型半導体
層の繰り返しピッチが０．５μｍ〜５μｍの間にあるこ
と。
【００１６】（６）前記第１導電型半導体層と前記第２
導電型半導体層は、前記第２導電型ベース層と前記第１
導電型ドレイン層とを結ぶ方向と概略垂直な方向に交互
に繰り返して配列されていること。
【００１７】（７）前記第１導電型ドレイン層の深さ
は、前記第１導電型半導体層と前記第２導電型半導体層
の深さより浅いこと。また、本発明の第３は、半導体基
板内に選択的に埋め込み形成された第１導電型半導体埋
込層と、この第１導電型半導体埋込層上に深さ方向に形
成され、交互に繰り返して配列された第１導電型半導体
層と第２導電型半導体層と、これらの第１導電型半導体
層と第２導電型半導体層の表面に選択的に形成された前
記第２導電型ベース層と、この第２導電型ベース層の表
面に選択的に形成された第１導電型ソース層と、前記第
２導電型ベース層に対向してゲート絶縁膜を介して形成
されたゲート電極と、前記第１導電型半導体層と前記第
２導電型半導体層の周囲に形成され、前記第１導電型半
導体埋込層と接続して形成された第１導電型ドレイン層
と、前記第１導電型ドレイン層上に形成されたドレイン
電極と、前記第２導電型ベース層と前記第１導電型ソー
ス層上に形成されたソース電極とを具備することを特徴
とする電力用半導体装置を提供する。
【００１８】かかる本発明の第３において、以下の構成
を具備することが望ましい。 （１）前記第２導電型ベース層の周囲の前記第１導電型
半導体層と前記第２導電型半導体層の表面には、前記第
２導電型ベース層よりも低濃度の第２導電型半導体領域
が設けられていること。
【００１９】（２）前記第２導電型ベース層の周囲に位
置する前記第１導電型半導体層及び前記第２導電型半導
体層の表面において、前記第２導電型半導体層は前記第
１導電型半導体層よりドーズ量が多いこと。
【００２０】（３）前記第１導電型半導体層と前記第２
導電型半導体層はストライプ状に形成され、前記第２導
電型ベース層の周囲に位置する前記第２導電型半導体層
表面の幅が前記第１導電型半導体層に比べて広く、かつ
オフ状態で前記第１導電型半導体層と前記第２導電型半
導体層は空乏化すること。
【００２１】（４）前記第１導電型半導体層と前記第２
導電型半導体層はストライプ状に形成され、前記第２導
電型ベース層の周囲に位置する前記第２導電型半導体層
表面の不純物濃度が前記第１導電型半導体層に比べて濃
く、かつオフ状態で前記第１導電型半導体層と前記第２
導電型半導体層は空乏化すること。
【００２２】（５）前記第１導電型半導体層のドーズ量
が１．０×１０12〜６．０×１０12ｃｍ-2の範囲にある
こと。 （６）前記第１導電型半導体層と前記第２導電型半導体
層の繰り返しピッチが０．５μｍ〜５μｍの間にあるこ
と。
【００２３】（７）前記第１導電型半導体層と前記第２
導電型半導体層は、前記第２導電型ベース層と前記第１
導電型半導体埋込層とを結ぶ方向と概略垂直な方向に交
互に繰り返して配列されていること。
【００２４】（８）前記第１導電型半導体埋込層とは異
なる前記半導体基板表面に選択的に高抵抗の第２導電型
活性層が形成され、この第２導電型活性層の表面には、
前記第１導電型半導体埋込層上に形成された前記電力用
半導体装置を駆動若しくは保護する回路を構成するＣＭ
ＯＳ型トランジスタ及びバイポーラ型トランジスタの少
なくとも一つが設けられていること。
【００２５】（９）前記第１導電型半導体埋込層とは異
なる前記半導体基板表面に選択的に高抵抗の第２導電型
半導体分離層が形成され、この第２導電型半導体分離層
によって前記第１導電型半導体埋込層上の領域と分離さ
れている前記半導体基板の領域の表面には、前記第１導
電型半導体埋込層上に形成された前記電力用半導体装置
を駆動若しくは保護する回路を構成するＣＭＯＳ型トラ
ンジスタ及びバイポーラ型トランジスタの少なくとも一
つが設けられていること。
【００２６】（１０）前記半導体基板は、第２導電型の
半導体基板若しくはＳＯＩ基板であること。 （作用）本発明の第１又は第２によれば、第１導電型半
導体層層及び第２導電型半導体層の繰り返し構造は、第
１導電型ドレイン層側において、第１導電型半導体層の
ドーズ量が第２導電型半導体層のそれより多い。この構
造により、オフ状態で第１導電型ドレイン層に電圧が印
加されると、第２導電型ベース層側の第１導電型半導体
層と第２導電型半導体層は空乏化しても、第１導電型ド
レイン層側の第１導電型半導体層では空乏化しない状態
が生まれる。この空乏化せずに残った領域はドレイン電
圧が次第に高くなるうちに空乏化し、ダイオードの終端
構造で用いられているリサーフと同様の効果によりドレ
イン端の電界を緩和する。このため、低オン抵抗化を図
るとともに、高耐圧化をも実現可能な電力用半導体装置
を提供することが可能である。
【００２７】また、本発明の第３によれば、半導体基板
内に埋め込み形成された第１導電型半導体埋込層上に第
１導電型半導体層と第２導電型半導体層とが深さ方向に
形成され、交互に繰り返して配列されており、半導体基
板の大面積にわたって深さ方向に電流が流れるので、か
かる繰り返しのピッチの幅を大きくしてドーズ量を多少
低くしても、低オン抵抗、高耐圧を維持することが可能
である。したがって、第１導電型半導体層と第２導電型
半導体層の繰り返し構造を特性を維持したまま容易に製
造することが可能である。
【００２８】さらに、かかる構造において、ドレイン
は、第１導電型半導体埋込層を介して半導体基板表面の
第１導電型ドレイン層に引き出されているので、横型の
電力用半導体装置を提供することができ、高耐圧素子と
当該素子を制御（駆動、保護等。）する低耐圧回路とを
１チップ化することが容易となる。
【００２９】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。 （第１の実施形態）図１、図２、及び図３は、従来の低
オン抵抗横型ＭＯＳＦＥＴ（マルチリサーフＭＯＳＦＥ
Ｔ、スーパージャンクションＭＯＳＦＥＴ。）の構造を
示す図であり、図１はその立体斜視図、図２はその平面
図、図３（ａ）、図３（ｂ）、図３（ｃ）、図３（ｄ）
はそれぞれ図２の線分Ａ−Ａ´、Ｂ−Ｂ´、Ｃ−Ｃ´、
Ｄ−Ｄ´における素子断面図である。
【００３０】これらの図に示されるように、ｐ型半導体
基板１の表面にはｐ型ベース層４が選択的に形成されて
おり、このｐ型ベース層４の表面には高濃度のｎ型ソー
ス層５及び高濃度のｐ型コンタクト層６が選択的に形成
されている。また、ｐ型半導体基板１の表面にはｐ型ベ
ース層４と離間してｎ型ドレイン層９が形成されてい
る。ｎ型ソース層５及びｐ型コンタクト層６上にはソー
ス電極１０が形成され、ｎ型ドレイン層９上にはドレイ
ン電極１１が形成されている。１２は、ｐ型半導体基板
１に対して設けられる電極であり、ソース電極１０と同
電位に設定されている。
【００３１】ｐ型ベース層４とｎ型ドレイン層９との間
には、これらを結ぶ方向にストライプ状のｎ型半導体層
２及びｐ型半導体層３が形成されている。これらのｎ型
半導体層２及びｐ型半導体層３は、ｐ型ベース層４とｎ
型ドレイン層９とを結ぶ方向と概略垂直方向に交互に形
成されている。また、ｎ型ソース層５とｎ型半導体層２
及びｐ型半導体層３との間のｐ型ベース層４表面にはゲ
ート酸化膜７を介してゲート電極８が形成されている。
【００３２】本実施形態の電力用半導体装置において特
徴的な部分は、ｎ型半導体層２及びｐ型半導体層３の幅
である。すなわち、ｎ型ドレイン層９側（ｎ型ドレイン
層９から２２μｍの範囲内）において、ｎ型半導体層２
の幅はｐ型半導体層３の幅よりも大きくなっている。例
えば、ｎ型半導体層２の幅は１．２５μｍ、ｐ型半導体
層３の幅は０．７５μｍである。なお、ｎ型半導体層２
のドーズ量は繰り返しピッチ方向に２．５×１０12ｃｍ
-2、ｐ型半導体層３のドーズ量は１．５×１０12ｃｍ-2
となっている。その他の部分については、ｎ型半導体層
２の幅及びｐ型半導体層３の幅、並びにドーズ量はそれ
ぞれ概略同じ１．０μｍ、２．０×１０12ｃｍ-2となっ
ている。なお、かかるスーパージャンクション構造によ
るドリフト長は６０μｍである。
【００３３】本実施形態のＭＯＳＦＥＴの特徴は、上述
したようにドリフト層としてｎ型半導体層２及びｐ型半
導体層３がストライプ状に形成されてお互いに交互に配
置されているので、ドリフト層が空乏化しやすく、ドリ
フト層のドーズ量の濃度を高くできオン抵抗を低減する
ことが可能である他、以下の重要な効果を奏することが
可能である。
【００３４】すなわち、前述と同様にドレイン電極１１
にＯＦＦ電圧が印可されると、ｎ型半導体層２とｐ型半
導体層３が同じ幅の領域では接合部分から空乏化し、ｎ
型半導体層２、ｐ型半導体層３ともに完全空乏化する。
一方、ｎ型ドレイン層９近くのマルチリサーフ（スーパ
ージャンクション）のｎ型半導体層２はｐ型半導体層３
に比べて幅が大きいため、ｐ型半導体層３は空乏化する
が、ｎ型半導体層２は空乏化せずに残る。この空乏化せ
ずに残っているマルチリサーフのｎ型半導体層２はドレ
イン電圧が高くなるにつれて空乏化し、高濃度のドレイ
ン端の電界を緩和する働きをする。
【００３５】すなわち、このマルチリサーフのｎ型半導
体層２は、図４で示すようにダイオード等で用いられて
いるリサーフの終端構造（アノード側のｐ型半導体層）
と同様な効果をもたらす。この図４において、４１は高
抵抗ｎ型半導体層、４２はｐ型アノード層、４３はｐ型
リサーフ層、４４はｎ型カソード層、４５はｎ型ストッ
パー層、４６はアノード電極、４７はカソード電極、４
８はストッパー電極である。
【００３６】特に、ｎ型半導体層２の幅とp 型半導体層
３の幅の差の大きさによって実効的なドーズ量をコント
ロールできる。例えば、これらのｎ型半導体層２及びｐ
型半導体層３のｎ型ドレイン層９側領域に対して重ねて
ｎ型不純物イオンを選択的にドーピング（例えばイオン
注入。）するプロセスにより、上記繰り返し構造を容易
に実現することが可能である。この高耐圧化に要するプ
ロセスは、従来の低オン抵抗ＭＯＳＦＥＴのプロセスに
対して簡単な工程を加えるだけで済み、実質的に新たな
プロセスを加える必要がない。
【００３７】さらに、従来に比べて、よりドリフト領域
のドーズ量を増やすことができることにより、オン抵抗
を更に下げることが可能となる。以上述べたように、本
実施形態の電力用半導体装置によれば、高濃度のドレイ
ン端の電界が緩和され高耐圧化を実現できるとともに、
オン抵抗を下げることが可能となる。本実施形態の素子
構造によれば、従来構造の素子に比べて耐圧が４１０Ｖ
から５２５Ｖに向上した。
【００３８】（第２の実施形態）図５、図６、及び図７
は、従来の低オン抵抗横型ＭＯＳＦＥＴ（マルチリサー
フＭＯＳＦＥＴ、スーパージャンクションＭＯＳＦＥ
Ｔ。）の構造を示す図であり、図５はその立体斜視図、
図６はその平面図、図７（ａ）、図７（ｂ）、図７
（ｃ）、図７（ｄ）はそれぞれ図６の線分Ａ−Ａ´、Ｂ
−Ｂ´、Ｃ−Ｃ´、Ｄ−Ｄ´における素子断面図であ
る。これらの図において、図１乃至図３と同一の部分に
は同一の符号を付して示し、詳細な説明は省略する。
【００３９】これらの図に示されるように、ｐ型ベース
層４とｎ型ドレイン層９との間には、これらを結ぶ方向
にストライプ状のｎ型半導体層５２及びｐ型半導体層５
３が形成されている。これらのｎ型半導体層５２及びｐ
型半導体層５３は、ｐ型ベース層４とｎ型ドレイン層９
とを結ぶ方向と概略垂直方向に交互に形成されている。
【００４０】本実施形態の電力用半導体装置において特
徴的な部分は、ｎ型半導体層５２及びｐ型半導体層５３
の深さである。すなわち、ｎ型ドレイン層９側（ｎ型ド
レイン層９から２２μｍの範囲内）において、ｎ型半導
体層５２の深さはｐ型半導体層５３の深さよりも深くな
っている。例えば、ｎ型半導体層５２の深さは２．５μ
ｍ、ｐ型半導体層５３の深さは２．０μｍである。な
お、ｎ型半導体層２のドーズ量は繰り返しピッチ方向に
５×１０12ｃｍ-2、ｐ型半導体層３のドーズ量は４×１
０12ｃｍ-2となっている。その他の部分については、ｎ
型半導体層２の幅及びｐ型半導体層３の深さ、並びにド
ーズ量はそれぞれ概略同じ２．０μｍ、４×１０12ｃｍ
-2となっている。なお、かかるスーパージャンクション
構造によるドリフト長は６０μｍである。
【００４１】本実施形態の電力用半導体装置によって
も、第１の実施形態の電力用半導体装置と同様に、高濃
度のドレイン端の電界が緩和され高耐圧化を実現できる
とともに、オン抵抗を下げることが可能となる。本実施
形態の素子構造によれば、従来構造の素子に比べて耐圧
が４１０Ｖから６１２Ｖに向上した。
【００４２】（第３の実施形態）図８は、本発明の電力
用半導体装置の実施形態に係わるＳＯＩ基板上での横型
ＭＯＳＦＥＴの構造を示す立体斜視図である。図８にお
いて、図１と同一部分には同一符号を付して示し詳細な
説明は省略する。
【００４３】図８に示すように、半導体基板８２上に絶
縁膜８３を介して低濃度ｎ型半導体層８１が形成されて
おり、このｎ型半導体層８１上に図１に示す第１の実施
形態に係る電力用半導体素子が形成されている。
【００４４】かかる本実施形態の電力用半導体装置によ
っても、第１の実施形態の電力用半導体装置と同様に、
高濃度のドレイン端の電界が緩和され高耐圧化を実現で
きるとともに、オン抵抗を下げることが可能となる。
【００４５】（第４の実施形態）図９は、本発明の電力
用半導体装置の実施形態に係わるＳＯＩ基板上での横型
ＭＯＳＦＥＴの構造を示す立体斜視図である。図９にお
いて、図５と同一部分には同一符号を付して示し詳細な
説明は省略する。
【００４６】図９に示すように、半導体基板９２上に絶
縁膜９３を介して低濃度ｎ型半導体層９１が形成されて
おり、このｎ型半導体層９１上に図５に示す第２の実施
形態に係る電力用半導体素子が形成されている。
【００４７】かかる本実施形態の電力用半導体装置によ
っても、第２の実施形態の電力用半導体装置と同様に、
高濃度のドレイン端の電界が緩和され高耐圧化を実現で
きるとともに、オン抵抗を下げることが可能となる。
【００４８】なお、第１乃至第４の実施形態において
（第５以下の実施形態でも同様。）、さらに、ｎ型半導
体層とｐ型半導体層の繰り返しピッチ方向のドーズ量が
１．０×１０12〜６．０×１０12ｃｍ-2の範囲にあるこ
とが望ましい。この範囲より低いドーズ量ではオン抵抗
の低減に寄与しにくく、この範囲より高いドーズ量では
ストライプ状のｎ型半導体層とｐ型半導体層が空乏化す
る前に素子がブレークダウンしやすくなるので高耐圧を
得ることが困難である。より好ましい範囲は、１．０×
１０12〜５．０×１０12ｃｍ-2である。
【００４９】さらに、ｎ型半導体層とｐ型半導体層（マ
ルチリサーフ層、スーパージャンクション構造。）の繰
り返しピッチが０．５μｍ〜５μｍの間にあることが望
ましい。この範囲より小さいピッチでは、ビルトインポ
テンシャルと電流が流れたときの電圧降下とにより、電
流経路であるｎ型半導体層が容易に空乏化しやすくな
り、低オン抵抗を得にくくなる。また、この範囲よりも
大きいピッチではｎ型半導体層の濃度を十分高くできな
いため低オン抵抗を得にくくなる。
【００５０】（第５の実施形態）図１０乃至図１３は本
発明の第５の実施形態に係わる電力用半導体装置の構成
を示す図である。図１０はその平面図、図１１、図１
２、図１３はそれぞれ図１０の線分Ａ−Ａ´、Ｂ−Ｂ
´、Ｃ−Ｃ´における素子断面図である。
【００５１】本実施形態の電力用半導体装置は横型のＭ
ＯＳＦＥＴに係るものである。図１０乃至図１３に示さ
れるように、高抵抗のｐ型半導体基板１０１上に選択的
に高濃度のｎ型半導体埋込層１０２が形成されている。
さらにその上には、深さ方向にストライプ状のｎ型半導
体層１０４、ｐ型半導体層１０５（マルチリサーフ層、
スーパージャンクション構造。）が形成され、その周囲
には高抵抗のｎ型半導体層１０３を介してｎ型ドレイン
層１０６が形成されている。ｎ型ドレイン層１０６はｎ
型半導体埋込層１０２と接続されている。
【００５２】また、ｎ型半導体層１０４及びｐ型半導体
層１０５からなるマルチリサーフ層（スーパージャンク
ション構造）の表面には選択的にｐ型ベース層１０７が
形成され、さらにｐ型ベース層１０７の表面には選択的
にｎ型ソース層１０８及びｐ型コンタクト層１０９が形
成されている。ｎ型ソース層１０８及びｐ型コンタクト
層１０９の上にはソース電極１１２が、ｎ型ドレイン層
１０６の上にはドレイン電極１１３が形成されている。
また、ｎ型ソース層１０８とｎ型半導体層１０４及びｐ
型半導体層１０５からなるマルチリサーフ層との間のｐ
型ベース層１０７の上には、ゲート絶縁膜１１０を介し
てゲート電極１１１が形成されている。
【００５３】本実施形態の電力用半導体装置によれば、
ｐ型半導体基板１０１上に形成されたｎ型半導体埋込層
１０２上にｎ型半導体層１０４とｐ型半導体層１０５と
が深さ方向に形成され、交互に繰り返して配列されてお
り、半導体基板の大面積にわたって深さ方向に電流が流
れるので、かかる繰り返しのピッチの幅を大きくしてド
ーズ量を多少低くしても、低オン抵抗、高耐圧を維持す
ることが可能である。したがって、ｎ型半導体層１０４
とｐ型半導体層１０５の繰り返し構造を特性を維持した
まま容易に製造することが可能である。なお、かかる構
造の半導体装置によれば、６００Ｖ系においてストライ
プ状のｎ型半導体層１０４とｐ型半導体層１０５（マル
チリサーフ層）の幅がともに５μｍ、ドーズ量がともに
１．５×１０12ｃｍ-2の場合（この場合、濃度は３×１
０15ｃｍ-3。）に、オン抵抗として５ｍΩ・ｃｍ2 の値
が得られる。
【００５４】さらにまた、かかる構造において、ドレイ
ン部分はｎ型半導体埋込層１０２を介して半導体基板表
面のｎ型ドレイン層１０６に引き出されているので、横
型の電力用半導体装置を提供することができ、高耐圧素
子と当該素子を制御（駆動、保護等。）する低耐圧回路
とを１チップ化することが容易となる。
【００５５】（第６の実施形態）図１４及び図１５は本
発明の第６の実施形態に係わる電力用半導体装置の構成
を示す図である。図１４はその平面図、図１５は図１４
の線分Ａ−Ａ´における素子断面図である。図１１乃至
図１３の部分と同一部分には同一符号を付して示し詳細
な説明は省略する。
【００５６】本実施形態の電力用半導体装置（例えば、
耐圧６００Ｖ系。）も横型のＭＯＳＦＥＴに係るもので
ある。図１４及び図１５に示されるように、ｎ型半導体
層１０４及びｐ型半導体層１０５からなるマルチリサー
フ層（スーパージャンクション構造）の周囲に形成され
る高抵抗のｎ型半導体層１０３の表面には、ｐ型ベース
層１０７（ドーズ量３．５×１０13ｃｍ-2、深さ５μ
ｍ）を取り囲むように低濃度のｐ型半導体領域１５１
（ドーズ量１．０×１０12ｃｍ-2、深さ１μｍ）が形成
されている。かかるｐ型半導体領域１５１により、ｐ型
ベース層１０７の周囲に接するｐ型半導体層１０５の表
面部分１０５ａにおいてはその幅が広くなり、またｐ型
ベース層１０７の周囲に接するｎ型半導体層１０４の表
面部分１０４ａにおいてはその幅が狭くなる。
【００５７】かかる構造により、ドレインにＯＦＦ電圧
が印可されると、ｎ型半導体層１０４とｐ型半導体層１
０５が同じ幅の領域では接合部分から空乏化し、ｎ型半
導体層１０４、ｐ型半導体層１０５ともに完全空乏化す
る。一方、ｐ型ベース層１０７表面近くのマルチリサー
フ（スーパージャンクション）のｐ型半導体層１０５
（１０５ａ）はｎ型半導体層１０４（１０４ａ）に比べ
て幅が大きいため、ｎ型半導体層１０４ａは空乏化する
が、ｐ型半導体層１０５ａは空乏化せずに残る。この空
乏化せずに残っているマルチリサーフのｐ型半導体層１
０５ａはドレイン電圧が高くなるにつれて空乏化し、高
濃度ｐ型ベース層１０７の端の電界を緩和する働きをす
る。したがって、第５の実施形態と同様の効果を得るこ
とができる他、より高耐圧の電力用半導体素子を提供す
ることが可能である。
【００５８】（第７の実施形態）図１６は本発明の第７
の実施形態に係わる電力用半導体装置の構成を示す図で
ある。本実施形態の電力用半導体装置も横型のＭＯＳＦ
ＥＴに係るものである。
【００５９】図１６に示されるように、高抵抗のｐ型半
導体基板１６１上に選択的に高濃度のｎ型半導体埋込層
１６２が形成されている。さらにその上には、深さ方向
にストライプ状のｎ型半導体層１６４、ｐ型半導体層１
６５（マルチリサーフ層、スーパージャンクション構
造。）が形成され、その周囲には高抵抗のｎ型半導体層
１６３を介してｎ型ドレイン層１０６が形成されてい
る。ｎ型ドレイン層１６６はｎ型半導体埋込層１６２と
接続されている。
【００６０】また、ｎ型半導体層１６４及びｐ型半導体
層１６５からなるマルチリサーフ層（スーパージャンク
ション構造）の表面には選択的にｐ型ベース層１６７が
形成され、さらにｐ型ベース層１６７の表面には選択的
にｎ型ソース層１６８及びｐ型コンタクト層１６９が形
成されている。ｎ型ソース層１６８及びｐ型コンタクト
層１６９の上にはソース電極１７２が、ｎ型ドレイン層
１６６の上にはドレイン電極１７３が形成されている。
また、ｎ型ソース層１６８とｎ型半導体層１６４及びｐ
型半導体層１６５からなるマルチリサーフ層との間のｐ
型ベース層１６７の上には、ゲート絶縁膜１７０を介し
てゲート電極１７１が形成されている。なお、１７４は
高抵抗のｐ型半導体領域であり、上記電力用半導体素子
を、隣接する高耐圧素子（電力用半導体素子）若しくは
高耐圧素子を制御（駆動、保護等。）する低耐圧回路か
ら分離するために設けられる領域である。
【００６１】本実施形態の電力用半導体装置によって
も、ｐ型半導体基板１６１上に形成されたｎ型半導体埋
込層１６２上にｎ型半導体層１６４とｐ型半導体層１６
５とが深さ方向に形成され、交互に繰り返して配列され
ており、半導体基板の大面積にわたって深さ方向に電流
が流れるので、かかる繰り返しのピッチの幅を大きくし
てドーズ量を多少低くしても、低オン抵抗、高耐圧を維
持することが可能である。したがって、ｎ型半導体層１
０４とｐ型半導体層１０５の繰り返し構造を特性を維持
したまま容易に製造することが可能である。
【００６２】さらにまた、かかる構造においても、ドレ
イン部分はｎ型半導体埋込層１６２を介して半導体基板
表面のｎ型ドレイン層１６６に引き出されているので、
横型の電力用半導体装置を提供することができ、高耐圧
素子と当該素子を制御（駆動、保護等。）する低耐圧回
路とを１チップ化することが容易となる。
【００６３】（第８の実施形態）図１７は本発明の第８
の実施形態に係わる電力用半導体装置の構成を示す図で
ある。図１６の部分と同一部分には同一符号を付して示
し詳細な説明は省略する。
【００６４】本実施形態に係る電力用半導体装置は、同
一の半導体基板に低耐圧のＣＭＯＳ型ＦＥＴが混載して
形成されていることが特徴である。即ち、図１７に示す
ように、隣接する高耐圧素子（電力用半導体素子）の間
には素子分離領域として高抵抗のｐ型半導体領域１７４
が形成され、このｐ型半導体領域１７４にはｎ型ウエル
１８１及びｐ型ウエル１８２が形成されている。かかる
ｎ型ウエル１８１及びｐ型ウエル１８２にはそれぞれｐ
型ＭＯＳＦＥＴ、ｎ型ＭＯＳＦＥＴが形成され、これら
のトランジスタはＣＭＯＳ型ＦＥＴを構成する。ｐ型Ｍ
ＯＳＦＥＴはｐ型ソース層・ドレイン層１８３、ゲート
絶縁膜１８４、ゲート電極１８５を備え、ｎ型ＭＯＳＦ
ＥＴはｎ型ソース層・ドレイン層１８６、ゲート絶縁膜
１８７、ゲート電極１８８を備える。
【００６５】かかる本実施形態による素子構造によれ
ば、前述した実施形態と同様に低オン抵抗、高耐圧の電
力用半導体素子を実現できるとともに、ドレイン部分は
ｎ型半導体埋込層１６２を介して半導体基板表面のｎ型
ドレイン層１６６に引き出されているので、横型の電力
用半導体装置を提供することができ、高耐圧素子と当該
素子を制御（駆動、保護等。）する低耐圧回路（本実施
形態ではＣＭＯＳ型ＦＥＴ。）とを１チップ化すること
が容易となる。
【００６６】（第９の実施形態）図１８は本発明の第９
の実施形態に係わる電力用半導体装置の構成を示す図で
ある。図１７の部分と同一部分には同一符号を付して示
し詳細な説明は省略する。
【００６７】本実施形態に係る電力用半導体装置の特徴
は、同一の半導体基板に混載して形成されている高耐圧
の電力用半導体素子と低耐圧のＣＭＯＳ型ＦＥＴ素子と
の間に、これらの素子を分離する素子分離領域として接
地電位の高濃度ｐ型半導体層１９１、１９４が設けられ
ている点である。
【００６８】即ち、ｎ型半導体埋込層１６２及びｎ型ド
レイン層１６６に隣接して低濃度のｐ型半導体層１９２
が設けられ、このｐ型半導体層１９２及びｐ型半導体基
板１６１に接して高濃度のｐ型半導体層１９１が、この
ｐ型半導体層１９１に接してその上に高濃度のｐ型半導
体層１９４が設けられている。高濃度のｐ型半導体層１
９１及び１９４は、ｐ型半導体層１９４表面に設けられ
た接地電極１９５により接地電位に設定されている。高
濃度のｐ型半導体層１９１及び１９４で囲まれている領
域に低濃度のｐ型半導体領域１９３が形成されており、
このｐ型半導体領域１９３内にｎ型ウエル１８１及びｐ
型ウエル１８２が形成されている。
【００６９】本実施形態による構造によれば、第８の実
施形態で得られる効果の他、低濃度のｐ型半導体層１９
２により高耐圧化を図るとともに、接地された高濃度の
ｐ型半導体層１９１及び１９４により、より確実に素子
分離を図ることが可能となる。なお、かかる構造におい
て高耐圧ＭＯＳＦＥＴ素子と高濃度のｐ型半導体層１９
４との間の距離は、耐圧によって異なるが、６００Ｖ系
では一般に５０μｍ以上であることが望ましい。
【００７０】なお、本発明は上記実施形態に限定される
ものではない。例えば、第１及び第２の実施形態ではｐ
型の半導体基板を用いたが、ノンドープの半導体基板を
用いることも可能である。この場合、ｎ型の半導体基板
を用いることも考えられるが、濃度が高くなるとｐ型ベ
ース層の端部に電界が集中するようになるため、この部
分においてｐ型半導体層の幅を広くｎ型半導体層の幅を
狭くすることを考慮する必要が生ずる。横型高耐圧ＭＯ
ＳＦＥＴにおいて、ｐ型ベース層に接する部分のｎ型半
導体層の幅を狭くすることはオン抵抗増大の一因となる
ので、かかる状態はあまり好ましい状態とは言えない。
【００７１】第３及び第４の実施形態では、ＳＯＩ層と
してｎ型半導体層を用いたが、この半導体層はｐ型若し
くはノンドープの半導体層でも構わない。また、第５乃
至第９の実施形態において、基板としてｐ型半導体基板
を用いたがＳＯＩ基板でも良いことは勿論である。かか
る場合には耐圧をさらに向上させることが可能である。
【００７２】さらにまた、ｐ型とｎ型の導電型を入れ替
えても良く、またスーパージャンクション構造を有する
その他の様々な電力用半導体素子において、電界集中部
分の電界緩和を効果的に図る場合に本発明は有効であ
る。その他、本発明の趣旨を逸脱しない範囲で種々変形
して実施することが可能である。
【００７３】
【発明の効果】以上説明したように、本発明によればマ
ルチリサーフ（スーパージャンクション）構造を有する
横型電力用半導体装置を低オン抵抗かつ高耐圧で提供す
ることが可能である。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態にかかる電力用半導
体装置の構造を示す立体斜視図。
【図２】 図１の電力用半導体装置の構造を示す平面
図。
【図３】 図２の電力用半導体装置の線分Ａ−Ａ´、Ｂ
−Ｂ´、Ｃ−Ｃ´、Ｄ−Ｄ´における断面構造を示す断
面図。
【図４】 ダイオードの終端構造を示す断面図。
【図５】 本発明の第２の実施形態にかかる電力用半導
体装置の構造を示す立体斜視図。
【図６】 図５の電力用半導体装置の構造を示す平面
図。
【図７】 図６の電力用半導体装置の線分Ａ−Ａ´、Ｂ
−Ｂ´、Ｃ−Ｃ´、Ｄ−Ｄ´における断面構造を示す断
面図。
【図８】 本発明の第３の実施形態にかかる電力用半導
体装置の構造を示す立体斜視図。
【図９】 本発明の第４の実施形態にかかる電力用半導
体装置の構造を示す立体斜視図。
【図１０】 本発明の第５の実施形態にかかる電力用半
導体装置の構造を示す平面図。
【図１１】 図１０の電力用半導体装置の線分Ａ−Ａ´
における断面構造を示す断面図。
【図１２】 図１０の電力用半導体装置の線分Ｂ−Ｂ´
における断面構造を示す断面図。
【図１３】 図１０の電力用半導体装置の線分Ｃ−Ｃ´
における断面構造を示す断面図。
【図１４】 本発明の第６の実施形態にかかる電力用半
導体装置の構造を示す平面図。
【図１５】 図１４の電力用半導体装置の線分Ａ−Ａ´
における断面構造を示す断面図。
【図１６】 本発明の第７の実施形態にかかる電力用半
導体装置の断面構造を示す断面図。
【図１７】 本発明の第８の実施形態にかかる電力用半
導体装置の断面構造を示す断面図。
【図１８】 本発明の第９の実施形態にかかる電力用半
導体装置の断面構造を示す断面図。
【図１９】 従来の電力用半導体装置の構造を示す立体
斜視図。
【図２０】 図１９の電力用半導体装置の構造を示す平
面図。
【図２１】 図２０の電力用半導体装置の線分Ａ−Ａ
´、Ｂ−Ｂ´、Ｃ−Ｃ´における断面構造を示す断面
図。
【符号の説明】
１…ｐ型半導体基板 ２…ｎ型半導体層 ３…ｐ型半導体層 ４…ｐ型ベース層 ５…ｎ型ソース層 ６…ｐ型コンタクト層 ７…ゲート酸化膜 ８…ゲート電極 ９…ｎ型ドレイン層 １０…ソース電極 １１…ドレイン電極 １２…半導体基板用電極
フロントページの続き (72)発明者 中川 明夫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 Ｆターム(参考） 5F040 DA00 DA22 DC01 EB11 EF01 EF11 EF18 5F110 AA07 AA13 BB12 BB13 DD05 GG02 GG12 GG22 GG23

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板に形成された高抵抗の活性層
    と、この活性層の表面に選択的に形成された第２導電型
    ベース層と、この第２導電型ベース層の表面に選択的に
    形成された第１導電型ソース層と、前記活性層の表面に
    前記第２導電型ベース層とは離れて選択的に形成された
    第１導電型ドレイン層と、前記第１導電型ソース層と前
    記活性層とで挟まれた領域の前記第２導電型ベース層上
    にゲート絶縁膜を介して形成されたゲート電極とを備
    え、前記第２導電型ベース層と第１導電型ドレイン層と
    で挟まれた領域の前記活性層の表面に、前記第２導電型
    ベース層から前記第１導電型ドレイン層に向かって第１
    導電型半導体層と第２導電型半導体層とが形成されると
    ともに、これらの半導体層は交互に繰り返して配列さ
    れ、かつ前記第１導電型ドレイン層側の前記第１導電型
    半導体層は前記第２導電型層よりドーズ量が多いことを
    特徴とする電力用半導体装置。
  2. 【請求項２】 前記高抵抗の第１導電型活性層は第２導
    電型半導体基板上に形成されていることを特徴とする請
    求項１記載の電力用半導体装置。
  3. 【請求項３】 絶縁領域上に設けられた高抵抗の活性層
    と、この活性層の表面に選択的に形成された第２導電型
    ベース層と、この第２導電型ベース層の表面に選択的に
    形成された第１導電型ソース層と、前記活性層の表面に
    前記第２導電型ベース層とは離れて選択的に形成された
    第１導電型ドレイン層と、前記第１導電型ソース層と前
    記活性層とで挟まれた領域の前記第２導電型ベース層上
    にゲート絶縁膜を介して形成されたゲート電極とを備
    え、前記第２導電型ベース層と第１導電型ドレイン層と
    で挟まれた領域の前記活性層の表面に、前記第２導電型
    ベース層から前記第１導電型ドレイン層に向かって第１
    導電型半導体層と第２導電型半導体層とが形成されると
    ともに、これらの半導体層は交互に繰り返して配列さ
    れ、かつ前記第１導電型ドレイン層側の前記第１導電型
    半導体層は前記第２導電型半導体層よりドーズ量が多い
    ことを特徴とする電力用半導体装置。
  4. 【請求項４】 前記第１導電型半導体層と前記第２導電
    型半導体層はストライプ状に形成され、前記第１導電型
    ドレイン層側の前記第１導電型半導体層の幅が前記第２
    導電型半導体層に比べて広く、かつオフ状態で前記第１
    導電型半導体層と前記第２導電型半導体層は空乏化する
    ことを特徴とする請求項１乃至３記載の電力用半導体装
    置。
  5. 【請求項５】 前記第１導電型半導体層と前記第２導電
    型半導体層はストライプ状に形成され、前記第１導電型
    ドレイン層側の前記第１導電型半導体層の深さが前記第
    ２導電型半導体層に比べて深く、かつオフ状態で前記第
    １導電型半導体層と前記第２導電型半導体層は空乏化す
    ることを特徴とする請求項１乃至３記載の電力用半導体
    装置。
  6. 【請求項６】 前記第１導電型半導体層と前記第２導電
    型半導体層はストライプ状に形成され、前記第１導電型
    ドレイン層側の第１導電型半導体層の不純物濃度が前記
    第２導電型半導体層に比べて濃く、かつオフ状態で前記
    第１導電型半導体層と前記第２導電型半導体層は空乏化
    することを特徴とする請求項１乃至３記載の電力用半導
    体装置。
  7. 【請求項７】 前記第１導電型半導体層のドーズ量が
    １．０×１０12〜６．０×１０12ｃｍ-2の範囲にあるこ
    とを特徴とする請求項１乃至６記載の電力用半導体装
    置。
  8. 【請求項８】 前記第１導電型半導体層と前記第２導電
    型半導体層の繰り返しピッチが０．５μｍ〜５μｍの間
    にあることを特徴とする請求項１乃至７記載の電力用半
    導体装置。
  9. 【請求項９】 前記第１導電型半導体層と前記第２導電
    型半導体層は、前記第２導電型ベース層と前記第１導電
    型ドレイン層とを結ぶ方向と概略垂直な方向に交互に繰
    り返して配列されていることを特徴とする請求項１乃至
    ８記載の電力用半導体装置。
  10. 【請求項１０】 前記第１導電型ドレイン層の深さは、
    前記第１導電型半導体層と前記第２導電型半導体層の深
    さより浅いことを特徴とする請求項１乃至９記載の電力
    用半導体装置。
  11. 【請求項１１】 半導体基板内に選択的に埋め込み形成
    された第１導電型半導体埋込層と、この第１導電型半導
    体埋込層上に深さ方向に形成され、交互に繰り返して配
    列された第１導電型半導体層と第２導電型半導体層と、
    これらの第１導電型半導体層と第２導電型半導体層の表
    面に選択的に形成された前記第２導電型ベース層と、こ
    の第２導電型ベース層の表面に選択的に形成された第１
    導電型ソース層と、前記第２導電型ベース層に対向して
    ゲート絶縁膜を介して形成されたゲート電極と、前記第
    １導電型半導体層と前記第２導電型半導体層の周囲に形
    成され、前記第１導電型半導体埋込層と接続して形成さ
    れた第１導電型ドレイン層と、前記第１導電型ドレイン
    層上に形成されたドレイン電極と、前記第２導電型ベー
    ス層と前記第１導電型ソース層上に形成されたソース電
    極とを具備することを特徴とする電力用半導体装置。
  12. 【請求項１２】 前記第２導電型ベース層の周囲の前記
    第１導電型半導体層と前記第２導電型半導体層の表面に
    は、前記第２導電型ベース層よりも低濃度の第２導電型
    半導体領域が設けられていることを特徴とする請求項１
    １記載の電力用半導体装置。
  13. 【請求項１３】 前記第２導電型ベース層の周囲に位置
    する前記第１導電型半導体層及び前記第２導電型半導体
    層の表面において、前記第２導電型半導体層は前記第１
    導電型半導体層よりドーズ量が多いことを特徴とする請
    求項１１又は１２記載の電力用半導体装置。
  14. 【請求項１４】 前記第１導電型半導体層と前記第２導
    電型半導体層はストライプ状に形成され、前記第２導電
    型ベース層の周囲に位置する前記第２導電型半導体層表
    面の幅が前記第１導電型半導体層に比べて広く、かつオ
    フ状態で前記第１導電型半導体層と前記第２導電型半導
    体層は空乏化することを特徴とする請求項１１乃至１３
    記載の電力用半導体装置。
  15. 【請求項１５】 前記第１導電型半導体層と前記第２導
    電型半導体層はストライプ状に形成され、前記第２導電
    型ベース層の周囲に位置する前記第２導電型半導体層表
    面の不純物濃度が前記第１導電型半導体層に比べて濃
    く、かつオフ状態で前記第１導電型半導体層と前記第２
    導電型半導体層は空乏化することを特徴とする請求項１
    １乃至１３記載の電力用半導体装置。
  16. 【請求項１６】 前記第１導電型半導体層のドーズ量が
    １．０×１０12〜６．０×１０12ｃｍ-2の範囲にあるこ
    とを特徴とする請求項１１乃至１５記載の電力用半導体
    装置。
  17. 【請求項１７】 前記第１導電型半導体層と前記第２導
    電型半導体層の繰り返しピッチが０．５μｍ〜５μｍの
    間にあることを特徴とする請求項１１乃至１６記載の電
    力用半導体装置。
  18. 【請求項１８】 前記第１導電型半導体層と前記第２導
    電型半導体層は、前記第２導電型ベース層と前記第１導
    電型半導体埋込層とを結ぶ方向と概略垂直な方向に交互
    に繰り返して配列されていることを特徴とする請求項１
    １乃至１７記載の電力用半導体装置。
  19. 【請求項１９】 前記第１導電型半導体埋込層とは異な
    る前記半導体基板表面に選択的に高抵抗の第２導電型活
    性層が形成され、この第２導電型活性層の表面には、前
    記第１導電型半導体埋込層上に形成された前記電力用半
    導体装置を駆動若しくは保護する回路を構成するＣＭＯ
    Ｓ型トランジスタ及びバイポーラ型トランジスタの少な
    くとも一つが設けられていることを特徴とする請求項１
    １乃至１８記載の電力用半導体装置。
  20. 【請求項２０】 前記第１導電型半導体埋込層とは異な
    る前記半導体基板表面に選択的に高抵抗の第２導電型半
    導体分離層が形成され、この第２導電型半導体分離層に
    よって前記第１導電型半導体埋込層上の領域と分離され
    ている前記半導体基板の領域の表面には、前記第１導電
    型半導体埋込層上に形成された前記電力用半導体装置を
    駆動若しくは保護する回路を構成するＣＭＯＳ型トラン
    ジスタ及びバイポーラ型トランジスタの少なくとも一つ
    が設けられていることを特徴とする請求項１１乃至１８
    記載の電力用半導体装置。
  21. 【請求項２１】 前記半導体基板は、第２導電型の半導
    体基板若しくはＳＯＩ基板であることを特徴とする請求
    項１１乃至２０記載の電力用半導体装置。
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