CN111902939A - 半导体存储装置、积和计算装置以及电子设备 - Google Patents

半导体存储装置、积和计算装置以及电子设备 Download PDF

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Abstract

[问题]为了提供使得可以进一步增加存储器单元的集成度和密度的半导体存储装置、积和计算装置以及电子设备。[解决方案]一种半导体存储装置，设置有：第一晶体管，其中第一栅极电极设置在设置有源极或漏极区域的活性化区域上，铁电膜***在第一栅极电极与活性化区域之间；以及第二晶体管，其中源极或漏极区域设置在第一栅极电极上设置的活性化层上，并且第二栅极电极设置在活性化层上，绝缘膜***在活性化层和第二栅极电极之间。

Description

半导体存储装置、积和计算装置以及电子设备
技术领域
本公开涉及半导体存储装置、积和计算装置以及电子设备。
背景技术
包括设置在同一基板上的n型金属氧化物半导体场效应晶体管(nMOSFET)和p型MOSFET(pMOSFET)的互补MOS(CMOS)电路已知是一种功耗较低、允许高速操作并且易于小型化和高集成度的电路。
因此，CMOS电路被用于许多大规模集成(LSI)器件中。注意，这种LSI器件近年来已经商业化为片上***(SoC)，其中模拟电路、存储器、逻辑电路等一起安装在一个芯片上。
例如，静态随机存取存储器(RAM)等被用作安装在LSI上的存储器。近年来，为了进一步降低LSI器件的成本和功耗，已经考虑使用动态RAM(DRAM)、磁RAM(MRAM)、铁电RAM(FeRAM)等来代替SRAM。
这里，FeRAM是一种使用铁电体的剩余极化方向来存储信息的半导体存储装置。作为FeRAM的结构，例如，已经提出了一种1晶体管(1T)型结构，其中将使用铁电材料作为栅极绝缘膜的场效应晶体管用作存储器单元。
然而，在具有1T型结构的FeRAM中，多个存储器单元共享字线和位线。因此，在将信息写入存储器单元的情况下，不仅对选择的存储器单元施加电压，而且还对共享字线或位线的未选择的存储器单元施加电压。因此，在具有1T型结构的FeRAM中，当在存储器单元中写入信息时，存在未选择的存储器单元中存储的信息被重写的可能性。
例如，下面的专利文献1公开了一种铁电存储器，该铁电存储器通过将选择晶体管连接到铁电晶体管的栅极，使得能够仅将电压施加到要写入信息的存储器单元。
引文列表
专利文献
专利文献1：日本专利申请特开No.2009-230834
发明内容
本发明要解决的问题
然而，在专利文献1中公开的铁电存储器中，由于为每个存储器单元设置了选择晶体管和选择晶体管的布线，所以每个存储器单元的平面面积变大。因此，在专利文献1中公开的铁电存储器中，难以实现存储器单元的高集成度和高密度。
因此，本公开提出了一种能够减小存储器单元的平面面积的新的且改善的半导体存储装置、积和计算装置以及电子设备。
问题的解决方案
根据本公开，提供了一种半导体存储装置，该半导体存储装置包括：第一晶体管，包括隔着铁电膜在包括源极或漏极区域的活性化区域上的第一栅极电极；和第二晶体管，包括在设置在所述第一栅极电极上的活性化层中的源极或漏极区域以及隔着绝缘膜在所述活性化层上的第二栅极电极。
此外，根据本公开，提供了一种积和计算装置，该积和计算装置包括：第一晶体管，包括隔着铁电膜在包括源极或漏极区域的活性化区域上的第一栅极电极；和第二晶体管，包括在设置在所述第一栅极电极上的活性化层中的源极或漏极区域以及隔着绝缘膜在所述活性化层上的第二栅极电极。
此外，根据本公开，提供了一种电子设备，该电子设备包括：半导体存储装置，该半导体存储装置包括：第一晶体管，包括隔着铁电膜在包括源极或漏极区域的活性化区域上的第一栅极电极；和第二晶体管，包括在设置在所述第一栅极电极上的活性化层中的源极或漏极区域以及隔着绝缘膜在所述活性化层上的第二栅极电极。
根据本公开，可以通过设置第一晶体管上的第二晶体管来控制相对于第一晶体管的铁电膜出现的电场的存在或不存在。
发明的效果
如上所述，根据本公开，提供了其中存储器单元高度集成且高度密集的半导体存储装置、积和计算装置以及电子设备。
注意，上述效果不一定是限制性的。伴随上述效果或代替上述效果，可以实现本说明书中描述的任何一种效果或可以从本说明书中理解的其它效果。
附图说明
图1是示出根据本公开的实施例的半导体存储装置的等效电路的电路图。
图2是示出根据实施例的半导体存储装置的平面结构和截面结构的示意图。
图3是说明用于制造根据实施例的半导体存储装置的方法的过程的平面图和截面图。
图4是说明用于制造根据实施例的半导体存储装置的方法的过程的平面图和截面图。
图5是说明用于制造根据实施例的半导体存储装置的方法的过程的平面图和截面图。
图6是说明用于制造根据实施例的半导体存储装置的方法的过程的平面图和截面图。
图7是说明用于制造根据实施例的半导体存储装置的方法的过程的平面图和截面图。
图8是说明用于制造根据实施例的半导体存储装置的方法的过程的平面图和截面图。
图9是说明用于制造根据实施例的半导体存储装置的方法的过程的平面图和截面图。
图10是说明用于制造根据实施例的半导体存储装置的方法的过程的平面图和截面图。
图11是说明用于制造根据实施例的半导体存储装置的方法的过程的平面图和截面图。
图12是说明用于制造根据实施例的半导体存储装置的方法的过程的平面图和截面图。
图13是说明用于制造根据实施例的半导体存储装置的方法的过程的平面图和截面图。
图14是说明用于制造根据变形例的半导体存储装置的方法的过程的平面图和截面图。
图15是说明用于制造根据变形例的半导体存储装置的方法的过程的平面图和截面图。
图16是说明用于制造根据变形例的半导体存储装置的方法的过程的平面图和截面图。
图17是说明用于制造根据变形例的半导体存储装置的方法的过程的平面图和截面图。
图18是示出根据变形例的半导体存储装置的平面结构和截面结构的示意图。
图19是示出积和计算装置的等效电路的示意性电路图。
图20是说明将根据本公开的实施例的半导体存储装置应用于积和计算装置的示意图。
图21A是示出其中安装有根据实施例的半导体存储装置的电子设备的示例的外观图。
图21B是示出其中安装有根据实施例的半导体存储装置的电子设备的示例的外观图。
图21C是示出其中安装有根据实施例的半导体存储装置的电子设备的示例的外观图。
具体实施方式
下面将参考附图详细描述本公开的优选实施例。注意，在该描述和附图中，具有基本相同的功能和构造的构造元件由相同的附图标记表示，并且省略重复的说明。
在以下描述中提及的每个附图中，为了描述的方便，一些构成构件的尺寸可能被放大。因此，各图中所示的构成构件的相对尺寸并不总是准确地表示实际的构成构件之间的大小关系。此外，在下面的描述中，可以将基板或层被堆叠的方向表示为向上方向。
注意，按照以下顺序给出描述。
1.概述
2.结构示例
3.制造方法
4.变形例
5.操作示例
6.应用示例
<1.概述>
首先，参考图1，将描述根据本公开的实施例的半导体存储装置的概述。图1是示出根据本实施例的半导体存储装置的等效电路的电路图。
注意，在图1中，“栅极”表示场效应晶体管的栅极，“漏极”表示场效应晶体管的漏极电极或漏极区域，并且“源极”表示场效应晶体管的源极电极或源极区域。
如图1中所示，半导体存储装置10包括第一晶体管11和连接到第一晶体管11的栅极的第二晶体管12。
第一晶体管11是具有由铁电材料形成的栅极绝缘膜的场效应晶体管。第一晶体管11在栅极绝缘膜的剩余极化方向上存储信息。第一晶体管11在源极和漏极中的一个处连接到第二位线BL-，并且在源极和漏极中的另一个处连接到源极线Vs。注意，源极线Vs可以电连接到电源VDD或地GND。
第二晶体管12是具有例如由顺电材料形成的栅极绝缘膜的场效应晶体管。第二晶体管12用作控制向第一晶体管11的栅极的电压施加的开关元件。第二晶体管12在源极和漏极中的一个处连接到第一晶体管11的栅极，并且在源极和漏极中的另一个处连接到第一位线BL。第二晶体管12的栅极连接到字线WL，并且通过从字线WL施加的电压来控制第二晶体管12的导通/断开。注意，第二晶体管12可以是具有由铁电材料形成的栅极绝缘膜的场效应晶体管。
在将信息写入第一晶体管11中的情况下，半导体存储装置10首先通过向字线WL施加电压来接通第二晶体管12。接下来，半导体存储装置10向第一位线BL和第二位线BL-施加预定的电位差，从而在第一晶体管11的栅极绝缘膜(即，铁电膜)中产生电场。因此，半导体存储装置10可以通过外部电场来控制第一晶体管11的栅极绝缘膜的剩余极化方向，并且可以在第一晶体管11中写入信息。
另一方面，在从第一晶体管11读取信息的情况下，半导体存储装置10首先通过向字线WL施加电压来接通第二晶体管12。接下来，半导体存储装置10将电压施加到第一位线BL以接通第一晶体管11，然后使电流在第二位线BL-和源极线Vs之间流动。由于第一晶体管11的阈值电压Vt根据栅极绝缘膜的剩余极化方向而变化，因此第一晶体管11的沟道电阻根据栅极绝缘膜的剩余极化方向而变化。因此，半导体存储装置10可以通过测量在第二位线BL-和源极线Vs之间流动的电流的大小来读取存储在第一晶体管11中的信息。
即，根据本实施例的半导体存储装置10可以用作在第一晶体管11中存储0或1的1位信息的铁电随机存取存储器(FeRAM)。
在此，在半导体存储装置10中，由于第二晶体管12的源极或漏极连接到第一晶体管11的栅极，因此可以通过控制第二晶体管12来控制是否向第一晶体管11的栅极绝缘膜施加电场。
因此，半导体存储装置10可以在写入或读取信息时选择性地向第一晶体管11的栅极绝缘膜施加电压，并且可以防止未选择的第一晶体管11中存储的信息被重写。此外，半导体存储装置10在写入或读取信息时可以选择性地向第一晶体管11的栅极绝缘膜施加电场，并且可以抑制构成栅极绝缘膜的铁电材料的劣化。
此外，在半导体存储装置10中，通过将第二晶体管12形成为所谓的薄膜晶体管(TFT)，可以将第二晶体管12设置在第一晶体管上。据此，与将第一晶体管11和第二晶体管12布置在平面中的情况相比，半导体存储装置10可以减小半导体存储装置10的平面面积。
<2.结构示例>
接下来，参考图2，将描述根据本实施例的半导体存储装置10的具体结构。图2是示出根据本实施例的半导体存储装置10的平面结构和截面结构的示意图。
注意，在图2的平面图中，为了使各构造的布置清楚，省略了跨越半导体存储装置10的整个表面形成的层，并且示出了平面透视图。图2中的每个截面图示出了通过沿着线A-A、线B-B或线C-C截取平面图而获得的截面。
此外，在下文中，“第一导电类型”表示“p型”和“n型”中的一个，并且“第二导电类型”表示与“第一导电类型”不同的“p型”和“n型”中的另一个。
如图2中所示，存储装置1设置在半导体基板100上。存储装置1通过在半导体基板100上以矩阵布置大量存储1位信息的半导体存储装置10来形成，并且存储大量信息。在图2中，由虚线包围的区域对应于一个半导体存储装置10。
第一晶体管11包括设置在半导体基板100上的铁电膜140、设置在铁电膜140上的第一栅极电极130以及设置在半导体基板100上的源极或漏极区域151。
第一晶体管11的源极或漏极区域151中的一个经由接触件271电连接到在第二方向(当直接面对图2时为向上和向下方向)上延伸的第二布线层410(源极线Vs)。另一方面，源极或漏极区域151中的另一个经由接触件272和第二布线层420电连接到在与第二方向正交的第一方向(当直接面对图2时为左右方向)上延伸的第三布线层512(第二位线BL-)。
第二晶体管12包括在第二方向上延伸越过第一栅极电极130的活性化层250、设置在活性化层250上的栅极绝缘膜240以及隔着栅极绝缘膜240在第一方向上延伸越过活性化层250的第二栅极电极230。活性化层250和第二栅极电极230被设置为彼此正交。在夹着活性化层250和第二栅极电极230的交点的两侧的活性化层250中设置源极或漏极区域。
第二栅极电极230通过在第一方向上延伸地设置而用作字线WL。设置在活性化层250中的源极或漏极区域中的一个电连接到第一栅极电极130。另一方面，设置在活性化层250中的源极或漏极区域中的另一个经由接触件261电连接到在第二方向上延伸的第一布线层310(第一位线BL)。
在下文中，将更具体地描述半导体存储装置10的各构造。
半导体基板100是由半导体材料形成并且在其上形成第一晶体管11的基板。半导体基板100可以是硅基板或者其中例如SiO2的绝缘膜夹在硅基板中的绝缘体上硅(SOI)基板。可替代地，半导体基板100可以是包括诸如锗之类的另一种元素半导体的基板，或者可以是包括诸如砷化镓(GaAs)、氮化镓(GaN)或碳化硅(SiC)之类的化合物半导体的基板。
元件隔离层105由绝缘材料形成，并且使设置在半导体基板100上的各半导体存储装置10彼此电绝缘。元件隔离层105例如在半导体基板100的第一方向(当直接面对图2时为左右方向)上延伸地设置，并且将半导体基板100的表面分离成彼此分离的平行带状的区域。
通过元件隔离层105彼此分离的平行带状的区域成为其中要形成第一晶体管11的活性化区域150。活性化区域150的半导体基板100可以掺杂有例如第一导电类型的杂质(例如，诸如硼(B)或铝(Al)之类的p型杂质)。
元件隔离层105可以包括诸如氧化硅(SiOx)、氮化硅(SiNx)或氮氧化硅(SiON)之类的绝缘氮氧化物。例如，可以通过使用浅沟槽隔离(STI)方法通过蚀刻等去除预定区域中的半导体基板100的一部分并且然后用氧化硅(SiOx)填充通过蚀刻等形成的开口来形成元件隔离层105。此外，可以通过使用硅的局部氧化(LOCOS)方法热氧化预定区域中的半导体基板100来形成元件隔离层105。
铁电膜140由铁电材料形成并且设置在半导体基板100上。具体地，铁电膜140在第二方向上与活性化区域150交叉地设置在半导体基板100上以用于每个存储器单元。
铁电膜140包括自发极化并且其剩余极化方向可以通过外部电场来控制的铁电材料。例如，铁电膜140可以包括诸如锆钛酸铅(Pb(Zr，Ti)O3：PZT)或钽酸锶铋(SrBi2Ta2O9：SBT)之类的钙钛矿结构铁电材料。此外，铁电膜140可以是通过热处理等使包括诸如HfOx、ZrOx或HfZrOx之类的高介电材料的膜改性而获得的铁电膜，或者可以是通过将诸如镧(La)、硅(Si)或钆(Gd)之类的原子引入到包括上述高介电材料的膜而改性的铁电膜。此外，铁电膜140可以包括单层或者可以包括多层。例如，铁电膜140可以是包括诸如HfOx之类的铁电材料的单层膜。可以通过使用原子层沉积(ALD)、化学气相沉积(CVD)等来形成铁电膜140。
第一栅极电极130由导电材料形成并且设置在铁电膜140上。具体地，第一栅极电极130在第二方向上与活性化区域150交叉地设置在铁电膜140上以用于每个存储器单元。
例如，第一栅极电极130可以包括多晶硅等，并且可以包括金属、合金、金属化合物或者难熔金属(诸如Ni)与多晶硅的合金(所谓的硅化物)。此外，第一栅极电极130可以包括钌(Ru)、氧化钌(RuO2)等。具体地，第一栅极电极130可以形成为金属层和多晶硅层的堆叠结构。例如，第一栅极电极130可以形成为包括设置在铁电膜140上的TiN或TaN的金属层与多晶硅层的堆叠结构。通过这样的堆叠结构，与仅包括多晶硅层的情况相比，第一栅极电极130可以减小布线电阻。
源极或漏极区域151是形成在半导体基板100中的第二导电类型的区域。源极或漏极区域151设置在夹着第一栅极电极130两侧的活性化区域150中。源极或漏极区域151中的一个经由接触件271电连接到在第二方向上延伸的第二布线层410(源极线Vs)。另外，源极或漏极区域151中的另一个经由接触件272和第二布线层420电连接到在第一方向上延伸的第三布线层512(第二位线BL-)。
例如，可以通过将第二导电类型的杂质(例如，诸如磷(P)或砷(As)之类的n型杂质)引入到活性化区域150的预定区域中来形成源极或漏极区域151。此外，在源极或漏极区域151与第一栅极电极130之间，可以形成具有与源极或漏极区域151相同的导电类型并且具有比源极或漏极区域151低的浓度的轻掺杂漏极(LDD)区域。
注意，设置在第一栅极电极130两侧的源极或漏极区域151中的任何一个可以用作源极区域，或者它们中的任一个可以用作漏极区域。这些可以取决于导电类型杂质的极性或要连接的布线而任意地变化。
侧壁绝缘膜132由绝缘材料形成，并且被设置为在第一栅极电极130和活性化层250的侧表面上的侧壁，这将在后面描述。具体地，可以通过堆叠第一栅极电极130和活性化层250，均匀地形成绝缘膜以及对绝缘膜执行垂直各向异性蚀刻来形成侧壁绝缘膜132。例如，侧壁绝缘膜132可以以单层或多层包括诸如氧化硅(SiOx)、氮化硅(SiNx)或氮氧化硅(SiON)之类的绝缘氮氧化物。
侧壁绝缘膜132遮蔽引入到活性化区域150中的导电杂质，从而使得第一栅极电极130与引入了导电类型杂质的源极或漏极区域151之间的位置关系是自对准的。在侧壁绝缘膜132包括多层的情况下，可以将杂质逐步地引入到活性化区域150中，从而可以在源极或漏极区域151与第一栅极电极130之间自对准地形成LDD区域。
活性化层250设置在第一栅极电极130上，并且通过跨越多个活性化区域150在第二方向上延伸地设置。具体地，活性化层250沿着第一栅极电极130和半导体基板100的外部形状交替地越过第一栅极电极130和半导体基板100以上下延伸并且在第二方向上延伸地设置。
活性化层250是其中形成第二晶体管的沟道以及源极或漏极区域的层，并且由半导体材料形成。例如，活性化层250可以包括多晶、单晶或非晶硅(Si)，可以包括锗(Ge)、诸如砷化镓(GaAs)或砷化铟镓(InGaAs)之类的化合物半导体，可以包括诸如氧化锌(ZnO)或镓铟锡氧化物(InGaZnO)之类的氧化物半导体，或者可以包括诸如硫化钼(MoS2)之类的二维半导体。
通过在与第二栅极电极230相交的两侧将第二导电类型的杂质(例如，诸如磷(P)和砷(As)之类的n型杂质)引入到活性化层250中，形成第二晶体管12的源极或漏极区域。例如，在图2的A-A截面中，第二晶体管12的沟道可以形成在活性化层250中。此外，在图2的B-B截面中，可以通过将第二导电类型的杂质引入到活性化层250中来形成第二晶体管12的源极或漏极区域。
形成在活性化层250中的源极或漏极区域中的一个形成在第一栅极电极130上，并且电连接到第一栅极电极130。此外，设置在活性化层250中的源极或漏极区域中的另一个经由接触件261电连接到在第二方向上延伸的第一布线层310(第一位线BL)。
栅极绝缘膜240由绝缘材料形成并且设置在半导体基板100和活性化层250上。具体地，栅极绝缘膜240均匀地设置在第一晶体管11和活性化层250上。栅极绝缘膜240可以包括已知为场效应晶体管的栅极绝缘膜的绝缘材料。例如，栅极绝缘膜240可以包括诸如氧化硅(SiOx)、氮化硅(SiNx)或氮氧化硅(SiON)之类的绝缘氮氧化物。
第二栅极电极230由导电材料形成，并且在栅极绝缘膜240上在第一方向上延伸地设置。具体地，第二栅极电极230隔着栅极绝缘膜240在半导体基板100的元件隔离层105上在第一方向上延伸地设置。此外，第二栅极电极230隔着栅极绝缘膜240跨过正交的活性化层250设置在活性化层250上。第二栅极电极230通过在第一方向上延伸地设置而用作字线WL。
第二栅极电极230可以包括多晶硅等，并且可以包括金属、合金、金属化合物或者难熔金属(诸如Ni)与多晶硅的合金(所谓的硅化物)。此外，第二栅极电极230可以包括钌(Ru)、氧化钌(RuO2)等。具体地，第二栅极电极230可以形成为金属层和多晶硅层的堆叠结构。例如，第二栅极电极230可以形成为包括设置在栅极绝缘膜240上的TiN或TaN的金属层和多晶硅层的堆叠结构。通过这样的堆叠结构，与仅包括多晶硅层的情况相比，第二栅极电极230可以减小布线电阻。
第二栅极电极230被设置为隔着栅极绝缘膜240与活性化层250正交，并且形成在平面图中与第二栅极电极230重叠的活性化层250中的第二晶体管12的沟道。形成在活性化层250中的沟道减小了形成在活性化层250中的源极区域和漏极区域之间的电阻，从而使第一栅极电极130与接触件261和第一布线层310之间导通。
平坦化膜200由绝缘材料形成，容纳第一晶体管11和第二晶体管12，并且跨越半导体存储装置10的整个表面设置。例如，平坦化膜200可以包括诸如氧化硅(SiOx)、氮化硅(SiNx)或氮氧化硅(SiON)之类的绝缘氮氧化物。
接触件261由导电材料形成并且被设置为延伸穿过平坦化膜200和栅极绝缘膜240。具体地，接触件261被设置为延伸穿过在第二晶体管12的设置在活性化层250中的隔着在第一方向上延伸的第二栅极电极230面对第一栅极电极130的一侧的源极或漏极区域上的平坦化膜200和栅极绝缘膜240。因此，接触件261将第二晶体管的源极和漏极中的另一个电连接到第一布线层310(第一位线BL)。
例如，接触件261可以包括诸如钛(Ti)或钨(W)之类的低电阻金属，或者诸如氮化钛(TiN)或氮化钽(TaN)之类的金属化合物。接触件261可以包括单层，或者可以包括多层的堆叠体。例如，接触件261可以包括包含Ti或TiN和W的堆叠体。
下部第一层间膜301容纳第一布线层310，并且跨越半导体存储装置10的整个表面设置在平坦化膜200上。例如，下部第一层间膜301可以包括诸如氧化硅(SiOx)、氮化硅(SiNx)或氮氧化硅(SiON)之类的绝缘氮氧化物。
第一布线层310由导电材料形成并且设置在平坦化膜200上。具体地，第一布线层310设置在接触件261上作为在第二方向上延伸的布线。第一布线层310通过经由接触件261电连接到第二晶体管12的源极和漏极中的另一个而用作第一位线BL。第一布线层310可以包括诸如铜(Cu)或铝(Al)之类的金属材料，或者可以包括例如Cu镶嵌结构或双镶嵌结构。
上部第一层间膜302跨越半导体存储装置10的整个表面设置在下部第一层间膜301上。上部第一层间膜302被设置为使第一布线层310与第二布线层410和420电绝缘。例如，上部第一层间膜302可以包括诸如氧化硅(SiOx)、氮化硅(SiNx)或氮氧化硅(SiON)之类的绝缘氮氧化物。
接触件271和272由导电材料形成，并且被设置为延伸穿过平坦化膜200、下部第一层间膜301和上部第一层间膜302。具体地，接触件271设置在源极或漏极区域151中的一个上并且将第一晶体管11的源极和漏极中的一个电连接到第二布线层410(源极线Vs)。接触件272设置在源极或漏极区域151中的另一个上，并且经由第二布线层420和通孔511将第一晶体管11的源极和漏极中的另一个电连接到第三布线层512(第二位线BL-)。
例如，接触件271和272可以包括诸如钛(Ti)或钨(W)之类的低电阻金属，或者诸如氮化钛(TiN)或氮化钽(TaN)之类的金属化合物。接触件271和272可以包括单层，或者可以包括多层的堆叠体。例如，接触件271和272可以包括包含Ti或TiN和W的堆叠体。
第二层间膜400容纳第二布线层410和420，并且跨越半导体存储装置10的整个表面设置在上部第一层间膜302上。例如，第二层间膜400可以包括诸如氧化物(SiOx)、氮化硅(SiNx)或氮氧化硅(SiON)之类的绝缘氮氧化物。
第二布线层410和420由导电材料形成，并且设置在上部第一层间膜302上。具体地，第二布线层410设置在接触件271上作为在第二方向上延伸的布线。第二布线层410通过经由接触件271电连接到第一晶体管11的源极和漏极中的一个而用作源极线Vs。第二布线层420设置在接触件272上作为电连接下层中的接触件272和上层中的通孔511的布线层。例如，第二布线层410和420可以包括诸如铜(Cu)或铝(Al)之类的金属材料，或者可以包括Cu镶嵌结构或双镶嵌结构。
通孔511由导电材料形成，并且被设置为延伸穿过下部第三层间膜501。具体地，通孔511设置在第二布线层420上作为电连接下层中的第二布线层420和上层中的第三布线层512的通孔。例如，通孔511可以包括诸如钛(Ti)或钨(W)之类的低电阻金属，或者诸如氮化钛(TiN)或氮化钽(TaN)之类的金属化合物。通孔511可以包括单层，或者可以包括多层的堆叠体，并且可以包括例如包含Ti或TiN和W的堆叠体。
下部第三层间膜501容纳通孔511，并且跨越半导体存储装置10的整个表面设置在第二层间膜400上。例如，下部第三层间膜501可以包括诸如氧化硅(SiOx)、氮化硅(SiNx)或氮氧化硅(SiON)之类的绝缘氮氧化物。
第三布线层512由导电材料形成，并且设置在通孔511上作为在第一方向上延伸的布线。第三布线层512经由通孔511、第二布线层420和接触件272电连接到第一晶体管11的源极和漏极中的另一个，从而用作第二位线BL-。例如，第三布线层512可以包括诸如铜(Cu)或铝(Al)之类的金属材料，或者可以包括Cu镶嵌结构或双镶嵌结构。
通过上述结构，在半导体存储装置10中，可以将第二晶体管12形成为第一晶体管11上的薄膜晶体管(TFT)。通过这种结构，半导体存储装置10可以进一步减小形成的平面面积。
因此，根据本实施例的半导体存储装置10使得能够通过第二晶体管12控制在第一晶体管11的铁电膜140中电场产生的存在或不存在，并且能够形成减小的平面面积。通过这种结构，由于半导体存储装置10可以改善存储装置1的存储器单元的集成度，因此可以改善存储装置1的存储密度。
<3.制造方法>
随后，将参考图3至图13描述根据本实施例的半导体存储装置10的制造方法。图3至图13是说明用于制造半导体存储装置10的方法的过程的平面图和截面图。
注意，在图3至图13中，类似于图2，省略了跨越半导体存储装置10的整个表面形成的层的图示。此外，每个截面图示出了通过沿着线AA、线BB和线CC截取平面图而获得的截面。
首先，如图3中所示，在半导体基板100上形成元件隔离层105，并且形成其中要形成第一晶体管11的活性化区域150。
具体地，通过干法氧化等在包括Si的半导体基板100上形成SiO2膜，并且通过低压化学气相沉积(CVD)等进一步形成Si3N4膜。随后，在Si3N4膜上形成被图案化以保护活性化区域150的抗蚀剂层，并且SiO2膜、Si3N4膜和半导体基板100被蚀刻350nm至400nm的深度。接下来，通过形成膜厚为650nm至700nm的SiO2并且填充通过蚀刻形成的开口来形成元件隔离层105。为了形成SiO2膜，例如，可以使用具有良好的台阶覆盖率并且能够形成致密的SiO2膜的高密度等离子体CVD。
然后，通过使用化学机械抛光(CMP)等去除过度形成的SiO2膜来使半导体基板100的表面平坦化。可以执行例如通过CMP去除SiO2膜，直到暴露出Si3N4膜为止。
此外，使用热磷酸等去除Si3N4膜。注意，为了使元件隔离层105的SiO2膜成为更致密的膜或使活性化区域150的角部变圆，还可以在去除Si3N4膜之前在N2、O2或H2/O2环境下对半导体基板100退火。接下来，将活性化区域150的半导体基板100的表面氧化约10nm以形成氧化物膜101，然后将第一导电类型的杂质(例如，硼(B)等)离子注入以将活性化区域150转变为第一导电类型的阱区域。
接下来，如图4中所示，在形成铁电膜140之后，在铁电膜140上形成第一栅极电极130。
具体地，首先，使用氢氟酸溶液等剥离覆盖半导体基板100的表面的氧化物膜101。注意，氧化物膜101可以是热氧化物膜(SiO2)、热氮氧化物膜(SiON)或等离子体氮化的氮氧化物膜(SiON)。此后，使用CVD或ALD，在半导体基板100上形成膜厚为3nm至10nm的氧化铪(HfOx)。注意，作为高介电材料的氧化铪(HfOx)通过在随后的阶段中经受退火处理而被转换为铁电膜140。
注意，代替氧化铪，可以使用诸如氧化锆(ZrOx)或氧化铪锆(HfZrOx)之类的高介电材料。此外，还可以用镧(La)、硅(Si)、钆(Gd)等掺杂这些高介电材料，以将它们转换为铁电材料。此外，作为铁电膜140，可以使用诸如锆钛酸铅(PZT)或钽酸锶锶(SBT)之类的基于钙钛矿的铁电材料。
接下来，使用CVD或ALD在氧化铪(HfOx)上形成膜厚为5nm至20nm的TiN作为电极材料。注意，可以将TaN、Ru、RuO2等用作电极材料。此后，使用图案化的抗蚀剂作为掩模，执行各向异性蚀刻以图案化所形成的氧化铪(HfOx)和TiN，使得氧化铪(HfOx)和TiN沉积在覆盖活性化区域150的区域上。
随后，如图5中所示，在形成活性化层250之后，同时图案化活性化层250和第一栅极电极130。
具体地，通过以SiH4气体作为原料气体，在580℃至620℃的成膜温度下使用低压CVD来形成膜厚为50nm至150nm的多晶硅膜。此后，通过使用图案化的抗蚀剂作为掩模，对所形成的多晶硅执行各向异性蚀刻以形成活性化层250。对于各向异性蚀刻，例如，可以使用基于HBr或Cl的气体。此时，通过对作为多晶硅的下层的TiN同时执行各向异性蚀刻来形成第一栅极电极130。
接下来，如图6中所示，在第一栅极电极130和活性化层250的两个侧表面上形成侧壁绝缘膜132，并且在半导体基板100中形成源极或漏极区域151。
具体地，在5keV至20keV下以5至20×1013/cm2的浓度将作为第二导电类型的杂质的砷(As)离子注入到第一栅极电极130和活性化层250的两侧以形成LDD区域。由于LDD区域抑制了短沟道效应，因此可以抑制第一晶体管11的特性变动。注意，磷(P)可以用作第二导电类型的杂质。
接下来，在通过等离子体CVD形成膜厚为10nm至30nm的SiO2之后，通过等离子体CVD形成膜厚为30nm至50nm的Si3N4，以形成用于侧壁的绝缘膜。此后，对用于侧壁的绝缘膜执行各向异性蚀刻，以在第一栅极电极130和活性化层250的两个侧表面上形成侧壁绝缘膜132。
此后，使用通过光刻法图案化为覆盖活性化层250的沟道区域的抗蚀剂作为掩模，在20keV至50keV下以1至2×1015/cm2的浓度将作为第二导电类型的杂质的砷(As)离子注入到活性化层250中。因此，将第二导电类型的杂质引入到第一栅极电极130两侧的半导体基板100中以形成源极或漏极区域151。此外，在1000℃下执行快速热退火(RTA)5秒钟以激活离子注入的第二导电类型的杂质。因此，形成第一晶体管11。
注意，也可以通过尖峰RTA激活杂质，以促进引入的杂质的激活并抑制杂质的扩散。此外，上述用于激活第二导电类型的杂质的退火还可以用作用于将作为高介电材料的氧化铪(HfOx)转换为铁电材料的退火处理。在这种情况下，可以适当地调节退火条件。
此外，尽管在图6等中未示出，但是可以在源极或漏极区域151的表面上形成诸如CoSi2或NiSi之类的硅化物化合物，以减小接触电阻。
随后，如图7中所示，在通过将第二导电类型的杂质引入到活性化层250中来形成源极或漏极区域之后，在活性化层250上形成栅极绝缘膜240。
具体地，使用通过光刻法图案化为覆盖活性化层250的沟道区域的抗蚀剂作为掩模，在10keV至50keV下以1至2×1015/cm2的浓度将作为第二导电类型的杂质的砷(As)离子注入到预定区域的活性化层250中，以将第二导电类型的杂质引入预定区域的活性化层250。因此，可以在活性化层250中形成源极或漏极区域。引入第二导电类型的杂质的活性化层250的预定区域例如是在随后的阶段中形成第二栅极电极230的区域两侧的区域。此后，通过利用CVD跨越半导体存储装置10的整个表面形成膜厚为5nm至10nm的SiO2或SiN来在活性化层250上形成栅极绝缘膜240。
接下来，如图8中所示，在栅极绝缘膜240上形成与在第二方向上延伸的活性化层250正交地在第一方向上延伸的第二栅极电极230。
具体地，通过以SiH4气体作为原料气体在580℃至620℃的成膜温度下使用低压CVD在栅极绝缘膜240上形成膜厚为20nm至150nm的多晶硅膜。此后，通过使用图案化的抗蚀剂作为掩模，对所形成的多晶硅执行各向异性蚀刻以形成第二栅极电极230。对于各向异性蚀刻，例如，可以使用基于HBr或Cl的气体。注意，W、WSix等可以进一步堆叠在第二栅极电极230上以减小电阻，并且第二栅极电极230可以被硅化。因此，形成了第二晶体管12。
随后，如图9中所示，在跨越半导体存储装置10的整个表面形成平坦化膜200之后，形成接触件261。
具体地，通过CVD等跨越半导体存储装置10的整个表面形成膜厚为50nm至200nm的SiO2，从而容纳第一晶体管11和第二晶体管12。此后，形成的SiO2层通过CMP法被平坦化以形成平坦化膜200。
接下来，执行蚀刻以在平坦化膜200中形成开口。具体地，通过蚀刻在平坦化膜200中形成用于暴露在隔着第二栅极电极230面对第一栅极电极130一侧的活性化层250的开口。然后，通过CVD等相对于平坦化膜200的开口形成Ti和TiN，进一步形成W，然后通过CMP法平坦化，从而在活性化层250上形成接触件261。注意，Ti和TiN例如可以通过使用离子金属等离子体(IMP)的溅射法形成。此外，可以使用整个表面回蚀代替CMP法来执行平坦化。
接下来，如图10中所示，在平坦化膜200上形成下部第一层间膜301之后，形成第一布线层310。
具体地，使用CVD等，跨越半导体存储装置10的整个表面在平坦化膜200上形成膜厚为50nm至200nm的SiO2，然后通过CMP法进行平坦化，从而形成下部第一层间膜301。然后，在通过蚀刻在下部第一层间膜301中形成用于与接触件261形成电连接的开口之后，使用Cu等作为布线材料，通过使用镶嵌结构或双镶嵌结构形成第一布线层310。注意，第一布线层310可以包括Al等。第一布线层310通过在接触件261上在第二方向上延伸地设置而用作第一位线BL。
随后，如图11中所示，在下部第一层间膜301上形成上部第一层间膜302之后，形成接触件271和272。
具体地，使用CVD等，跨越半导体存储装置10的整个表面在下部第一层间膜301上形成膜厚为100nm至500nm的SiO2，然后通过CMP法将其平坦化，从而形成上部第一层间膜302。
此后，通过蚀刻在上部第一层间膜302、下部第一层间膜301和平坦化膜200中形成用于暴露源极或漏极区域151的开口。然后，通过CVD等相对于所形成的开口形成Ti和TiN，进一步形成W，然后通过CMP法平坦化，从而在源极或漏极区域151上形成接触件271和272。注意，Ti和TiN例如可以通过使用离子金属等离子体(IMP)的溅射法来形成。此外，可以使用整个表面回蚀代替CMP法来执行平坦化。
接下来，如图12中所示，在上部第一层间膜302上形成第二层间膜400之后，形成第二布线层410和420。
具体地，使用CVD等，跨越半导体存储装置10的整个表面在上部第一层间膜302上形成膜厚为10nm至500nm的SiO2，然后通过CMP法平坦化，从而形成第二层间膜400。然后，在通过蚀刻在第二层间膜400中形成用于形成与接触件271和272的电连接的开口之后，使用Cu等作为布线材料，通过镶嵌结构或双镶嵌结构形成第二布线层410和420。注意，第二布线层410和420可以包括Al等。
第二布线层410通过在接触件271上在第二方向上延伸地设置而用作源极线Vs。此外，第二布线层420电连接形成在上层中的通孔511和接触件272。
随后，如图13中所示，在第二层间膜400上形成下部第三层间膜501之后，形成通孔511。此后，在下部第三层间膜501上形成上部第三层间膜502之后，形成第三布线层512。
具体地，使用CVD等，跨越半导体存储装置10的整个表面在第二层间膜400上形成膜厚为100nm至500nm的SiO2，然后通过CMP法平坦化，从而形成下部第三层间膜501。然后，通过蚀刻在下部第三层间膜501中形成用于形成与第二布线层420的电连接的开口。接下来，通过CVD等相对于所形成的开口形成TiN，进一步形成W，然后通过CMP平坦化，从而形成通孔511。注意，TiN可以通过使用IMP等的溅射法形成。此外，可以使用整个表面回蚀代替CMP来执行平坦化。
接下来，使用CVD等，跨越半导体存储装置10的整个表面在下部第三层间膜501上形成膜厚为100nm至500nm的SiO2，然后通过CMP法平坦化，从而形成上部第三层间膜502。接下来，在通过蚀刻在上部第三层间膜502中形成用于与通孔511的接触的开口之后，使用Cu等作为布线材料，通过使用镶嵌结构或双镶嵌结构形成第三布线层512。注意，第三布线层512可以包括Al等。注意，第三布线层512通过在通孔511上在第一方向上延伸地设置而用作第二位线BL-。
通过以上过程，可以形成根据本实施例的半导体存储装置10。
<4.变形例>
随后，将参考图14至图18描述根据本实施例的变形例的半导体存储装置20。图14至图17是说明用于制造半导体存储装置20的方法的过程的平面图和截面图。图18是示出半导体存储装置20的平面结构和截面结构的示意图。
注意，在图14至图18中，类似于图2，省略了跨越半导体存储装置20的整个表面形成的层的图示。此外，每个截面图及各截面图示出了通过沿着线AA或线BB截取平面图而获得的截面。
如图18中所示，在根据变形例的半导体存储装置20中，代替半导体基板100，使用在基板上形成的半导体层100A。在半导体存储装置20中，可以通过重复形成从半导体层100A到上部第一层间膜302的堆叠结构来使存储器单元多层化。通过这种结构，在将大量的半导体存储装置20以矩阵布置的存储装置2中，可以以更高的密度集成存储器单元。
注意，在根据该变形例的半导体存储装置20中，通过在附图标记上添加“A”或“B”区分的各个构造与半导体存储装置10的没有用“A”和“B”表示附图标记的各个构造基本类似，因此将省略其详细描述。
在下文中，将简要描述用于制造根据变形例的半导体存储装置20的方法。
首先，如图14中所示，在基板上形成半导体层100A，然后在半导体层100A上形成元件隔离层105A，并形成其中要形成第一晶体管11的活性化区域150A。
具体地，通过以SiH4气体作为原料气体在580℃至620℃的成膜温度下使用低压CVD在基板上形成膜厚为20nm至100nm的非晶硅或多晶硅膜。基板的材料没有特别限制，并且其它图案、布线、元件或电路可以形成在基板上。例如，可以在基板上形成用于驱动半导体存储装置20的电路。
接下来，通过干法氧化等在半导体层100A上形成SiO2膜，并且通过低压CVD等进一步形成Si3N4膜。随后，在Si3N4膜上形成被图案化以保护活性化区域150A的抗蚀剂层，并且SiO2膜、Si3N4膜和半导体层100A被蚀刻半导体层100A的膜厚的深度。接下来，通过形成SiO2并且填充通过蚀刻形成的开口来形成元件隔离层105A。为了形成SiO2膜，例如，可以使用具有良好的台阶覆盖率并且能够形成致密的SiO2膜的高密度等离子体CVD。
然后，通过使用化学机械抛光(CMP)等去除过度形成的SiO2膜来使半导体层100A的表面平坦化。可以执行例如通过CMP去除SiO2膜，直到暴露出Si3N4膜为止。
此外，使用热磷酸等去除Si3N4膜。注意，为了使元件隔离层105A的SiO2膜成为更致密的膜或使活性化区域150A的角部变圆，还可以在去除Si3N4膜之前在N2、O2或H2/O2环境下对半导体层100A退火。接下来，将活性化区域150A的半导体层100A的表面氧化约10nm以形成氧化物膜101A。
接下来，如图15中所示，执行参考图3至图11描述的过程以在半导体层100A上形成第一晶体管11和第二晶体管12。此后，形成半导体层100B。
具体地，在形成直到第二层间膜400A之后，通过蚀刻等对接触件271A和272A的表面进行后处理(凹进)，并通过CVD等将Ti沉积成约5nm至20nm。此后，通过CMP等将沉积的Ti平坦化。注意，可以使用具有高耐热性的钴(Co)等代替钛(Ti)。
此后，通过以SiH4气体作为原料气体在580℃至620℃的成膜温度下通过低压CVD在第二层间膜400A上形成膜厚为20nm至100nm的非晶硅或多晶硅膜。形成的非晶硅或多晶硅成为作为第二层的半导体层100B。
随后，如图16中所示，执行参考图2至图11描述的过程以在半导体层100B上形成第一晶体管11B和第二晶体管12B。
接下来，如图17中所示，在上部第一层间膜302B上形成第二层间膜400B之后，形成第二布线层410和420。
具体地，使用CVD等，跨越半导体存储装置20的整个表面在上部第一层间膜302B上形成膜厚为10nm至500nm的SiO2，然后通过CMP法平坦化，从而形成第二层间膜400B。然后，在通过蚀刻在第二层间膜400B中形成用于形成与接触件271B和272B的电连接的开口之后，使用Cu等作为布线材料，通过镶嵌结构或双镶嵌结构形成第二布线层410和420。注意，第二布线层410和420可以包括Al等。
第二布线层410通过在接触件271B上在第二方向上延伸地设置而用作源极线Vs。此外，第二布线层420电连接形成在上层中的通孔511和接触件272B。
随后，如图18中所示，在第二层间膜400B上形成下部第三层间膜501之后，形成通孔511。此后，在下部第三层间膜501上形成上部第三层间膜502之后，形成第三布线层512。
具体地，使用CVD等，跨越半导体存储装置20的整个表面在第二层间膜400B上形成膜厚为100nm至500nm的SiO2，然后通过CMP法平坦化，从而形成下部第三层间膜501。然后，通过蚀刻在下部第三层间膜501中形成用于形成与第二布线层420的电连接的开口。接下来，通过CVD等相对于形成的开口形成TiN，进一步形成W，然后通过CMP平坦化，从而形成通孔511。注意，TiN可以通过使用IMP等的溅射方法来形成。此外，可以使用整个表面回蚀代替CMP来执行平坦化。
接下来，使用CVD等，跨越半导体存储装置20的整个表面在下部第三层间膜501上形成膜厚为100nm至500nm的SiO2，然后通过CMP法平坦化，从而形成上部第三层间膜502。接下来，在通过蚀刻在上部第三层间膜502中形成用于与通孔511的接触的开口之后，使用Cu等作为布线材料，通过使用镶嵌结构或双镶嵌结构形成第三布线层512。注意，第三布线层512可以包括Al等。注意，第三布线层512通过在通孔511上在第一方向上延伸地设置而用作第二位线BL-。
通过以上过程，可以形成根据变形例的半导体存储装置20。根据变形例的半导体存储装置20可以通过进一步重复第一晶体管11和第二晶体管12的堆叠结构来实现更高的集成度。
<5.操作示例>
接下来，将描述上述半导体存储装置10的写入操作和读取操作。下面的表1是示出在半导体存储装置10的写入操作和读取操作中施加到每个布线的电压(单位：V)的示例的表。
在表1中，选择的存储器单元的字线、第一位线和第二位线分别描述为SWL、SBL和SBL-。此外，未选择的存储器单元的字线、第一位线和第二位线分别描述为UWL、UBL和UBL-。此外，将源极线描述为Vs。
[表1]
(表1)
Figure BDA0002696976240000231
Figure BDA0002696976240000241
例如，如表1中所示，在将信息“1”写入半导体存储装置10的存储器单元的情况下，将3.5V施加到连接到选择的存储器单元的字线WL，将3.0V施加到第一位线BL，并且将0V施加到第二位线BL-。注意，将0V施加到源极线Vs。
在这种情况下，第一位线BL的电位经由处于导通状态的第二晶体管12传输到第一晶体管11的第一栅极电极130。此外，第二位线BL-的电位传输到第一晶体管11的源极或漏极区域151。因此，在第一晶体管11的铁电膜140中产生在第一栅极电极130侧具有高电位的外部电场，并且铁电膜140的极化状态被控制。因此，半导体存储装置10可以在选择的存储器单元中写入例如信息“1”。
另一方面，例如，如表1中所示，在半导体存储装置10的存储器单元中写入“0”信息的情况下，向连接到选择的存储器单元的字线WL施加3.5V，向第一位线BL施加0V，并且向第二位线BL-施加3.0V。注意，将0V施加到源极线Vs。
在这种情况下，第一位线BL的电位经由处于导通状态的第二晶体管12传输到第一晶体管11的第一栅极电极130。此外，第二位线BL-的电位传输到第一晶体管11的源极或漏极区域151。因此，在第一晶体管11的铁电膜140中产生在第一栅极电极130侧具有低电位的外部电场，并且铁电膜140的极化状态被控制。因此，半导体存储装置10可以在选择的存储器单元中写入例如信息“0”。
这里，在连接到字线WL的未选择的存储器单元中，由于没有电压施加到第一位线BL和第二位线BL-，因此在第一晶体管11的铁电膜140中不会产生电场。此外，在连接到第一位线BL或第二位线BL-的未选择的存储器单元中，电压被施加到第一位线BL和第二位线BL-，但是因为第二晶体管12处于断开状态，所以在第一晶体管11的铁电膜140中不产生电场。
此外，在从半导体存储装置10读取信息的情况下，如表1中所示，将1.5V施加到连接到选择的存储器单元的字线WL，将1.0V施加到第一位线BL，并且将1.0V施加到第二位线BL-。注意，例如，将1.0V施加到源极线Vs。
在这种情况下，第一位线BL的电位经由第二晶体管12传输到第一晶体管11的第一栅极电极130，并且第一晶体管11变为导通状态。此外，在第一晶体管11中，阈值电压Vt取决于铁电膜140的剩余极化方向而变化，并且例如在以上存储信息“1”的情况下，Vt变低，并且在以上存储“0”的信息的情况下，Vt变高。
通过这种布置，在第一晶体管11中，在第二位线BL-和源极线Vs之间流动的电流量取决于铁电膜140的剩余极化方向而变化。因此，可以根据在第二位线BL-和源极线Vs之间流动的电流量，来确定存储在第一晶体管11的铁电膜140中的信息为“1”还是“0”。
注意，在连接到字线WL的未选择的存储器单元中，由于没有电压施加到第一位线BL和第二位线BL-，所以没有电压施加到第一晶体管11的第一栅极电极130。此外，在连接到第一位线BL和第二位线BL-的未选择的存储器单元中，因为第二晶体管12处于断开状态，所以没有电压施加到第一晶体管11的第一栅极电极130。
如上所述，在半导体存储装置10中，由于第二晶体管12的源极或漏极连接到存储信息的第一晶体管11的栅极，因此在第一晶体管11的铁电膜140中电场的产生可以被控制。因此，在半导体存储装置10中，可以防止在将信息写入选择的存储器单元或从选择的存储器单元读取信息时破坏存储在未选择的存储器单元中的信息。
注意，在读取信息时第一晶体管11沿着第二位线BL-的泄漏电流大于第二位线BL-和源极线Vs之间流动的电流的情况下，确定信息可能是困难的。在根据本实施例的半导体存储装置10中，由于可以独立地形成每个存储器单元的字线WL，因此可以通过字线WL控制第一晶体管11的泄漏电流。此外，在应用向未选择的存储器单元的字线WL施加负电压的负字线技术的情况下，可以进一步减小第一晶体管11的泄漏电流。
<6.应用示例>
随后，将参考图19至图21C描述根据本实施例的半导体存储装置10的应用示例。
(应用于积和计算装置的示例)
根据本实施例的半导体存储装置10可以用作例如积和计算装置。将参考图19和图20描述根据本实施例的半导体存储装置10在积和计算装置中的应用。图19是示出积和计算装置的等效电路的示意性电路图。图20是说明根据本实施例的半导体存储装置10在积和计算装置中的应用的示意图。
如图19中所示，积和计算装置3包括在第一方向(例如，行方向)上延伸的多个输入线、在与第一方向正交的第二方向(例如，列方向)上延伸的多个输出线以及设置在输入线和输出线的交点处的电阻器30。
积和计算装置3可以通过用电阻器30的电阻值对每个单元加权来执行积和计算。这样的积和计算装置3可以作为模拟电路实现例如神经网络(也称为人工神经网络)，神经网络模仿生物体的神经网络。注意，实现神经网络的电路元件也称为神经形态元件。
这里，如图20中所示，可以通过电阻变化型存储器来构造设置在输入线和输出线的交点处的电阻器30，在电阻变化型存储器中，可以重写电阻值以反映学习结果。由于根据本实施例的半导体存储装置10是能够变化第一晶体管11的沟道电阻的非易失性电阻变化型存储器，因此它可以用作构成积和计算装置3的每个单元的电阻器30。
具体地，在将半导体存储装置10应用于构成积和计算装置3的每个单元的电阻器30的情况下，第一晶体管11的源极或漏极对应于输入线或输出线。第二晶体管12的栅极对应于用于选择单元的第一选择线SL1，并且第二晶体管12的源极和漏极中的另一个对应于用于选择单元的第二选择线SL2。
随后，将描述在将半导体存储装置10应用于积和计算装置3的情况下的写入操作和计算操作。下表2是示出在将半导体存储装置10应用于积和计算装置3的情况下，在写入操作和计算操作中施加到各布线的电压(单位：V)的示例的表。
在表2中，选择的单元的第一选择线、第二选择线和输入线分别描述为SSL1、SSL2和SIN。此外，未选择单元的第一选择线、第二选择线和输入线分别描述为USL1、USL2和UIN。此外，将输出线描述为OUT。
[表2]
(表2)
SSL1 SSL2 SIN OUT USL1 USL2 UIN
写入“1” 3.5 3.0 0 0 0 0 0
写入“0” 3.5 0 3.0 3.0 0 0 0
计算 1.5 1.0 1.0 0 0 0 0
例如，如表2中所示，在将信息“1”写入由半导体存储装置10构造的单元中的情况下，将3.5V施加到连接到选择的单元的第一选择线SL1，将3.0V施加到第二选择线SL2，并且将0V施加到输入线IN。此外，输出线OUT为0V。
在这种情况下，第二选择线SL2的电位经由处于导通状态的第二晶体管12传输到第一晶体管11的第一栅极电极130。此外，输入线IN的电位传输到第一晶体管11的源极或漏极区域151。因此，在第一晶体管11的铁电膜140中产生在第一栅极电极130侧具有高电位的外部电场，并且铁电膜140的极化状态被控制。通过这种布置，例如，可以将信息“1”写入由半导体存储装置10构造的单元中。
另一方面，如表2中所示，在将信息“0”写入半导体存储装置10的存储器单元中的情况下，将3.5V施加到连接到选择的单元的第一选择线SL1，将0V施加到第二选择线SL2，并且将3.0V施加到输入线IN。此外，输出线OUT为3.0V。
在这种情况下，第二选择线SL2的电位经由处于导通状态的第二晶体管12传输到第一晶体管11的第一栅极电极130。此外，输入线IN的电位传输到第一晶体管11的源极或漏极区域151。因此，在第一晶体管11的铁电膜140中产生在第一栅极电极130侧具有低电位的外部电场，并且铁电膜140的极化状态被控制。通过这种布置，例如，可以将信息“0”写入由半导体存储装置10构造的单元中。
注意，将0V施加到未选择的单元的第一选择线、第二选择线和输入线中的每一个。通过这种布置，半导体存储装置10可以防止在未选择的单元中发生干扰(写入干扰)。
此外，如表2中所示，在使用由半导体存储装置10构造的单元执行积和计算的情况下，将1.5V施加到连接到选择的单元的第一选择线SL1，并且将1.0V施加到第二选择线SL2。此外，将1.0V施加到输入线IN。
在这种情况下，第二选择线SL2的电位经由处于导通状态的第二晶体管12传输到第一晶体管11的第一栅极电极130，并且第一晶体管11变为导通状态。在第一晶体管11中，阈值电压Vt取决于铁电膜140的剩余极化方向而变化，并且例如，在以上存储信息“1”的情况下，Vt变低，并且在以上存储“0”的信息的情况下，Vt变高。因此，积和计算装置可以通过在输入线IN和输出线OUT之间流动的电流量(或电阻值)，根据存储在半导体存储装置10中的数据来获得计算结果。
注意，将0V施加到未选择的单元的第一选择线、第二选择线和输入线中的每一个。通过这种布置，半导体存储装置10可以防止在未选择的单元中发生干扰(读取干扰)。
(应用于电子设备的示例)
此外，根据本实施例的半导体存储装置10可以安装在包括在各种电子设备中的电路中。参考图21A至图21C，将描述其中安装有这种半导体存储装置10的电子设备的示例。图21A至图21C是示出其中安装有半导体存储装置10的电子设备的示例的外观图。
例如，安装有半导体存储装置10的电子设备可以是诸如智能电话之类的电子设备。具体地，如图21A中所示，智能电话900包括显示各种类型的信息的显示部件901以及包括用于接收用户输入的操作的按钮等的操作部件903。在此，上述半导体存储装置10可以设置在安装在智能电话900上的电路中。
例如，安装有半导体存储装置10的电子设备可以是诸如数字相机之类的电子设备。具体地，如图21B和图21C中所示，数字相机910包括主体(相机主体)911、可更换镜头部件913、用户在拍摄时握住的握持部分915以及用于显示各种类型的信息的监视器部件917、用于显示用户在拍摄时观察到的直通图像的电子取景器(EVF)919。注意，图21B是从正面(即，被摄体侧)观看的数字相机910的外观，并且图21C是从背面(即，拍摄者侧)观看的数字相机910的外观。在此，上述半导体存储装置10可以设置在安装在数字相机910上的电路中。
注意，安装有半导体存储装置10的电子设备不限于以上示例。安装有半导体存储装置10的电子设备可以是任何领域的电子设备。这种电子设备的示例包括例如眼镜型可穿戴装置、头戴式显示器(HMD)、电视装置、电子书、个人数字助理(PDA)、笔记本个人计算机、摄像机、游戏装备等。
上面已经参考附图描述了本公开的优选实施例，而本公开的技术范围不限于以上示例。本领域技术人员可以在所附权利要求的范围内找到各种变更和变化，并且应当理解，它们将自然地落入本公开的技术范围内。
此外，在本说明书中描述的效果仅仅是说明性或示例性效果，而不是限制性的。即，伴随或代替以上效果，根据本说明书的描述，根据本公开的技术可以实现对于本领域技术人员清楚的其它效果。
注意，以下构造也落入本公开的技术范围内。
(1)一种半导体存储装置，包括：
第一晶体管，包括隔着铁电膜在包括源极或漏极区域的活性化区域上的第一栅极电极；和
第二晶体管，包括在设置在所述第一栅极电极上的活性化层中的源极或漏极区域以及隔着绝缘膜在所述活性化层上的第二栅极电极。
(2)根据(1)所述的半导体存储装置，其中，所述活性化区域在半导体基板上在第一方向上延伸地设置。
(3)根据(2)所述的半导体存储装置，其中，所述活性化层由半导体材料形成。
(4)根据(2)或(3)所述的半导体存储装置，其中，所述第一栅极电极被设置为在与所述第一方向正交的第二方向上延伸。
(5)根据(4)所述的半导体存储装置，其中，所述第二栅极电极被设置为在所述第一方向上延伸。
(6)根据(4)或(5)所述的半导体存储装置，其中
所述第一晶体管的源极或漏极区域中的一个电连接到在所述第二方向上延伸的源极线，以及
所述第一晶体管的源极或漏极区域中的另一个电连接到在所述第一方向上延伸的第二位线。
(7)根据(4)或(5)所述的半导体存储装置，其中
所述第二晶体管的源极或漏极区域中的一个电连接到所述第一栅极电极，以及
所述第二晶体管的源极或漏极区域中的另一个电连接到在所述第二方向上延伸的第一位线。
(8)根据(2)至(7)中的任一项所述的半导体存储装置，其中
所述第一晶体管的源极或漏极区域设置在夹着所述第一栅极电极两侧的所述活性化区域中，以及
所述第二晶体管的源极或漏极区域设置在夹着所述第二栅极电极两侧的所述活性化层中。
(9)根据(2)至(8)中的任一项所述的半导体存储装置，其中，所述活性化层沿着所述第一栅极电极和所述半导体基板的外部形状设置在所述第一栅极电极和所述半导体基板上。
(10)根据(2)至(9)中的任一项所述的半导体存储装置，其中，所述第二栅极电极隔着所述绝缘膜沿着所述活性化层和所述半导体基板的外部形状设置在所述活性化层和所述半导体基板上。
(11)根据(1)至(10)中的任一项所述的半导体存储装置，其中，所述第一晶体管和所述第二晶体管的源极或漏极区域中的每一个被设置为相同导电类型的区域。
(12)根据(1)至(11)中的任一项所述的半导体存储装置，其中，所述第二晶体管被设置为薄膜晶体管。
(13)根据(1)至(12)中的任一项所述的半导体存储装置，其中，通过重复堆叠来设置多组所述第一晶体管和所述第二晶体管。
(14)一种积和计算装置，包括：
第一晶体管，包括隔着铁电膜在包括源极或漏极区域的活性化区域上的第一栅极电极；和
第二晶体管，包括在设置在所述第一栅极电极上的活性化层中的源极或漏极区域以及隔着绝缘膜在所述活性化层上的第二栅极电极。
(15)一种电子设备，包括：
半导体存储装置，包括：
第一晶体管，包括隔着铁电膜在包括源极或漏极区域的活性化区域上的第一栅极电极；和
第二晶体管，包括在设置在所述第一栅极电极上的活性化层中的源极或漏极区域以及隔着绝缘膜在所述活性化层上的第二栅极电极。
附图标记列表
1、2 存储装置
3 积和计算装置
10、20 半导体存储装置
11 第一晶体管
12 第二晶体管
30 电阻器
100 半导体基板
105 元件隔离层
130 第一栅极电极
132 侧壁绝缘膜
140 铁电膜
150 活性化区域
151 源极或漏极区域
200 平坦化膜
230 第二栅极电极
240 栅极绝缘膜
250 活性化层
261、271、272 接触件
301 下部第一层间膜
302 上部第一层间膜
310 第一布线层
400 第二层间膜
410、420 第二布线层
501 下部第三层间膜
502 上部第三层间膜
511 通孔
512 第三布线层

Claims (15)

1.一种半导体存储装置，包括：
第一晶体管，包括隔着铁电膜在包括源极或漏极区域的活性化区域上的第一栅极电极；和
第二晶体管，包括在设置在所述第一栅极电极上的活性化层中的源极或漏极区域以及隔着绝缘膜在所述活性化层上的第二栅极电极。
2.根据权利要求1所述的半导体存储装置，其中，所述活性化区域在半导体基板上在第一方向上延伸地设置。
3.根据权利要求2所述的半导体存储装置，其中，所述活性化层由半导体材料形成。
4.根据权利要求2所述的半导体存储装置，其中，所述第一栅极电极被设置为在与所述第一方向正交的第二方向上延伸。
5.根据权利要求4所述的半导体存储装置，其中，所述第二栅极电极被设置为在所述第一方向上延伸。
6.根据权利要求4所述的半导体存储装置，其中
所述第一晶体管的源极或漏极区域中的一个电连接到在所述第二方向上延伸的源极线，以及
所述第一晶体管的源极或漏极区域中的另一个电连接到在所述第一方向上延伸的第二位线。
7.根据权利要求4所述的半导体存储装置，其中
所述第二晶体管的源极或漏极区域中的一个电连接到所述第一栅极电极，以及
所述第二晶体管的源极或漏极区域中的另一个电连接到在所述第二方向上延伸的第一位线。
8.根据权利要求2所述的半导体存储装置，其中
所述第一晶体管的源极或漏极区域设置在夹着所述第一栅极电极两侧的所述活性化区域中，以及
所述第二晶体管的源极或漏极区域设置在夹着所述第二栅极电极两侧的所述活性化层中。
9.根据权利要求2所述的半导体存储装置，其中，所述活性化层沿着所述第一栅极电极和所述半导体基板的外部形状设置在所述第一栅极电极和所述半导体基板上。
10.根据权利要求2所述的半导体存储装置，其中，所述第二栅极电极隔着所述绝缘膜沿着所述活性化层和所述半导体基板的外部形状设置在所述活性化层和所述半导体基板上。
11.根据权利要求1所述的半导体存储装置，其中，所述第一晶体管和所述第二晶体管的源极或漏极区域中的每一个被设置为相同导电类型的区域。
12.根据权利要求1所述的半导体存储装置，其中，所述第二晶体管被设置为薄膜晶体管。
13.根据权利要求1所述的半导体存储装置，其中，通过重复堆叠来设置多组所述第一晶体管和所述第二晶体管。
14.一种积和计算装置，包括：
第一晶体管，包括隔着铁电膜在包括源极或漏极区域的活性化区域上的第一栅极电极；和
第二晶体管，包括在设置在所述第一栅极电极上的活性化层中的源极或漏极区域以及隔着绝缘膜在所述活性化层上的第二栅极电极。
15.一种电子设备，包括：
半导体存储装置，包括：
第一晶体管，包括隔着铁电膜在包括源极或漏极区域的活性化区域上的第一栅极电极；和
第二晶体管，包括在设置在所述第一栅极电极上的活性化层中的源极或漏极区域以及隔着绝缘膜在所述活性化层上的第二栅极电极。
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