DE112017008314T5 - Ferroelektrische gate-dielektrika in integrierten schaltungen - Google Patents

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Abhishek Anil Sharma
Brian S. Doyle
Prashant Majhi
Ravi Pillarisetty
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Abstract

Bei verschiedenen Ausführungsbeispielen sind hierin Systeme, Verfahren und Vorrichtungen zum Verwenden eines ferroelektrischen Materials als ein Gate-Dielektrikum in einer integrierten Schaltung offenbart, zum Beispiel als Teil eines Transistors. Bei einem Ausführungsbeispiel kann der Transistor einen p-Typ Metalloxid-Halbleiter (PMOS) - Transistor umfassen. Bei einem Ausführungsbeispiel kann der Transistor ein p-dotiertes Substrat aufweisen. Bei einem Ausführungsbeispiel kann der Kanal des Transistors ein p-dotierter Kanal sein. Bei einem Ausführungsbeispiel kann der Transistor, der das ferroelektrische Material als das Gate-Dielektrikum aufweist, in Verbindung mit einem Inverter verwendet werden. Bei einem Ausführungsbeispiel kann der Inverter in Verbindung mit einem statischen Direktzugriffsspeicher (SRAM; static random access memory) -Speicherbauelement verwendet werden.

Description

  • TECHNISCHES GEBIET
  • Diese Offenbarung bezieht sich im Allgemeinen auf integrierte Schaltungen, zum Beispiel ferroelektrische Gate-Dielektrika in integrierten Schaltungen.
  • HINTERGRUND
  • Moderne elektronische Vorrichtungen, wie beispielsweise nichtflüchtige Speicher, nutzen verschiedene Transistoren zur Verstärkung und Schaltung elektronischer Signale. Solche Transistoren müssen möglicherweise bereichsmäßig verkleinert werden, zum Beispiel um das Package, in dem sich ein Transistor und eine gegebene elektronische Vorrichtung befinden, zu verkleinern.
  • Figurenliste
  • Es wird nun auf die beiliegenden Zeichnungen Bezug genommen, die nicht notwendigerweise maßstabsgetreu gezeichnet sind, und bei welchen gilt:
    • 1 zeigt gemäß einem oder mehreren beispielhaften Ausführungsbeispielen der Offenbarung ein beispielhaftes Diagramm eines p-Typ Metalloxid-Halbleiter (PMOS; p-type metal-oxide semiconductor) -Transistors, der einen ferroelektrischen Gate-Isolator aufweist.
    • 2 zeigt gemäß einem oder mehreren beispielhaften Ausführungsbeispielen der Offenbarung ein Diagramm eines Inverters.
    • 3 zeigt gemäß einem oder mehreren beispielhaften Ausführungsbeispielen der Offenbarung ein beispielhaftes Diagramm für die Strom-Spannung-Charakteristika eines PMOS-Transistors.
    • 4 zeigt gemäß einem oder mehreren beispielhaften Ausführungsbeispielen der Offenbarung ein Diagramm eines Drain-Stroms versus eine Gate-Spannung eines beispielhaften Transistors.
    • 5 zeigt gemäß einem oder mehreren beispielhaften Ausführungsbeispielen der Offenbarung ein Diagramm von beispielhaften Daten für Transistoren, die ein ferroelektrisches Gate aufweisen.
    • 6 zeigt gemäß einem oder mehreren beispielhaften Ausführungsbeispielen der Offenbarung ein Diagramm, das einen beispielhaften Ablauf für die Fertigung eines Inverters repräsentiert, der PMOS-Transistoren aufweist, die ein ferroelektrisches Gate-Dielektrikum umfassen.
    • 7 stellt gemäß einem oder mehreren Ausführungsbeispielen der Offenbarung ein Beispiel eines Systems dar.
  • DETAILLIERTE BESCHREIBUNG
  • Ausführungsbeispiele der Offenbarung sind im Folgenden hierin Bezug nehmend auf die beiliegenden Zeichnungen, in denen beispielhafte Ausführungsbeispiele der Offenbarung gezeigt sind, detaillierter beschrieben. Diese Offenbarung kann jedoch in vielen unterschiedlichen Formen ausgeführt sein, und soll nicht so ausgelegt werden, dass sie sich auf die hierin dargelegten beispielhaften Ausführungsbeispiele beschränkt; vielmehr sind diese Ausführungsbeispiele bereitgestellt, so dass diese Offenbarung gründlich und vollständig ist, und Fachleuten auf dem Gebiet den Schutzbereich der Offenbarung vollständig vermittelt. Ähnliche Zahlen beziehen sich durchgehend auf ähnliche, aber nicht notwendigerweise dieselben oder identische Elemente.
  • Die folgenden Ausführungsbeispiele sind ausreichend detailliert beschrieben, um es zumindest Fachleuten auf dem Gebiet zu ermöglichen, die Offenbarung zu verstehen und zu verwenden. Es versteht sich, dass andere Ausführungsbeispiele basierend auf der vorliegenden Offenbarung erkennbar sind, und dass Prozess-, mechanische, Material-, Abmessungs-, Prozessausrüstungs- und Parameterveränderungen durchgeführt werden können, ohne von dem Schutzbereich der vorliegenden Offenbarung abzuweichen.
  • In der nachfolgenden Beschreibung sind zahlreiche spezifische Details gegeben, um ein tiefgreifendes Verständnis von verschiedenen Ausführungsbeispielen der Offenbarung bereitzustellen. Es ist jedoch offensichtlich, dass die Offenbarung ohne diese spezifischen Details ausgeführt werden kann. Um die vorliegende Offenbarung nicht zu verunklaren, werden einige gut bekannte Systemkonfigurationen und Prozessschritte möglicherweise nicht in allen Einzelheiten offengelegt. Ebenso sind die Zeichnungen, die Ausführungsbeispiele der Offenbarung zeigen, semi-diagrammatisch und nicht maßstabsgetreu, und insbesondere einige der Abmessungen dienen der Klarheit der Darstellung und können in den Zeichnungen übertrieben sein. Zusätzlich, wenn mehrere Ausführungsbeispiele als einige Merkmale gemeinsam habend offenbart oder beschrieben sind, sind der Klarheit und der Einfachheit der Darstellung, der Beschreibung und des Verständnisses derselben halber, ähnliche und gleiche Merkmale normalerweise mit gleichen Bezugszeichen beschrieben, auch wenn die Merkmale nicht identisch sind.
  • Der Begriff „horizontal“, kann nach hiesigem Gebrauch als eine Richtung parallel zu einer Ebene oder Oberfläche (zum Beispiel Oberfläche eines Substrats) definiert sein, unabhängig von ihrer Ausrichtung. Der Begriff „vertikal“ kann sich nach hiesigem Gebrauch auf eine Richtung beziehen, die orthogonal zu der horizontalen Richtung ist, wie gerade beschrieben.
  • Begriffe wie beispielsweise „auf“, „über“, „unter“, „unten“, „oben“, „seite“ (wie in „Seitenwand“), „höher“, „niedriger“, „obere“, „darüber“ und „darunter“ können im Hinblick auf eine horizontale Ebene verwendet werden, wobei die horizontale Ebene je nach Fall eine x-y-Ebene, eine x-z-Ebene oder eine y-z-Ebene umfassen kann. Der Begriff „Verarbeitung“ umfasst nach hiesigem Gebrauch eine Abscheidung von Material oder Photoresist, Strukturieren, Freilegen, Entwicklung, Ätzen, Reinigen, Ablation, Polieren und/oder Entfernen des Materials oder Photoresists, wie es bei einer Bildung einer beschriebenen Struktur erforderlich ist.
  • „Ein Ausführungsbeispiel“, „verschiedene Ausführungsbeispiele,“ und dergleichen zeigen an, dass die so beschriebene(n) Ausführungsbeispiel(e) besondere Merkmale, Strukturen oder Charakteristika umfassen können, aber nicht jedes Ausführungsbeispiel umfasst notwendigerweise die bestimmten Merkmale, Strukturen oder Charakteristika. Einige Ausführungsbeispiele können einige, alle oder keine der für andere Ausführungsbeispiele beschriebenen Merkmale aufweisen. „Erste/r/s,“ zweite/r/s,„ dritte/r/s,“ und dergleichen beschreiben ein gemeinsames Objekt und zeigen an, dass Bezug auf unterschiedliche Instanzen von gleichen Objekten genommen wird. Solche Adjektive implizieren nicht, dass derart beschriebene Objekte in einer gegebenen Reihenfolge sein müssen, weder zeitlich, räumlich, in der Rangfolge oder auf irgendeine andere Weise. „Verbunden“ kann anzeigen, dass Elemente in direktem physischem oder elektrischem Kontakt miteinander stehen und „gekoppelt“ kann anzeigen, dass Elemente zusammenarbeiten oder miteinander in Wechselwirkung stehen, aber sie sind möglicherweise oder möglicherweise nicht in direktem physischem oder elektrischem Kontakt. Auch obwohl ähnliche oder gleiche Zahlen verwendet werden können, um gleiche oder ähnliche Teile in unterschiedlichen Figuren zu bezeichnen, bedeutet dies nicht, dass alle Figuren, die ähnliche oder gleiche Zahlen umfassen, ein einziges oder gleiches Ausführungsbeispiel bilden.
  • Bei verschiedenen Ausführungsbeispielen, die hierin offenbart sind, sind Systeme, Verfahren und Vorrichtungen zum Verwenden eines ferroelektrischen Materials als ein Gate-Dielektrikum in einem Transistor. Bei einem Ausführungsbeispiel kann der Transistor einen p-Typ Metalloxid-Halbleiter (PMOS) -Transistor umfassen. Bei einem Ausführungsbeispiel kann der Transistor ein p-dotiertes Substrat aufweisen. Bei einem Ausführungsbeispiel kann der Kanal des Transistors ein p-dotierter Kanal sein. Bei einem Ausführungsbeispiel kann der Transistor, der das ferroelektrische Material als das Gate-Dielektrikum aufweist, in Verbindung mit einem Inverter verwendet werden. Bei einem Ausführungsbeispiel kann der Inverter in Verbindung mit einem statistischen Direktzugriffsspeicher (SRAM; static random access memory) -Speicherbauelement verwendet werden.
  • Bei einem Ausführungsbeispiel kann das ferroelektrische Material ein Hafniumzinkoxid, Lanthanoxid, Hafniumlanthanoxid, Hafniumoxid, Zirkoniumoxid, Hafniumsiliziumoxid, Hafniumaluminiumoxid, Indium-Gallium-Zinkoxid dotiert mit Silizium, Hafnium oder Eisen umfassen, ist möglicherweise aber nicht darauf beschränkt. Bei einem Ausführungsbeispiel kann die Dicke eines Gate-Dielektrikums unter Verwendung des ferroelektrischen Materials ungefähr 0,5 nm bis ungefähr 20 nm sein, mit einer beispielhaften Dicke von ungefähr 5 nm bis ungefähr 10 nm. Bei einem Ausführungsbeispiel kann das ferroelektrische Material unter Verwendung chemischer Gasphasenabscheidung (CVD; chemical vapor deposition), physikalischer Gasphasenabscheidung (PVD; physical vapor deposition), Atomschichtabscheidung (ALD; atomic layer deposition), plasmaunterstützter chemischer Gasphasenabscheidung (PECVD; plasma-enhanced chemical vapor deposition), Molekularstrahlepitaxie (MBE; molecular beam epitaxy) und ähnlichem abgeschieden werden.
  • Bei einem Ausführungsbeispiel können n-Typ- und p-Typ-Materialien, zum Beispiel n-Typ- und p-Typ-Materialien, die in Verbindung mit einem n-Typ-MOS (NMOS) und PMOS-Transistoren verwendet werden, unterschiedliche Elektronen- und Lochmobilitäten aufweisen. Bei einem Ausführungsbeispiel kann ein solcher Unterschied bei Loch- und Elektronenmobilitäten in solchen Materialien dazu führen, dass Transistoren für die ähnlichen Eingangsspannungen und -ströme unterschiedliche Performance-Parameter aufweisen. Bei einem Ausführungsbeispiel können solche Performance-Unterschiede zwischen n-Typ-Transistoren, die n-Typ-Materialien verwenden, und p-Typ-Transistoren, die p-Typ-Material verwenden, durch unterschiedliches Dimensionieren der Abmessungen der p-Typ- und n-Typ-Transistoren ausgeglichen werden. Bei einem Ausführungsbeispiel können die offenbarten Systeme, Verfahren und Vorrichtungen zu verbesserter Transistorskalierung führen, da die Größe der PMOS-Transistoren, die ein ferroelektrisches Material aufweisen, im Vergleich zu PMOS-Transistoren, die keine ferroelektrisches Gate-Dielektrikum aufweisen, reduziert sein kann. Bei einem Ausführungsbeispiel kann die Latenz von Bauelementen, wie beispielsweise Speicherbauelementen, die PMOS-Transistoren verwenden, die ein ferroelektrisches Gate-Material als das Gate-Dielektrikum aufweisen, im Vergleich zu Bauelementen, die PMOS-Transistoren verwenden, die kein ferroelektrisches Gate-Dielektrikum aufweisen, erhöht werden.
  • Bei einem Ausführungsbeispiel können die Strom-Spannung-Charakteristika eines PMOS-Transistors, der ein ferroelektrisches Material als das Gate-Dielektrikum aufweist, eine steilere Neigung in dem Spannungsvorspannungsregime aufweisen, das im Hinblick auf die Größe niedriger ist, als die Spannung bei der sich der Transistor anschaltet, im Vergleich zu der Neigung der Strom-Spannung-Charakteristika in dem Spannungsvorspannungsregime, das im Hinblick auf die Größe niedriger ist, als die Spannung bei der sich der Transistor anschaltet, für einen PMOS-Transistor, der kein Gate-Dielektrikum aufweist, das ferroelektrisch ist. Bei einem Ausführungsbeispiel können die Strom-Spannung-Charakteristika eines PMOS-Transistors, der ein ferroelektrisches Material als das Gate-Dielektrikum aufweist, eine Neigung aufweisen, die weniger als ungefähr 60 mV/Dekade in dem Spannungsvorspannungsregime geringer ist als die Spannung bei der der Transistor sich anschaltet.
  • Bei einem Ausführungsbeispiel können die Strom-Spannung-Charakteristika eines PMOS-Transistors, der ein ferroelektrisches Material als das Gate-Dielektrikum aufweist, im Vergleich zu dem treibenden Strom der Strom-Spannung-Charakteristika für einen PMOS-Transistor, der kein ferroelektrisches Gate-Dielektrikum aufweist, einen höheren treibenden Strom bei einem festen Aus-Strom aufweisen. Bei einem anderen Ausführungsbeispiel können die Strom-Spannung-Charakteristika eines PMOS-Transistors, der ein ferroelektrisches Material als das Gate-Dielektrikum aufweist, im Vergleich zu dem Aus-Strom der Strom-Spannung-Charakteristika für einen PMOS-Transistor, der kein ferroelektrisches Gate-Dielektrikum aufweist, einen niedrigeren Aus-Strom bei einem festen treibenden Strom aufweisen. Bei einem Ausführungsbeispiel können die Strom-Spannung-Charakteristika eines PMOS-Transistors, der ein ferroelektrisches Material als das Gate-Dielektrikum aufweist, in dem Aus-Zustand ein geringeres Strom-Lecken im Vergleich zu dem Strom-Lecken, das durch die Strom-Spannung-Charakteristika für einen PMOS-Transistor, der kein ferroelektrisches Gate-Dielektrikum aufweist, angezeigt ist, aufweisen.
  • Bei einem Ausführungsbeispiel können die hierin offenbarten Transistoren ein Substrat umfassen. Bei einem Ausführungsbeispiel kann sich das Substrat auf eine feste (normalerweise planare) Substanz beziehen, auf die eine Schicht einer anderen Substanz angewendet wird und auf der diese zweite Substanz haftet. Bei einem anderen Ausführungsbeispiel kann das Substrat ein Siliziumsubstrat umfassen. Bei einem Ausführungsbeispiel kann das Substrat ein p-dotiertes Siliziumsubstrat umfassen. Bei einem Ausführungsbeispiel kann das Substrat eine dünne Scheibe eines Materials wie beispielsweise Silizium, Siliziumoxid, Siliziumdioxid, Aluminiumoxid, Saphir, eine Legierung aus Silizium und Germanium und/oder Indiumphosphid (InP) und dergleichen sein. Bei einem Ausführungsbeispiel kann das Substrat ein Halbleitermaterial (z.B. monokristallines Silizium, Germanium, Siliziumgermanium, SiGe und/oder ein III-V-Materialien-basiertes Material (z.B. Galliumarsenid, GaAs) oder eine irgendeine Kombination davon) umfassen.
  • Bei einem Ausführungsbeispiel kann das Substrat ein flexibles Substrat umfassen. Bei verschiedenen Ausführungsbeispielen kann das Substrat ein Polymer-basiertes Substrat, Glas oder irgendein anderes biegsames Substrat umfassen, umfassend 2D-Materialien, z.B. Graphen und MoS2, organische Materialien, z. B. Pentacen, transparente Oxide, z.B. Indium-Gallium-Zinkoxid (IGZO; indium gallium zinc oxide), polykristalline III-V-Materialien, polykristallines Ge, polykristallines Si, amorphe III-V-Materialien, amorphes Ge, amorphes Si oder irgendeine Kombination davon. Bei einem Ausführungsbeispiel können die amorphen III-V-Materialien eine Abscheidungstemperatur aufweisen, die niedriger ist als die der polykristallinen III-V-Materialien. Bei einem Ausführungsbeispiel kann ein Substrat zum Beispiel ein organisches, ein keramisches, ein Glas- oder ein Halbleitersubstrat sein. Bei einem Ausführungsbeispiel umfasst das Substrat ein Halbleitermaterial, z.B. Silizium (Si). Bei einem Ausführungsbeispiel ist das Substrat ein monokristallines Si-Substrat.
  • Bei einem Ausführungsbeispiel kann das Substrat, zum Beispiel ein Siliziumwafer, Speicherarray-Peripherievorrichtungen, zum Beispiel, Eingabe-/Ausgabevorrichtungen umfassen. Bei einem Ausführungsbeispiel kann ein Platzieren der Speicherarray-Peripherievorrichtungen unter dem Substrat die Speicherarray-Effizienz erhöhen und gleichzeitig den Speicherarray-Bereichsverbrauch reduzieren. Bei einem Ausführungsbeispiel kann das Substrat elektronische Bauelemente umfassen, zum Beispiel Transistoren, Speicher, Kondensatoren, Widerstände, optoelektronische Bauelemente, Schalter, irgendwelche anderen aktiven und passiven elektronischen Bauelemente, die durch elektrische Isolierschichten getrennt sind, zum Beispiel Zwischenschicht-Dielektrikumsschichten, Grabenisolationsschichten oder irgendwelche anderen Isolierschichten, die Durchschnittsfachleuten auf dem Gebiet der Herstellung elektronischer Bauelemente bekannt sind. Bei zumindest einigen Ausführungsbeispielen kann das Substrat Metallverbindungen und Vias umfassen, die ausgebildet sind, um die Metallisierungsschichten zu verbinden. Bei einem Ausführungsbeispiel kann das Substrat ein Halbleiter-auf-Isolator (SOI; semiconductor-onisolator) -Substrat sein, umfassend ein unteres Bulk-Substrat, eine mittlere Isolationsschicht und eine obere monokristalline Schicht. Die obere monokristalline Schicht kann zum Beispiel Silizium aufweisen.
  • Bei einem Ausführungsbeispiel können die hierin offenbarten Transistoren eine Source umfassen. Bei einem anderen Ausführungsbeispiel kann die Source einen p-dotierten Halbleiter umfassen. Bei einem Ausführungsbeispiel kann die Source eine p-dotierte Galliumantimonid (GaSb) -Schicht umfassen. Bei einem Ausführungsbeispiel kann die Source eine p-dotierte Aluminiumantimonid- (AlSb) und/oder eine Indiumantimonid- (InSb) Schicht umfassen. Bei einem anderen Ausführungsbeispiel kann die Source ein nichtreaktives Metall umfassen. Bei einem Ausführungsbeispiel kann die Source Wolfram, Titannitrid, Aluminium, Titan, Tantalnitrid, Kobalt und/oder Nickel umfassen. Bei einem anderen Ausführungsbeispiel kann die Source eine p-dotierte Indiumgalliumarsenid-Schicht umfassen. Bei einem Ausführungsbeispiel kann die Source Silizium umfassen. Bei einem anderen Ausführungsbeispiel kann das Siliziummaterial p-dotiert sein. Bei einem anderen Ausführungsbeispiel kann die Source, dotiert oder undotiert, schwarzen Phosphor, Titan, Tantal, Kobalt, Molybdän, Titannitrid, Tantalnitrid, Hafnium, Kupfer, Gadolinium und ähnliches umfassen. Bei einem Ausführungsbeispiel kann die Source Silizium, Germanium, Siliziumgermanium (SiGe), Indiumphosphid (InP), Indiumarsenid (InAs), Indiumgalliumarsenid (InGaAs), Galliumnitrid (GaN), amorphe Halbleiter wie beispielsweise Zinkoxid (ZnO), Indium-Gallium-Zinkoxid (IGZO), amorphes Silizium (a-Si), amorphes Germanium (a-Ge), polykristallines Germanium, polykristallines Silizium und/oder polykristallines InGaAs und dergleichen umfassen.
  • Bei einem Ausführungsbeispiel kann das Dotieren ein Erzeugen von Elektronenleerstellen in der Source umfassen. Bei einem Ausführungsbeispiel kann die Source Getterungsmaterialien umfassen. Bei einem Ausführungsbeispiel können die Getterungsmaterialien Schwefel gettern. Bei einem Ausführungsbeispiel kann die Source dotiert sein, zum Beispiel durch das Erzeugen von Leerstellen von Schwefel und Selen. Bei einem Ausführungsbeispiel kann die Source mit Sauerstoffleerstellen dotiert sein, falls die Source ein Oxid oder ein Multimaterialsystem umfasst. Bei einem anderen Ausführungsbeispiel kann die Source mit Phosphor, Bor, Aluminium, Zinn, Hafnium, Titan, Kupfer, Indium und/oder Arsen dotiert sein, falls die Source einen Nicht-Oxid-Einzelmaterial-Halbleiter umfasst. Bei einem anderen Ausführungsbeispiel kann die Source ungefähr 1 Nanometer bis ungefähr 100 nm dick sein, mit beispielhaften Dicken von ungefähr 10 nm bis ungefähr 50 nm dick. Bei einem Ausführungsbeispiel kann die Source unter Verwendung von PVD, CVD, MOCVD, MBE und/oder ALD und dergleichen abgeschieden werden.
  • Bei einem Ausführungsbeispiel können die hierin offenbarten Transistoren einen Drain umfassen. Bei einem anderen Ausführungsbeispiel kann der Drain ein nichtreaktives Metall umfassen. Bei einem Ausführungsbeispiel kann der Drain Wolfram, Titannitrid, Aluminium, Titan, Tantalnitrid, Kobalt und/oder Nickel umfassen. Bei einem anderen Ausführungsbeispiel kann der Drain eine p-dotierte Indiumgalliumarsenid-Schicht umfassen. Bei einem Ausführungsbeispiel kann der Drain Silizium umfassen. Bei einem anderen Ausführungsbeispiel kann das Siliziummaterial p-dotiert sein. Bei einem anderen Ausführungsbeispiel kann der Drain, dotiert oder undotiert, schwarzen Phosphor, Titan, Tantal, Kobalt, Molybdän, Titannitrid, Tantalnitrid, Hafnium, Kupfer, Gadolinium und ähnliches umfassen. Bei einem Ausführungsbeispiel kann der Drain Silizium, Germanium, Siliziumgermanium (SiGe), Indiumphosphid (InP), Indiumarsenid (InAs), Indiumgalliumarsenid (InGaAs), Galliumnitrid (GaN), amorphe Halbleiter wie Zinkoxid (ZnO), Indium-Gallium-Zinkoxid (IGZO), amorphes Silizium (a-Si), amorphes Germanium (a-Ge), polykristallines Germanium, polykristallines Silizium und/oder polykristallines InGaAs und dergleichen umfassen.
  • Bei einem Ausführungsbeispiel kann das Dotieren ein Erzeugen von Elektronenleerstellen in dem Drain umfassen. Bei einem Ausführungsbeispiel kann die Source Getterungsmaterialien umfassen. Bei einem Ausführungsbeispiel können die Getterungsmaterialien Schwefel gettern. Bei einem Ausführungsbeispiel kann der Drain dotiert sein, zum Beispiel durch das Erzeugen von Leerstellen von Schwefel und Selen. Bei einem Ausführungsbeispiel kann der Drain mit Sauerstoffleerstellen dotiert sein, falls die Source ein Oxid oder ein Multimaterialsystem umfasst. Bei einem anderen Ausführungsbeispiel kann der Drain mit Phosphor, Bor, Aluminium, Zinn, Hafnium, Titan, Kupfer, Indium und/oder Arsen dotiert sein, falls der Drain einen Nicht-Oxid-Einzelmaterial-Halbleiter umfasst. Bei einem Ausführungsbeispiel kann der Drain ungefähr 1 Nanometer bis ungefähr 100 nm dick sein, mit beispielhaften Dicken von ungefähr 10 nm bis ungefähr 50 nm dick. Bei einem Ausführungsbeispiel kann der Drain unter Verwendung von PVD, CVD, MOCVD, MBE und/oder ALD und dergleichen abgeschieden werden.
  • Bei einem Ausführungsbeispiel können die hierin offenbarten Transistoren ein Gate umfassen. Bei einem Ausführungsbeispiel kann ein Gate auf ein Gate-Dielektrikum abgeschieden werden. Bei einem anderen Ausführungsbeispiel kann das Gate ein Metall umfassen. Bei einem anderen Ausführungsbeispiel kann das Gate ein Übergangsmetall umfassen. Bei einem Ausführungsbeispiel kann das Gate verwendet werden, um die Schwellenspannung des Transistors abzustimmen. Bei einem Ausführungsbeispiel kann das Gate Titannitrid, Kobalt, Wolfram und/oder Platin umfassen. Bei einem Ausführungsbeispiel kann das Gate unter Verwendung von PVD, CVD, MOCVD, MBE und/oder ALD und dergleichen abgeschieden werden. Bei einem Ausführungsbeispiel kann das Gate eine Dicke von ungefähr 30 nm bis ungefähr 100 nm aufweisen, mit einer beispielhaften Dicke von ungefähr 40 nm bis ungefähr 60 nm.
  • Bei einem Ausführungsbeispiel können die hierin offenbarten Transistoren ein Gate-Dielektrikum umfassen. Bei einem Ausführungsbeispiel kann das ferroelektrische Material, das das Gate-Dielektrikum aufweist, entweder in eine positive oder negative Richtung polarisiert sein. Bei einem Ausführungsbeispiel kann eine Veränderung bei der Polarisation des ferroelektrischen Materials, das das Gate-Dielektrikum umfasst, zu einer Veränderung bei der Kapazität des ferroelektrischen Materials führen. Bei einem anderen Ausführungsbeispiel kann die Veränderung bei der Kapazität des ferroelektrischen Materials zu einer Veränderung bei der Gate-Kapazität des Transistors führen. Bei einem anderen Ausführungsbeispiel kann eine Veränderung bei der Gate-Kapazität des Transistors den Fluss von Elektronen und Löchern in dem Kanal des Transistors beeinflussen.
  • Bei einem Ausführungsbeispiel können die hierin offenbarten Transistoren Abstandhalter umfassen. Bei einem Ausführungsbeispiel können die Abstandhalter dazu dienen, elektrische Isolation zwischen dem Gate und der Source und/oder dem Drain bereitzustellen. Bei einem Ausführungsbeispiel können die Abstandhalter einen Isolator umfassen, zum Beispiel Siliziumoxid und/oder Siliziumnitrid. Der Abstandhalter kann dazu dienen, zu verhindern, dass die Source und/oder der Drain elektrischen Kontakt zu dem Gate herstellen. Bei einem Ausführungsbeispiel können die Abstandhalter unter Verwendung von PVD, CVD, MOCVD, MBE und/oder ALD und dergleichen abgeschieden werden.
  • Bei einem Ausführungsbeispiel kann ein Inverter, wie hierin beschrieben, einen ersten Transistor, der ein NMOS-Substrat und/oder einen -Kanal aufweist, und einen zweiten Transistor, der ein PMOS-Substrat und/oder einen -Kanal aufweist, umfassen. Bei einem anderen Ausführungsbeispiel kann der erste Transistor des Inverters eine Source, ein Gate-Dielektrikum und ein Gate und einen Ausgangsknoten umfassen. Bei einem Ausführungsbeispiel kann der Ausgangsknoten als ein Drain für einen ersten Transistor des Inverters dienen. Bei einem Ausführungsbeispiel ist das Gate-Dielektrikum in dem ersten Transistor, der ein NMOS-Substrat und oder einen -Kanal aufweist, möglicherweise nicht ferroelektrisch. Bei einem Ausführungsbeispiel kann der zweite Transistor des Inverters einen Ausgangsknoten, der als eine Source für den zweiten Transistor dient, ein Gate-Dielektrikum, das ein ferroelektrisches Material umfasst, ein Gate und einen Drain aufweisen. Bei einem Ausführungsbeispiel kann der Ausgangsknoten gleichzeitig als der Drain für den ersten Transistor und eine Source für den zweiten Transistor dienen. Bei einem Ausführungsbeispiel können das Gate des ersten Transistors und das Gate des zweiten Transistors als ein Eingang für den Inverter dienen, während der Ausgangsknoten als der Ausgang für den Inverter dienen kann.
  • 1 zeigt gemäß einem oder mehreren beispielhaften Ausführungsbeispielen der Offenbarung ein beispielhaftes Diagramm eines Transistors 100, der ein ferroelektrisches Gate-Oxid oder einen Gate-Isolator umfasst. Bei einem Ausführungsbeispiel kann der Transistor 100 einen p-Typ Transistor umfassen, zum Beispiel einen PMOS-Transistor.
  • Bei einem Ausführungsbeispiel kann der Transistor 100 ein Substrat 102 umfassen. Bei einem Ausführungsbeispiel kann sich das Substrat 102 auf eine feste (normalerweise planare) Substanz beziehen, auf die eine Schicht einer anderen Substanz angewendet wird und auf der diese zweite Substanz haftet. Bei einem anderen Ausführungsbeispiel kann das Substrat 102 ein Siliziumsubstrat umfassen. Bei einem Ausführungsbeispiel kann das Substrat 102 ein p-dotiertes Siliziumsubstrat umfassen. Bei einem Ausführungsbeispiel kann das Substrat 102 eine dünne Scheibe eines Materials wie beispielsweise Silizium, Siliziumoxid, Siliziumdioxid, Aluminiumoxid, Saphir, eine Legierung aus Silizium und Germanium und/oder Indiumphosphid (InP) und dergleichen sein. Bei einem Ausführungsbeispiel kann das Substrat 102 ein Halbleitermaterial (z.B. monokristallines Silizium, Germanium, Siliziumgermanium, SiGe und/oder ein III-V-Materialien-basiertes Material (z.B. Galliumarsenid, GaAs) oder eine irgendeine Kombination davon) umfassen.
  • Bei einem anderen Ausführungsbeispiel kann der Transistor 100 eine Source 104 umfassen. Bei einem anderen Ausführungsbeispiel kann die Source 104 eine p-dotierte Galliumantimonid (GaSb) -Schicht umfassen. Bei einem Ausführungsbeispiel kann die Source 104 ferner eine p-dotierte Aluminiumantimonid (AlSb) und/oder eine Indiumantimonid-(InSb) Schicht umfassen. Bei einem anderen Ausführungsbeispiel kann die Source 104 ein nichtreaktives Metall umfassen. Bei einem Ausführungsbeispiel kann die Source 104 Wolfram, Titannitrid, Aluminium, Titan, Tantalnitrid, Kobalt und/oder Nickel umfassen. Bei einem anderen Ausführungsbeispiel kann die Source 104 eine p-dotierte Indiumgalliumarsenid-Schicht umfassen. Bei einem Ausführungsbeispiel kann die Source 104 Silizium umfassen. Bei einem anderen Ausführungsbeispiel kann das Siliziummaterial p-dotiert sein. Bei einem anderen Ausführungsbeispiel kann die Source 104, dotiert oder undotiert, schwarzen Phosphor, Titan, Tantal, Kobalt, Molybdän, Titannitrid, Tantalnitrid, Hafnium, Kupfer, Gadolinium und ähnliches umfassen. Bei einem Ausführungsbeispiel kann die Source 104 Silizium, Germanium, Siliziumgermanium (SiGe), Indiumphosphid (InP), Indiumarsenid (InAs), Indiumgalliumarsenid (InGaAs), Galliumnitrid (GaN), amorphe Halbleiter wie Zinkoxid (ZnO), Indium-Gallium-Zinkoxid (IGZO), amorphes Silizium (a-Si), amorphes Germanium (a-Ge), polykristallines Germanium, polykristallines Silizium und/oder polykristallines InGaAs und dergleichen umfassen.
  • Bei einem Ausführungsbeispiel kann das Dotieren ein Erzeugen von Elektronenleerstellen in der Source 104 umfassen. Bei einem Ausführungsbeispiel kann die Source Getterungsmaterialien umfassen. Bei einem Ausführungsbeispiel können die Getterungsmaterialien Schwefel gettern. Bei einem Ausführungsbeispiel kann die Source 104 dotiert sein, zum Beispiel durch das Erzeugen von Leerstellen von Schwefel und Selen. Bei einem Ausführungsbeispiel kann die Source 104 mit Sauerstoffleerstellen dotiert sein, falls die Source ein Oxid oder ein Multimaterialsystem umfasst. Bei einem anderen Ausführungsbeispiel kann die Source 104 mit Phosphor, Bor, Aluminium, Zinn, Hafnium, Titan, Kupfer, Indium und/oder Arsen dotiert sein, falls die Source 104 einen Nicht-Oxid-Einzelmaterial-Halbleiter umfasst. Bei einem anderen Ausführungsbeispiel kann die Source 104 ungefähr 1 Nanometer bis ungefähr 100 nm dick sein, mit beispielhaften Dicken von ungefähr 10 nm bis ungefähr 50 nm dick. Bei einem Ausführungsbeispiel kann die Source 104 unter Verwendung von PVD, CVD, MOCVD, MBE und/oder ALD und dergleichen abgeschieden werden.
  • Bei einem Ausführungsbeispiel kann der Transistor 100 einen Drain 106 umfassen. Bei einem anderen Ausführungsbeispiel kann der Drain 106 ein nichtreaktives Metall umfassen. Bei einem Ausführungsbeispiel kann der Drain 106 Wolfram, Titannitrid, Aluminium, Titan, Tantalnitrid, Kobalt und/oder Nickel umfassen. Bei einem anderen Ausführungsbeispiel kann der Drain 106 eine p-dotierte Indiumgalliumarsenid-Schicht umfassen. Bei einem Ausführungsbeispiel kann der Drain 106 Silizium umfassen. Bei einem anderen Ausführungsbeispiel kann das Siliziummaterial p-dotiert sein. Bei einem anderen Ausführungsbeispiel kann der Drain 106, dotiert oder undotiert, schwarzen Phosphor, Titan, Tantal, Kobalt, Molybdän, Titannitrid, Tantalnitrid, Hafnium, Kupfer, Gadolinium und ähnliches umfassen. Bei einem Ausführungsbeispiel kann der Drain 106 Silizium, Germanium, Siliziumgermanium (SiGe), Indiumphosphid (InP), Indiumarsenid (InAs), Indiumgalliumarsenid (InGaAs), Galliumnitrid (GaN), amorphe Halbleiter wie Zinkoxid (ZnO), Indium-Gallium-Zinkoxid (IGZO), amorphes Silizium (a-Si), amorphes Germanium (a-Ge), polykristallines Germanium, polykristallines Silizium und/oder polykristallines InGaAs und dergleichen umfassen.
  • Bei einem Ausführungsbeispiel kann das Dotieren ein Erzeugen von Elektronenleerstellen in dem Drain 106 umfassen. Bei einem Ausführungsbeispiel kann die Source Getterungsmaterialien umfassen. Bei einem Ausführungsbeispiel können die Getterungsmaterialien Schwefel gettern. Bei einem Ausführungsbeispiel kann der Drain 106 dotiert sein, zum Beispiel durch das Erzeugen von Leerstellen von Schwefel und Selen. Bei einem Ausführungsbeispiel kann der Drain 106 mit Sauerstoffleerstellen dotiert sein, falls die Source ein Oxid oder ein Multimaterialsystem umfasst. Bei einem anderen Ausführungsbeispiel kann der Drain 106 mit Phosphor, Bor, Aluminium, Zinn, Hafnium, Titan, Kupfer, Indium und/oder Arsen dotiert sein, falls der Drain 106 einen Nicht-Oxid-Einzelmaterial-Halbleiter umfasst. Bei einem anderen Ausführungsbeispiel kann der Drain 106 ungefähr 1 Nanometer bis ungefähr 100 nm dick sein, mit beispielhaften Dicken von ungefähr 10 nm bis ungefähr 50 nm dick. Bei einem Ausführungsbeispiel kann der Drain 106 unter Verwendung von PVD, CVD, MOCVD, MBE und/oder ALD und dergleichen abgeschieden werden.
  • Bei einem Ausführungsbeispiel kann der Transistor 100 ein Gate 108 umfassen. Bei einem Ausführungsbeispiel kann ein Gate 108 auf ein Gate-Dielektrikum 114 abgeschieden werden, wie nachfolgend weiter erörtert wird. Bei einem anderen Ausführungsbeispiel kann das Gate 108 ein Metall umfassen. Bei einem anderen Ausführungsbeispiel kann das Gate 108 ein Übergangsmetall umfassen. Bei einem Ausführungsbeispiel kann das Gate 108 verwendet werden, um die Schwellenspannung des Transistors 100 abzustimmen. Bei einem Ausführungsbeispiel kann das Gate 108 Titannitrid, Kobalt, Wolfram und/oder Platin umfassen. Bei einem Ausführungsbeispiel kann das Gate 108 unter Verwendung von PVD, CVD, MOCVD, MBE und/oder ALD und dergleichen abgeschieden werden. Bei einem Ausführungsbeispiel kann das Gate 108 eine Dicke von ungefähr 30 nm bis ungefähr 100 nm aufweisen, mit einer beispielhaften Dicke von ungefähr 40 nm bis ungefähr 60 nm.
  • Bei einem Ausführungsbeispiel kann der Transistor 100 Abstandhalter 110 und 112 umfassen. Bei einem Ausführungsbeispiel können die Abstandhalter 110 und 112 dazu dienen, elektrische Isolation zwischen dem Gate 108, der Source 104, und/oder dem Drain 106 bereitzustellen. Bei einem Ausführungsbeispiel können die Abstandhalter 110 und 112 einen Isolator umfassen, zum Beispiel Siliziumoxid oder Siliziumnitrid. Bei einem Ausführungsbeispiel können die Abstandhalter 110 und 112 dazu dienen, zu verhindern, dass die Source 104 und/oder der Drain 106 elektrischen Kontakt zu dem Gate 108 herstellen.
  • Bei einem Ausführungsbeispiel kann der Transistor 100 ein Gate-Dielektrikum 114 umfassen. Bei einem anderen Ausführungsbeispiel kann das Gate-Dielektrikum 114 ein ferroelektrisches Material umfassen. Bei einem Ausführungsbeispiel kann das ferroelektrische Material ein Hafniumzinkoxid, Lanthanoxid, Hafniumlanthanoxid, Hafniumoxid, Hafniumoxid, Zirkoniumoxid, Hafniumsiliziumoxid, Hafniumaluminiumoxid, mit Silizium dotiertes Indium-Gallium-Zinkoxid, Hafnium oder Eisen umfassen, ist möglicherweise aber nicht darauf beschränkt. Bei einem Ausführungsbeispiel kann das Gate 108 des Transistors 100 mit einer Gate-Spannung (Vg) 120 vorgespannt sein. Bei einem anderen Ausführungsbeispiel kann die Gate Spannung 120 im Hinblick auf die Spannung des Substrats 102 sein. Bei einem Ausführungsbeispiel kann das Gate-Material unter Verwendung von PVD, CVD, PECVD, MOCVD und/oder ALD und dergleichen abgeschieden werden. Bei einem Ausführungsbeispiel kann das Gate-Dielektrikum 114 eine Dicke von ungefähr 1 nm bis ungefähr 10 nm aufweisen, mit einer beispielhaften Dicke von ungefähr 2 nm bis ungefähr 4 nm.
  • Bei einem Ausführungsbeispiel kann die Source 104 des Transistors 100 ein Potenzial Ψs 122 aufweisen. Bei einem anderen Ausführungsbeispiel kann die Spannung Ψs 122 der Source 104 im Hinblick auf den Spannungspegels des Substrats 102 gemessen werden. Bei einem Ausführungsbeispiel kann das Gate-Dielektrikum 114 eine Kapazität CFE 126 umfassen. Bei einem anderen Ausführungsbeispiel kann der Transistor 100 einen Spannungsabfall von Vox 128 über das Gate-Dielektrikum aufweisen. Bei einem Ausführungsbeispiel kann der Transistor 100 eine Kapazität Cs 130 aufweisen, die die Kapazität des Substrats 102 repräsentieren kann. Bei einem anderen Ausführungsbeispiel kann die Kapazität Cs 130 einen Wert aufweisen, der zwischen der elektrischen Verbindung der Source und des Substrats 102 gemessen wird.
  • Bei einem Ausführungsbeispiel kann das ferroelektrische Material, das das Gate-Dielektrikum 114 aufweist, entweder in eine positive oder negative Richtung polarisiert werden. Bei einem Ausführungsbeispiel kann eine Veränderung bei der Polarisation des ferroelektrischen Materials, das das Gate-Dielektrikum 114 umfasst, zu einer Veränderung bei der Kapazität des ferroelektrischen Materials führen. Bei einem anderen Ausführungsbeispiel kann die Veränderung bei der Kapazität des ferroelektrischen Materials zu einer Veränderung bei der Gate-Kapazität des Transistors 100 führen. Bei einem anderen Ausführungsbeispiel kann eine Veränderung bei der Gate-Kapazität des Transistors 100 den Fluss von Elektronen und Löchern in dem Kanal des Transistors beeinflussen.
  • Bei einem Ausführungsbeispiel kann der Kanal des Transistors eine Region des Transistors zwischen der Source 104 und dem Drain 106 umfassen. Bei einem Ausführungsbeispiel kann die effektive Kapazität des ferroelektrischen Materials, aus Sicht des Kanals des Transistors 100, genau wenn das ferroelektrische Material dabei ist, im Hinblick auf Polarisationen zu schalten, im Hinblick auf einen Spannungsbereich ansteigen, der das ferroelektrische Material nicht in ein solches negatives Kapazitätsregime platziert, wenn das ferroelektrische Material in dem negativen Kapazitätsregime vorgespannt ist, aber noch nicht vollständig geschaltet wurde. Bei einer solchen Spannungsvorspannungssituation kann die Unterschwellenschwingung des Transistors verbessert werden, was zu einer größeren Kontrolle über die An- und Aus-Strom-Spannungs-Regimes des Transistors führen kann. Durch ein Erhöhen der Unterschwellenschwingung des Transistors kann der Transistor bei gleicher Gate-Spannung, die an den Transistor angelegt wird, einen erhöhten Strombetrag im Hinblick auf Transistoren, die kein ferroelektrisches Gate-Dielektrikum aufweisen, ausgeben. Bei einem Ausführungsbeispiel kann eine solche erhöhte oder verbesserte Unterschwellenschwingung für den Transistor auf einem Strom-Spannungsdiagramm beobachtet werden, d.h. ein Drain-Strom- versus Gate-Spannungsdiagramm, zum Beispiel durch Beobachten der Neigung des Transistors in dem Unterschwellenregime.
  • 2 zeigt gemäß einem oder mehreren beispielhaften Ausführungsbeispielen der Offenbarung ein Diagramm eines Inverters 200. Bei einem Ausführungsbeispiel kann der Inverter 200 einen Isolator 202 umfassen. Bei einem Ausführungsbeispiel kann der Isolator 202 ein Zwischenschicht-Dielektrikums (IILD) -Material umfassen. Bei einem anderen Ausführungsbeispiel kann der Isolator 202 ein Oxid umfassen. Bei einem Ausführungsbeispiel kann der Isolator 202 ein Siliziumdioxid (SiO2) oder ein Low-K-Material umfassen. Bei einem Ausführungsbeispiel kann der Isolator 202 unter Verwendung von PVD, CVD, MOCVD und/oder ALD und dergleichen abgeschieden werden.
  • Bei einem Ausführungsbeispiel kann der Inverter 200 ein Substrat 204 umfassen. Bei einem anderen Ausführungsbeispiel kann das Substrat 204 ein n-dotiertes Substrat für einen NMOS-Abschnitt des Inverters 200 umfassen. Bei einem Ausführungsbeispiel kann sich das Substrat 204 auf eine feste (normalerweise planare) Substanz beziehen, auf die eine Schicht einer anderen Substanz angewendet wird und auf der diese zweite Substanz haftet. Bei einem anderen Ausführungsbeispiel kann das Substrat 204 ein Siliziumsubstrat umfassen. Bei einem Ausführungsbeispiel kann das Substrat 204 eine dünne Scheibe eines Materials wie beispielsweise Silizium, Siliziumoxid, Siliziumdioxid, Aluminiumoxid, Saphir, eine Legierung aus Silizium und Germanium und/oder Indiumphosphid (InP) und dergleichen sein. Bei einem Ausführungsbeispiel kann das Substrat 204 ein Halbleitermaterial (z.B. monokristallines Silizium, Germanium, Siliziumgermanium, SiGe und/oder ein III-V-Materialien-basiertes Material (z.B. Galliumarsenid, GaAs) oder eine irgendeine Kombination davon) umfassen.
  • Bei einem Ausführungsbeispiel kann der Inverter 200 eine Source 206 umfassen. Bei einem anderen Ausführungsbeispiel kann die Source 206 eine Source für einen NMOS-Abschnitt des Inverters 200 repräsentieren. Bei einem anderen Ausführungsbeispiel kann die Source 206 ein dotiertes Halbleitermaterial umfassen, zum Beispiel ein n-dotiertes Halbleitermaterial. Die Source 206 kann eine n-dotierte Indiumphosphidschicht umfassen. Bei einem anderen Ausführungsbeispiel kann die Source 206 ein nichtreaktives Metall umfassen. Bei einem Ausführungsbeispiel kann die Source 206 Wolfram und/oder Titannitrid, Aluminium, Titan, Tantalnitrid, Kobalt und/oder Nickelmaterial umfassen. Bei einem anderen Ausführungsbeispiel kann die Source 206 eine n-dotierte Indiumgalliumarsenid-Schicht umfassen. Bei einem Ausführungsbeispiel kann die Source 206 Silizium umfassen. Bei einem anderen Ausführungsbeispiel kann das Siliziummaterial n-dotiert sein. Bei einem anderen Ausführungsbeispiel kann die Source 206, dotiert oder undotiert, schwarzen Phosphor, Titan, Tantal, Kobalt, Molybdän, Titannitrid, Tantalnitrid, Hafnium, Kupfer, Gadolinium und ähnliches umfassen. Bei einem Ausführungsbeispiel kann die Source 206 Silizium, Germanium, Siliziumgermanium (SiGe), Indiumphosphid (InP), Indiumarsenid (InAs), Indiumgalliumarsenid (InGaAs), Galliumnitrid (GaN), amorphe Halbleiter wie Zinkoxid (ZnO), Indium-Gallium-Zinkoxid (IGZO), amorphes Silizium (a-Si), amorphes Germanium (a-Ge), polykristallines Germanium, polykristallines Silizium und/oder polykristallines InGaAs und dergleichen umfassen.
  • Bei einem Ausführungsbeispiel kann das Dotieren ein Erzeugen eines Überschusselektrons in der Source 206 umfassen. Bei einem Ausführungsbeispiel kann die Source 206 Getterungsmaterialien umfassen. Bei einem anderen Ausführungsbeispiel kann die Source 206 mit Phosphor, Bor, Aluminium, Zinn, Hafnium, Titan, Kupfer, Indium und/oder Arsen dotiert sein, falls die Source 206 einen Nicht-Oxid-Einzelmaterial-Halbleiter umfasst. Bei einem anderen Ausführungsbeispiel kann die Source 206 ungefähr 1 Nanometer bis ungefähr 100 nm dick sein, mit beispielhaften Dicken von ungefähr 10 nm bis ungefähr 50 nm dick. Bei einem Ausführungsbeispiel kann die Source 206 unter Verwendung von PVD, CVD, MOCVD, MBE und/oder ALD und dergleichen abgeschieden werden.
  • Bei einem Ausführungsbeispiel kann der Inverter 200 ein Gate-Dielektrikum 208 umfassen. Bei einem anderen Ausführungsbeispiel kann das Gate-Dielektrikum 208 ein Gate-Dielektrikum für einen NMOS-Abschnitt des Inverters 200 repräsentieren. Bei einem Ausführungsbeispiel kann das Gate-Dielektrikum 208 ein Dielektrikumsmaterial umfassen. Bei einem anderen Ausführungsbeispiel kann das Gate-Dielektrikum 208 Silizium-Oxid umfassen. Bei einem anderen Ausführungsbeispiel kann das Gate-Dielektrikum 208 ein High-K-Dielektrikum umfassen. Bei einem anderen Ausführungsbeispiel kann das High-K-Material zum Beispiel Hafniumoxid, Tantaloxid, Titanoxid, Aluminiumoxid, Siliziumdioxid, Siliziumnitrid und dergleichen sein. Bei einem Ausführungsbeispiel kann ein Elektroglas (EG; electroglass) als das Gate-Dielektrikum 208 verwendet werden. Bei einem Ausführungsbeispiel kann das Gate-Dielektrikum 208 ein hexagonales Bornitrid (HBN; hexagonal boron nitride) umfassen. Bei einem Ausführungsbeispiel kann das Gate-Material unter Verwendung von PVD, CVD und/oder ALD und dergleichen abgeschieden werden. Bei einem Ausführungsbeispiel kann das Gate-Dielektrikum 208 eine Dicke von ungefähr 1 nm bis ungefähr 10 nm aufweisen, mit einer beispielhaften Dicke von ungefähr 2 nm bis ungefähr 4 nm.
  • Bei einem Ausführungsbeispiel kann der Inverter 200 ein Gate 210 umfassen. Bei einem anderen Ausführungsbeispiel kann das Gate 210 ein Gate für einen NMOS-Abschnitt des Inverters 200 repräsentieren. Bei einem anderen Ausführungsbeispiel kann das Gate 210 einen Eingang des Inverters 200 repräsentieren. Bei einem anderen Ausführungsbeispiel kann das Gate 210 eine Wortleitung für den Inverter 200 repräsentieren. Bei einem Ausführungsbeispiel kann das Gate 210 auf ein Gate-Dielektrikum 208 abgeschieden werden, wie vorangehend erörtert. Bei einem anderen Ausführungsbeispiel kann das Gate 210 ein Metall umfassen. Bei einem anderen Ausführungsbeispiel kann das Gate 210 ein Übergangsmetall umfassen. Bei einem Ausführungsbeispiel kann das Gate 210 verwendet werden, um die Schwellenspannung des NMOS-Transistorabschnitts des Inverters 200 abzustimmen. Bei einem Ausführungsbeispiel kann das Gate 210 Titannitrid, Kobalt, Wolfram und/oder Platin umfassen. Bei einem Ausführungsbeispiel kann das Gate 210 unter Verwendung von PVD, CVD, MOCVD, MBE und/oder ALD und dergleichen abgeschieden werden. Bei einem Ausführungsbeispiel kann das Gate 210 eine Dicke von ungefähr 30 nm bis ungefähr 100 nm aufweisen, mit einer beispielhaften Dicke von ungefähr 40 nm bis ungefähr 60 nm.
  • Bei einem Ausführungsbeispiel kann der Inverter 200 ein Substrat 212 umfassen. Bei einem anderen Ausführungsbeispiel kann das Substrat 212 ein p-dotiertes Substrat sein. Bei einem anderen Ausführungsbeispiel kann das Substrat 212 ein Substrat für einen PMOS-Abschnitt des Inverters 200 repräsentieren. Bei einem Ausführungsbeispiel kann sich das Substrat 212 auf eine feste (normalerweise planare) Substanz beziehen, auf die eine Schicht einer anderen Substanz angewendet wird und auf der diese zweite Substanz haftet. Bei einem anderen Ausführungsbeispiel kann das Substrat 212 ein Siliziumsubstrat umfassen. Bei einem Ausführungsbeispiel kann das Substrat 212 eine dünne Scheibe eines Materials wie beispielsweise Silizium, Siliziumoxid, Siliziumdioxid, Aluminiumoxid, Saphir, eine Legierung aus Silizium und Germanium und/oder Indiumphosphid (InP) und dergleichen sein. Bei einem Ausführungsbeispiel kann das Substrat 212 ein Halbleitermaterial (z.B. monokristallines Silizium, Germanium, Siliziumgermanium, SiGe und/oder ein III-V-Materialien-basiertes Material (z.B. Galliumarsenid, GaAs) oder eine irgendeine Kombination davon) umfassen.
  • Bei einem Ausführungsbeispiel kann der Inverter 200 einen Ausgangsknoten 214 des Inverters 200 umfassen. Bei einem anderen Ausführungsbeispiel kann der Ausgangsknoten 214 des Inverters 200 einen Drain für den NMOS-Abschnitt des Inverters 200 repräsentieren und kann auch eine Source für den PMOS-Abschnitt des Inverters 200 repräsentieren. Bei einem Ausführungsbeispiel kann der Ausgangsknoten 214 p-dotiert sein.
  • Bei einem anderen Ausführungsbeispiel kann der Ausgangsknoten 214 ein nichtreaktives Metall umfassen. Bei einem Ausführungsbeispiel kann der Ausgangsknoten 214 Wolfram, Titannitrid, Aluminium, Titan, Tantalnitrid, Kobalt und/oder Nickel umfassen. Bei einem anderen Ausführungsbeispiel kann der Ausgangsknoten 214 eine p-dotierte Indiumgalliumarsenid-Schicht umfassen. Bei einem Ausführungsbeispiel kann der Ausgangsknoten 214 Silizium umfassen. Bei einem anderen Ausführungsbeispiel kann das Siliziummaterial p-dotiert sein. Bei einem anderen Ausführungsbeispiel kann der Ausgangsknoten 214, dotiert oder undotiert, schwarzen Phosphor, Titan, Tantal, Kobalt, Molybdän, Titannitrid, Tantalnitrid, Hafnium, Kupfer, Gadolinium und ähnliches umfassen. Bei einem Ausführungsbeispiel kann der Ausgangsknoten 214 Silizium, Germanium, Siliziumgermanium (SiGe), Indiumphosphid (InP), Indiumarsenid (InAs), Indiumgalliumarsenid (InGaAs), Galliumnitrid (GaN), amorphe Halbleiter wie Zinkoxid (ZnO), Indium-Gallium-Zinkoxid (IGZO), amorphes Silizium (a-Si), amorphes Germanium (a-Ge), polykristallines Germanium, polykristallines Silizium und/oder polykristallines InGaAs und dergleichen umfassen.
  • Bei einem Ausführungsbeispiel kann das Dotieren ein Erzeugen von Elektronenleerstellen in dem Ausgangsknoten 214 umfassen. Bei einem Ausführungsbeispiel kann die Source Getterungsmaterialien umfassen. Bei einem Ausführungsbeispiel können die Getterungsmaterialien Schwefel gettern. Bei einem Ausführungsbeispiel kann der Ausgangsknoten 214 dotiert sein, zum Beispiel durch das Erzeugen von Leerstellen von Schwefel und Selen. Bei einem Ausführungsbeispiel kann der Ausgangsknoten 214 mit Sauerstoffleerstellen dotiert sein, falls die Source ein Oxid oder ein Multimaterialsystem umfasst. Bei einem anderen Ausführungsbeispiel kann der Ausgangsknoten 214 mit Phosphor, Bor, Aluminium, Zinn, Hafnium, Titan, Kupfer, Indium und/oder Arsen dotiert sein, falls der Ausgangsknoten 214 einen Nicht-Oxid-Einzelmaterial-Halbleiter umfasst. Bei einem anderen Ausführungsbeispiel kann der Ausgangsknoten 214 ungefähr 1 Nanometer bis ungefähr 100 nm dick sein, mit beispielhaften Dicken von ungefähr 10 nm bis ungefähr 50 nm dick. Bei einem Ausführungsbeispiel kann der Ausgangsknoten 214 unter Verwendung von PVD, CVD, MOCVD, MBE und/oder ALD und dergleichen abgeschieden werden.
  • Bei einem Ausführungsbeispiel kann der Inverter 200 einen Drain 216 umfassen. Bei einem anderen Ausführungsbeispiel kann der Drain 216 einen Drain für den PMOS-Abschnitt des Inverters 200 repräsentieren. Bei einem anderen Ausführungsbeispiel kann der Drain 216 einen p-dotierten Halbleiter umfassen. Bei einem anderen Ausführungsbeispiel kann der Drain 216 ein nichtreaktives Metall umfassen. Bei einem Ausführungsbeispiel kann der Drain 216 Wolfram, Titannitrid, Aluminium, Titan, Tantalnitrid, Kobalt und/oder Nickel umfassen. Bei einem anderen Ausführungsbeispiel kann der Drain 216 eine p-dotierte Indiumgalliumarsenid-Schicht umfassen. Bei einem Ausführungsbeispiel kann der Drain 216 Silizium umfassen. Bei einem anderen Ausführungsbeispiel kann das Siliziummaterial p-dotiert sein. Bei einem anderen Ausführungsbeispiel kann der Drain 216, dotiert oder undotiert, schwarzen Phosphor, Titan, Tantal, Kobalt, Molybdän, Titannitrid, Tantalnitrid, Hafnium, Kupfer, Gadolinium und ähnliches umfassen. Bei einem Ausführungsbeispiel kann der Drain 216 Silizium, Germanium, Siliziumgermanium (SiGe), Indiumphosphid (InP), Indiumarsenid (InAs), Indiumgalliumarsenid (InGaAs), Galliumnitrid (GaN), amorphe Halbleiter wie Zinkoxid (ZnO), Indium-Gallium-Zinkoxid (IGZO), amorphes Silizium (a-Si), amorphes Germanium (a-Ge), polykristallines Germanium, polykristallines Silizium und/oder polykristallines InGaAs und dergleichen umfassen.
  • Bei einem Ausführungsbeispiel kann das Dotieren ein Erzeugen von Elektronenleerstellen in dem Drain 216 umfassen. Bei einem Ausführungsbeispiel kann die Source Getterungsmaterialien umfassen. Bei einem Ausführungsbeispiel können die Getterungsmaterialien Schwefel gettern. Bei einem Ausführungsbeispiel kann der Drain 216 dotiert sein, zum Beispiel durch das Erzeugen von Leerstellen von Schwefel und Selen. Bei einem Ausführungsbeispiel kann der Drain 216 mit Sauerstoffleerstellen dotiert sein, falls die Source ein Oxid oder ein Multimaterialsystem umfasst. Bei einem anderen Ausführungsbeispiel kann der Drain 216 mit Phosphor, Bor, Aluminium, Zinn, Hafnium, Titan, Kupfer, Indium und/oder Arsen dotiert sein, falls der Drain 216 einen Nicht-Oxid-Einzelmaterial-Halbleiter umfasst. Bei einem anderen Ausführungsbeispiel kann der Drain 216 ungefähr 1 Nanometer bis ungefähr 100 nm dick sein, mit beispielhaften Dicken von ungefähr 10 nm bis ungefähr 50 nm dick. Bei einem Ausführungsbeispiel kann der Drain 216 unter Verwendung von PVD, CVD, MOCVD, MBE und/oder ALD und dergleichen abgeschieden werden.
  • Bei einem Ausführungsbeispiel kann der Inverter 200 ein Gate-Dielektrikum 218 umfassen. Bei einem anderen Ausführungsbeispiel kann das Gate-Dielektrikum 218 ein Gate-Dielektrikum für einen PMOS-Abschnitt des Inverters 200 repräsentieren. Bei einem Ausführungsbeispiel kann das Gate-Dielektrikum 218 ein ferroelektrisches Material umfassen. Bei einem Ausführungsbeispiel kann das ferroelektrische Material, das das Gate-Dielektrikum 218 aufweist, entweder in eine positive oder negative Richtung polarisiert werden. Bei einem Ausführungsbeispiel kann eine Veränderung bei der Polarisation des ferroelektrischen Materials, das das Gate-Dielektrikum 218 umfasst, zu einer Veränderung bei der Kapazität des ferroelektrischen Materials führen. Bei einem anderen Ausführungsbeispiel kann die Veränderung bei der Kapazität des ferroelektrischen Materials zu einer Veränderung bei der Gate-Kapazität des PMOS-Transistorabschnitts des Inverters 200 führen. Bei einem anderen Ausführungsbeispiel kann eine Veränderung bei der Gate-Kapazität des Gates 220 des PMOS-Transistorabschnitts des Inverters 200 den Fluss von Elektronen und Löchern in dem Kanal des PMOS-Abschnitts des Inverters 200 beeinflussen.
  • Bei einem Ausführungsbeispiel kann der Inverter 200 ein Gate 220 umfassen. Bei einem anderen Ausführungsbeispiel kann das Gate 220 ein Gate für einen PMOS-Abschnitt des Inverters 200 repräsentieren. Bei einem Ausführungsbeispiel kann das Gate 220 einen Eingang des Inverters 200 repräsentieren. Bei einem anderen Ausführungsbeispiel kann das Gate 220 eine Wortleitung für den Inverter 200 repräsentieren. Bei einem Ausführungsbeispiel kann das Gate 220 auf das Gate-Dielektrikum 218 abgeschieden werden. Bei einem anderen Ausführungsbeispiel kann das Gate 220 ein Metall umfassen. Bei einem anderen Ausführungsbeispiel kann das Gate 220 ein Übergangsmetall umfassen. Bei einem Ausführungsbeispiel kann das Gate 220 verwendet werden, um die Schwellenspannung des Bauelements abzustimmen. Bei einem Ausführungsbeispiel kann das Gate 220 Titannitrid, Kobalt, Wolfram und/oder Platin umfassen. Bei einem Ausführungsbeispiel kann das Gate 220 unter Verwendung von PVD, CVD, MOCVD, MBE und/oder ALD und dergleichen abgeschieden werden. Bei einem Ausführungsbeispiel kann das Gate 220 eine Dicke von ungefähr 10 nm bis ungefähr 100 nm aufweisen, mit einer beispielhaften Dicke von ungefähr 40 nm bis ungefähr 60 nm.
  • Bei einem Ausführungsbeispiel kann der Inverter 200 Kontakte 222 umfassen. Bei einem anderen Ausführungsbeispiel können die Kontakte 222 Kontakte für den Eingang zu dem Inverter 200 repräsentieren. Bei einem anderen Ausführungsbeispiel kann ein Abschnitt der Kontakte 222 elektrisch das NMOS-Gate 210 und das PMOS-Gate 220 kontaktieren. Bei einem anderen Ausführungsbeispiel können die Kontakte 222 elektrisch mit dem Ausgangsknoten 214 des Inverters 200 kontaktiert sein, der an dem PMOS-Abschnitt des Inverters 200 positioniert ist. Bei einem Ausführungsbeispiel kann der Inverter 200 einen Ausgangskontakt 224 umfassen. Bei einem anderen Ausführungsbeispiel kann der Inverter 200 einen Eingangskontakt 230 umfassen.
  • Bei verschiedenen Ausführungsbeispielen können die verschiedenen Kontakte 222, 224 und/oder 230 ein metallisches, semi-metallisches oder intermetallisches Material aufweisen. Bei verschiedenen Ausführungsbeispielen können die Kontakte 222, 224 und/oder 230 ein metallisches Material aufweisen. Nicht einschränkende Beispiele umfassen Gold, Kupfer, Silber, Aluminium, Zink, Zinn, Platin und dergleichen. Metallische Materialien können auch irgendwelche Legierungen solcher Materialien sein. Bei verschiedenen Ausführungsbeispielen können die Kontakte 222, 224 und/oder 230 ein semi-metallisches Material aufweisen. Nicht einschränkende Beispiele umfassen Arsen, Antimon, Bismut, α-Zinn (graues Zinn) und Graphit sowie Quecksilbertellurid (HgTe). Semi-metallische Materialien können auch irgendwelche Mischungen solcher Materialien sein. Bei verschiedenen Ausführungsbeispielen können die Kontakte 222, 224 und/oder 230 ein intermetallisches Material aufweisen. Nicht einschränkende Beispiele umfassen Gold- und Aluminium-Intermetalle, Kupfer- und Zinn-Intermetalle, Zinn- und Nickel-Intermetalle, Zinn- und Silber-Intermetalle, Zinn- und Zink-Intermetalle und dergleichen. Intermetallische Materialien können auch irgendwelche Legierungen solcher Materialien sein. Bei einem Ausführungsbeispiel können die Kontakte 222, 224 und/oder 230 durch irgendeinen geeigneten Mechanismus abgeschieden werden, umfassend, aber nicht beschränkt auf, Metallfolienlaminierung, physikalische Gasphasenabscheidung, chemische Gasphasenabscheidung, Sputtern, Metallpastenabscheidung, Kombinationen davon oder ähnliches.
  • Bei einem Ausführungsbeispiel kann der Inverter 200 einen Ätzstopp 226 umfassen. Bei einem Ausführungsbeispiel kann der Ätzstopp 226 verwendet werden, um die darunterliegenden Materialien zu versiegeln. Der Ätzstopp 226 kann ferner die Interdiffusion von Metall (zum Beispiel Metall von dem einen oder den mehreren Kontakten 222, 224 und/oder 230) und/oder irgendwelchen anderen Materialien in benachbarten Schichten oder in vorangehenden Schritten oder nachfolgenden Schritten in der Verarbeitungssequenz des Inverters 200 verhindern. Bei verschiedenen Ausführungsbeispielen kann der Ätzstopp 226 ein Siliziumnitrid (SiN)-Material umfassen. Bei einem Ausführungsbeispiel kann der Ätzstopp 226 eine oder mehrere isolierende Schichten umfassen. Bei einem Ausführungsbeispiel umfasst der Ätzstopp 226 eine oder mehrere Nitridschichten, zum Beispiel ein Siliziumnitrid, ein Siliziumoxidnitrid, eine andere Nitridschicht oder irgendeine Kombination davon. Bei einem anderen Ausführungsbeispiel umfasst der Ätzstopp 226 eine oder mehrere Oxidschichten, zum Beispiel eine Siliziumoxidschicht, ein Aluminiumoxid, ein kohlenstoffdotiertes Siliziumoxid, eine andere Ätzstoppschicht oder irgendeine Kombination davon. Bei einem Ausführungsbeispiel ist die Dicke der Ätzstoppschicht 226 von etwa 2 nm bis etwa 20 nm. Im Allgemeinen weist das Material des darunterliegenden Ätzstopps, z.B. Ätzstopp 226, Ätzcharakteristika auf, die sich von den Ätzcharakteristika des Materials der zu ätzenden Isolierschicht unterscheiden. Bei einem Ausführungsbeispiel wird der Ätzstopp unter der geätzten Isolierschicht platziert, um einen Ätzprozess zu stoppen. Im Allgemeinen ist die Ätzrate der geätzten Isolierschicht wesentlich höher als die Ätzrate der Ätzstoppschicht, wie beispielsweise Ätzstopp 226 bei identischen Ätzbedingungen.
  • 3 zeigt gemäß einem oder mehreren beispielhaften Ausführungsbeispielen der Offenbarung ein beispielhaftes Diagramm 300 für die Strom-Spannung-Charakteristika eines PMOS-Transistors. Bei einem Ausführungsbeispiel kann der PMOS-Transistor, der das Diagramm 300 der Strom-Spannung-Charakteristika aufweist, ein ferroelektrisches Gate-Dielektrikum aufweisen. Bei einem Ausführungsbeispiel zeigt das Diagramm 300 ein Diagramm des Drain-Stroms 302 versus die Gate-Spannung 304 für den PMOS-Transistor. Bei einem Ausführungsbeispiel kann der Drain-Strom 302 auf der y-Achse des Diagramms 300 eine Logarithmus-zur-Basis-10-Skala aufweisen. Bei einem Ausführungsbeispiel kann eine beispielhafte Kurve 306 den PMOS-Transistor repräsentieren, der ein ferroelektrisches Gate-Dielektrikum aufweist, und die Kurve 308 kann einen Transistor repräsentieren, der ein herkömmliches Gate-Dielektrikum aufweist, das heißt ein Gate-Dielektrikum, das nicht ferroelektrischer Natur ist. Bei einem Ausführungsbeispiel kann der PMOS-Transistor, der das Gate-Dielektrikum, das ferroelektrisch ist, aufweist, eine steilere Neigung in der Kurve 308 aufweisen, wie durch das Symbol 318 dargestellt ist, im Vergleich zu dem Transistor, der ein herkömmliches Gate-Dielektrikum aufweist, was dadurch repräsentiert wird, dass das Gate 308 eine geringere Neigung in dem Unterschwellenregime aufweist, wie durch das Symbol 320 repräsentiert wird.
  • Bei einem Ausführungsbeispiel kann der Transistor, der ein herkömmliches Gate-Dielektrikum, wie durch die Kurve 308 repräsentiert, aufweist, eine Neigung von Drain-Strom versus Gate-Spannung von mehr als oder gleich 60 Millivolt pro Dekade aufweisen, was die physikalische Grenze für PMOS-basierte Transistoren, die herkömmliche Gate-Dielektrika verwenden, sein kann. Andererseits kann bei PMOS-Transistoren, die ein ferroelektrisches Gate-Dielektrikum, wie durch die Kurve 306 repräsentiert, aufweisen, eine steilere Neigung im Unterschwellenregime der Kurve 306 beobachtet werden, und sie kann einen zehnfachen Anstieg von Drain-Strom versus 60 Millivolt Gate-Spannung aufweisen, das heißt sie kann eine Neigung von weniger als 60 Milliwatt pro Dekade aufweisen.
  • Bei einem Ausführungsbeispiel kann der An-Strom für den Transistor, der ein herkömmliches Gate-Dielektrikum, wie durch Kurve 308 repräsentiert, aufweist, eine Anschaltspannung und einen Anschaltstrom aufweisen, wie durch Diagrammpunkt 312 repräsentiert, die für den Transistor, der das ferroelektrische Gate-Dielektrikum, wie durch Kurve 306 und Darstellungspunkt 314 repräsentiert, stark ansteigen können, das heißt der Diagrammpunkt 314 stellt die Gate-Spannung dar, bei der der Transistor in dem PMOS-Transistor, der das ferroelektrische Gate-Dielektrikum aufweist, anschaltet. Dementsprechend kann für die Transistoren, die das ferroelektrische Gate-Dielektrikum aufweisen, ein höherer Treibstrom, das heißt ein höherer Drain-Strom bei einem festen Aus-Strom 316 erzielt werden. Somit können die Transistoren eine höhere Treibbarkeit aufweisen, indem sie ein Gate-Dielektrikum verwenden, das ein ferroelektrisches Material aufweist.
  • 4 zeigt gemäß einem oder mehreren beispielhaften Ausführungsbeispielen der Offenbarung ein Diagramm eines Drain-Stroms versus die Gate-Spannung von Transistoren. Bei einem Ausführungsbeispiel kann das Diagramm 400 einen Drain-Strom 402 versus die Gate-Spannung 404 von Transistoren, die sowohl ein ferroelektrisches Gate-Dielektrikum als auch ein nicht-ferroelektrisches Gate-Dielektrikum aufweisen, umfassen. Bei einem Ausführungsbeispiel kann die Kurve 406 eine Kurve der Strom-Spannung-Charakteristika eines Transistors, der ein ferroelektrisches Gate-Dielektrikum aufweist, repräsentieren. Bei einem anderen Ausführungsbeispiel kann das Diagramm 400 eine Kurve 408 eines Transistors, der ein nicht-ferroelektrisches Gate-Dielektrikum aufweist, umfassen. Bei einem Ausführungsbeispiel kann die Kurve 406, die den Transistor, der ein ferroelektrisches Gate-Dielektrikum aufweist, repräsentiert, eine steilere Neigung aufweisen, wie durch das Symbol 420 repräsentiert, im Vergleich zu der Kurve 408, die einen Transistor, der kein ferroelektrisches Gate-Dielektrikum aufweist, repräsentiert, wie durch das Symbol 418 für die Neigung des Transistors in dem Unterschwellenregime repräsentiert.
  • Bei einem Ausführungsbeispiel, bei dem der Transistor entsprechend an einem festen Treibstrom vorgespannt wird, können der An-Strom und die An-Spannung, wie durch Diagrammpunkt 412 repräsentiert, für beide Transistortypen gleich sein, während der Aus-Strom für den Transistor mit dem ferroelektrischen Gate-Dielektrikum reduziert sein kann. Bei einem Ausführungsbeispiel kann dies durch einen Vergleich des Aus-Stroms 416 für den Transistor, der ein nicht-ferroelektrisches Gate-Dielektrikum aufweist, mit dem Aus-Strom 417 für den Transistor, der ein ferroelektrisches Gate-Dielektrikum aufweist, beobachtet werden. Bei einem Ausführungsbeispiel kann der Aus-Strom 416 für den herkömmlichen Transistor positiv sein, wie auf dem Diagramm 400 des Drain-Stroms, das eine Logarithmus- zur-Basis-10-Y-Achse 402 aufweist, gezeigt ist. Bei einem Ausführungsbeispiel kann der Aus-Strom 417 für den Transistor, der ein ferroelektrisches Gate aufweist, negativ sein, wie auf dem Diagramm 400 des Drain-Stroms, das eine Logarithmus-zur-Basis-10-Y-Achse 402 aufweist, gezeigt ist. Bei einem solchen Vorspannungsregime kann ein Transistor, der ein Gate-Dielektrikum aufweist, das ferroelektrisch ist, im Aus-Zustand ein geringes Strom-Lecken im Vergleich zu einem Transistor, der ein nicht-ferroelektrisches Gate-Dielektrikum aufweist, aufweisen.
  • 5 zeigt gemäß einem oder mehreren beispielhaften Ausführungsbeispielen der Offenbarung ein Diagramm 500 von beispielhaften Daten für Transistoren, die ein ferroelektrisches Gate aufweisen. Bei einem Ausführungsbeispiel umfasst das Diagramm 500 ein Diagramm des Drain-Stroms 502 in Einheiten von Ampere pro Mikrometer auf der Y-Achse versus die Gates-Spannung 504 in Einheiten von Volt auf der X-Achse. Bei einem Ausführungsbeispiel umfasst das Diagramm 500 experimentelle Daten für vier unterschiedliche Bauelemente, die durch die Gruppe der Kurven 506 repräsentiert sind, im Vergleich zu einem Diagramm 508 eines herkömmlichen MOSFET-Transistors, der ein nicht-ferroelektrisches Gate-Dielektrikum aufweist. Bei einem Ausführungsbeispiel kann die Variation, die in der Gruppe von Kurven 506 für die Transistoren, die das ferroelektrische Gate-Dielektrikum aufweisen, zu sehen ist, unterschiedliche Bauelemente repräsentieren, die unterschiedliche Materialparameter aufweisen, wie beispielsweise unterschiedliche Dicken der Materialien und/oder Bauelemente mit Materialien, die mit unterschiedlichen Abscheidungstechniken abgeschieden wurden. Bei einem Ausführungsbeispiel zeigt das Diagramm 500 eine Region 510, die einen Unterschied bei der Gate-Spannung darstellt, die zum Anschalten der Transistoren erforderlich ist. Bei einem Ausführungsbeispiel zeigt das Diagramm 500 eine ähnliche Gate-Spannung 512 für die Bauelemente in dem Aus-Zustand. Bei einem anderen Ausführungsbeispiel zeigt die Gate-Spannung 512 einen relativ niedrigen Drain-Strom in der Größenordnung von etwa 10-7 Ampere pro Mikrometer. Bei einem Ausführungsbeispiel repräsentiert das Diagramm 500 einen hohen An-Strom versus einen Aus-Strom bei niedrigen Versorgungsspannungen von etwa 0,15 Volt bis ungefähr 0,2 Volt.
  • 6 zeigt gemäß einem oder mehreren beispielhaften Ausführungsbeispielen der Offenbarung ein Diagramm 600, das einen beispielhaften Ablauf für die Fertigung eines Inverters repräsentiert, der Transistoren aufweist, umfassend ein ferroelektrisches Gate-Dielektrikum in einem PMOS-Abschnitt von einem der Transistoren. Bei Block 602 können Substrate bereitgestellt werden, die Substrate umfassend eine p-dotierte Region und eine n-dotierte Region. Bei einem Ausführungsbeispiel können sich die Substrate auf feste (normalerweise planare) Substanzen beziehen, auf die eine Schicht einer anderen Substanz angewendet wird und auf denen diese zweite Substanz haftet. Bei einem anderen Ausführungsbeispiel können die Substrate ein Siliziumsubstrat umfassen. Bei einem Ausführungsbeispiel können die Substrate ein p-dotiertes Siliziumsubstrat umfassen. Bei einem anderen Ausführungsbeispiel können die Substrate ein n-dotiertes Siliziumsubstrat umfassen. Bei einem Ausführungsbeispiel kann das Substrat eine dünne Scheibe eines Materials wie beispielsweise Silizium, Siliziumoxid, Siliziumdioxid, Aluminiumoxid, Saphir, eine Legierung aus Silizium und Germanium und/oder Indiumphosphid (InP) und dergleichen sein. Bei einem Ausführungsbeispiel kann das Substrat ein Halbleitermaterial (z.B. monokristallines Silizium, Germanium, Siliziumgermanium, SiGe und/oder ein III-V-Materialien-basiertes Material (z.B. Galliumarsenid, GaAs) oder eine irgendeine Kombination davon) umfassen.
  • Bei Block 604 kann ein erster Halbleiter auf die n-dotierte Region des Substrats abgeschieden werden, wobei der erste Halbleiter als eine Source für einen NMOS-Transistor dient. Bei einem anderen Ausführungsbeispiel kann die Source ein dotiertes Halbleitermaterial umfassen, zum Beispiel ein n-dotiertes Halbleitermaterial. Bei einem Ausführungsbeispiel kann die Source eine n-dotierte Indiumphosphid-Schicht umfassen. Bei einem anderen Ausführungsbeispiel kann die Source ein nichtreaktives Metall umfassen. Bei einem Ausführungsbeispiel kann die Source Wolfram und/oder Titannitrid, Aluminium, Titan, Tantalnitrid, Kobalt und/oder Nickelmaterial umfassen. Bei einem anderen Ausführungsbeispiel kann die Source eine n-dotierte Indiumgalliumarsenid-Schicht umfassen. Bei einem Ausführungsbeispiel kann die Source Silizium umfassen. Bei einem anderen Ausführungsbeispiel kann das Siliziummaterial n-dotiert sein. Bei einem anderen Ausführungsbeispiel kann die Source, dotiert oder undotiert, schwarzen Phosphor, Titan, Tantal, Kobalt, Molybdän, Titannitrid, Tantalnitrid, Hafnium, Kupfer, Gadolinium und ähnliches umfassen. Bei einem Ausführungsbeispiel kann die Source Silizium, Germanium, Siliziumgermanium (SiGe), Indiumphosphid (InP), Indiumarsenid (InAs), Indiumgalliumarsenid (InGaAs), Galliumnitrid (GaN), amorphe Halbleiter wie Zinkoxid (ZnO), Indium-Gallium-Zinkoxid (IGZO), amorphes Silizium (a-Si), amorphes Germanium (a-Ge), polykristallines Germanium, polykristallines Silizium und/oder polykristallines InGaAs und dergleichen umfassen. Bei einem Ausführungsbeispiel kann das Dotieren ein Erzeugen eines Überschusselektrons in der Source umfassen. Bei einem anderen Ausführungsbeispiel kann die Source mit Phosphor, Bor, Aluminium, Zinn, Hafnium, Titan, Kupfer, Indium und/oder Arsen dotiert sein, falls die Source einen Nicht-Oxid-Einzelmaterial-Halbleiter umfasst. Bei einem anderen Ausführungsbeispiel kann die Source ungefähr 1 nm bis ungefähr 100 nm dick sein, mit beispielhaften Dicken von ungefähr 10 nm bis ungefähr 50 nm dick. Bei einem Ausführungsbeispiel kann die Source unter Verwendung von PVD, CVD, MOCVD, MBE und/oder ALD und dergleichen abgeschieden werden.
  • Bei Block 606 kann ein erstes Gate-Dielektrikum auf einen Abschnitt der n-dotierten Region abgeschieden werden. Bei einem Ausführungsbeispiel kann das Gate-Dielektrikum ein Dielektrikumsmaterial umfassen. Bei einem anderen Ausführungsbeispiel kann das Gate-Dielektrikum Silizium-Oxid umfassen. Bei einem anderen Ausführungsbeispiel kann das Gate-Dielektrikum ein High-K-Dielektrikum umfassen. Bei einem anderen Ausführungsbeispiel kann das High-K-Material zum Beispiel Hafniumoxid, Tantaloxid, Titanoxid, Aluminiumoxid, Siliziumdioxid, Siliziumnitrid und dergleichen sein. Bei einem Ausführungsbeispiel kann ein Elektroglas (EG) als das Gate-Dielektrikum verwendet werden. Bei einem Ausführungsbeispiel kann das Gate-Dielektrikum ein hexagonales Bornitrid (HBN) umfassen. Bei einem Ausführungsbeispiel kann das Gate-Material unter Verwendung von PVD, CVD und/oder ALD und dergleichen abgeschieden werden. Bei einem Ausführungsbeispiel kann das Gate-Dielektrikum eine Dicke von ungefähr 1 nm bis ungefähr 10 nm aufweisen, mit einer beispielhaften Dicke von ungefähr 2 nm bis ungefähr 4 nm.
  • Bei Block 608 kann ein erstes Gate auf das erste Gate-Dielektrikum abgeschieden werden. Bei einem anderen Ausführungsbeispiel kann das Gate ein Metall umfassen. Bei einem anderen Ausführungsbeispiel kann das Gate ein Übergangsmetall umfassen. Bei einem Ausführungsbeispiel kann das Gate verwendet werden, um die Schwellenspannung des Bauelements abzustimmen. Bei einem Ausführungsbeispiel kann das Gate Titannitrid, Kobalt, Wolfram und/oder Platin umfassen. Bei einem Ausführungsbeispiel kann das Gate unter Verwendung von PVD, CVD, MOCVD, MBE und/oder ALD und dergleichen abgeschieden werden. Bei einem Ausführungsbeispiel kann das Gate eine Dicke von ungefähr 30 nm bis ungefähr 100 nm aufweisen, mit einer beispielhaften Dicke von ungefähr 40 nm bis ungefähr 60 nm.
  • Bei Block 610 kann ein zweiter Halbleiter, der als ein Ausgang für den Inverter dient, abgeschieden werden. Bei einem Ausführungsbeispiel kann der zweite Halbleiter eine p-dotierten Halbleiter umfassen. Bei einem anderen Ausführungsbeispiel kann der zweite Halbleiter ein nichtreaktives Metall umfassen. Bei einem Ausführungsbeispiel kann der zweite Halbleiter Wolfram, Titannitrid, Aluminium, Titan, Tantalnitrid, Kobalt und/oder Nickel umfassen. Bei einem anderen Ausführungsbeispiel kann der zweite Halbleiter eine p-dotierte Indiumgalliumarsenid-Schicht umfassen. Bei einem Ausführungsbeispiel kann der zweite Halbleiter Silizium umfassen. Bei einem anderen Ausführungsbeispiel kann das Siliziummaterial p-dotiert sein. Bei einem anderen Ausführungsbeispiel kann der zweite Halbleiter, dotiert oder undotiert, schwarzen Phosphor, Titan, Tantal, Kobalt, Molybdän, Titannitrid, Tantalnitrid, Hafnium, Kupfer, Gadolinium und ähnliches umfassen. Bei einem Ausführungsbeispiel kann der zweiten Halbleiter Silizium, Germanium, Siliziumgermanium (SiGe), Indiumphosphid (InP), Indiumarsenid (InAs), Indiumgalliumarsenid (InGaAs), Galliumnitrid (GaN), amorphe Halbleiter wie Zinkoxid (ZnO), Indium-Gallium-Zinkoxid (IGZO), amorphes Silizium (a-Si), amorphes Germanium (a-Ge), polykristallines Germanium, polykristallines Silizium und/oder polykristallines InGaAs und dergleichen umfassen.
  • Bei einem Ausführungsbeispiel kann das Dotieren ein Erzeugen von Elektronenleerstellen in dem zweiten Halbleiter umfassen. Bei einem Ausführungsbeispiel kann die Source Getterungsmaterialien umfassen. Bei einem Ausführungsbeispiel können die Getterungsmaterialien Schwefel gettern. Bei einem Ausführungsbeispiel kann der zweite Halbleiter dotiert sein, zum Beispiel durch das Erzeugen von Leerstellen von Schwefel und Selen. Bei einem Ausführungsbeispiel kann der zweite Halbleiter mit Sauerstoffleerstellen dotiert sein, falls die Source ein Oxid oder ein Multimaterialsystem umfasst. Bei einem anderen Ausführungsbeispiel kann die Source mit Phosphor, Bor, Aluminium, Zinn, Hafnium, Titan, Kupfer, Indium und/oder Arsen dotiert sein, falls der zweite Halbleiter einen Nicht-Oxid-Einzelmaterial-Halbleiter umfasst. Bei einem anderen Ausführungsbeispiel kann der zweite Halbleiter ungefähr 1 nm bis ungefähr 100 nm dick sein, mit beispielhaften Dicken von ungefähr 10 nm bis ungefähr 50 nm dick. Bei einem Ausführungsbeispiel kann der zweite Halbleiter unter Verwendung von PVD, CVD, MOCVD, MBE und/oder ALD und dergleichen abgeschieden werden.
  • Bei Block 612 kann ein dritter Halbleiter, der als ein Drain für den PMOS-Transistorabschnitt des Inverters dient, auf die p-dotierte Region abgeschieden werden. Bei einem anderen Ausführungsbeispiel kann der Drain ein nichtreaktives Metall umfassen. Bei einem Ausführungsbeispiel kann der Drain Wolfram, Titannitrid, Aluminium, Titan, Tantalnitrid, Kobalt und/oder Nickel umfassen. Bei einem anderen Ausführungsbeispiel kann der Drain eine p-dotierte Indiumgalliumarsenid-Schicht umfassen. Bei einem Ausführungsbeispiel kann der Drain Silizium umfassen. Bei einem anderen Ausführungsbeispiel kann das Siliziummaterial p-dotiert sein. Bei einem anderen Ausführungsbeispiel kann der Drain, dotiert oder undotiert, schwarzen Phosphor, Titan, Tantal, Kobalt, Molybdän, Titannitrid, Tantalnitrid, Hafnium, Kupfer, Gadolinium und ähnliches umfassen. Bei einem Ausführungsbeispiel kann der Drain Silizium, Germanium, Siliziumgermanium (SiGe), Indiumphosphid (InP), Indiumarsenid (InAs), Indiumgalliumarsenid (InGaAs), Galliumnitrid (GaN), amorphe Halbleiter wie Zinkoxid (ZnO), Indium-Gallium-Zinkoxid (IGZO), amorphes Silizium (a-Si), amorphes Germanium (a-Ge), polykristallines Germanium, polykristallines Silizium und/oder polykristallines InGaAs und dergleichen umfassen.
  • Bei einem Ausführungsbeispiel kann das Dotieren ein Erzeugen von Elektronenleerstellen in dem Drain umfassen. Bei einem Ausführungsbeispiel kann der Drain Getterungsmaterialien umfassen. Bei einem Ausführungsbeispiel können die Getterungsmaterialien Schwefel gettern. Bei einem Ausführungsbeispiel kann der Drain dotiert sein, zum Beispiel durch das Erzeugen von Leerstellen von Schwefel und Selen. Bei einem Ausführungsbeispiel kann der Drain mit Sauerstoffleerstellen dotiert sein, falls der Drain ein Oxid oder ein Multimaterialsystem umfasst. Bei einem anderen Ausführungsbeispiel kann der Drain mit Phosphor, Bor, Aluminium, Zinn, Hafnium, Titan, Kupfer, Indium und/oder Arsen dotiert sein, falls der Drain einen Nicht-Oxid-Einzelmaterial-Halbleiter umfasst. Bei einem anderen Ausführungsbeispiel kann der Drain ungefähr 1 nm bis ungefähr 100 nm dick sein, mit beispielhaften Dicken von ungefähr 10 nm bis ungefähr 50 nm dick. Bei einem Ausführungsbeispiel kann der Drain unter Verwendung von PVD, CVD, MOCVD, MBE und/oder ALD und dergleichen abgeschieden werden.
  • Bei Block 614 kann ein zweites Gate-Dielektrikum auf einen Abschnitt der p-dotierten Region abgeschieden werden, wobei das zweite Gate-Dielektrikum ein ferroelektrisches Material umfasst. Bei einem Ausführungsbeispiel kann das ferroelektrische Material, das das Gate-Dielektrikum aufweist, entweder in eine positive oder negative Richtung polarisiert werden. Bei einem Ausführungsbeispiel kann eine Veränderung bei der Polarisation des ferroelektrischen Materials, das das Gate-Dielektrikum umfasst, zu einer Veränderung bei der Kapazität des ferroelektrischen Materials führen. Bei einem anderen Ausführungsbeispiel kann die Veränderung bei der Kapazität des ferroelektrischen Materials zu einer Veränderung bei der Gate-Kapazität des Transistorabschnitts der PMOS-Region des Inverters führen. Bei einem anderen Ausführungsbeispiel kann eine Veränderung bei der Gate-Kapazität des Transistors den Fluss von Elektronen und Löchern in einem Kanal, der dem Transistorabschnitt der PMOS-Region des Inverters zugeordnet ist, beeinflussen. Bei einem anderen Ausführungsbeispiel kann das Gate-Dielektrikum ungefähr 1 nm bis ungefähr 100 nm dick sein, mit beispielhaften Dicken von ungefähr 10 nm bis ungefähr 50 nm dick. Bei einem Ausführungsbeispiel kann das Gate-Dielektrikum unter Verwendung von PVD, CVD, MOCVD, MBE und/oder ALD und dergleichen abgeschieden werden.
  • Bei Block 616 kann ein zweites Gate auf das zweite Gate-Dielektrikum abgeschieden werden. Bei einem anderen Ausführungsbeispiel kann das Gate ein Metall umfassen. Bei einem anderen Ausführungsbeispiel kann das Gate ein Übergangsmetall umfassen. Bei einem Ausführungsbeispiel kann das Gate verwendet werden, um die Schwellenspannung des Bauelements abzustimmen. Bei einem Ausführungsbeispiel kann das Gate Titannitrid, Kobalt, Wolfram und/oder Platin umfassen. Bei einem Ausführungsbeispiel kann das Gate unter Verwendung von PVD, CVD, MOCVD, MBE und/oder ALD und dergleichen abgeschieden werden. Bei einem Ausführungsbeispiel kann das Gate eine Dicke von ungefähr 30 nm bis ungefähr 100 nm aufweisen, mit einer beispielhaften Dicke von ungefähr 40 nm bis ungefähr 60 nm.
  • Bei Block 618 können erste Kontakte auf das erste Gate, das zweite Halbleitermaterial und das zweite Gate abgeschieden werden. Bei einem Ausführungsbeispiel können die Kontakte ein metallisches, semi-metallisches oder intermetallisches Material aufweisen. Bei verschiedenen Ausführungsbeispielen können die Kontakte ein metallisches Material aufweisen. Nicht einschränkende Beispiele umfassen Gold, Kupfer, Silber, Aluminium, Zink, Zinn, Platin und dergleichen. Metallische Materialien können auch irgendwelche Legierungen solcher Materialien sein. Bei verschiedenen Ausführungsbeispielen können die Kontakte ein semi-metallisches Material aufweisen. Nicht einschränkende Beispiele umfassen Arsen, Antimon, Bismut, α-Zinn (graues Zinn) und Graphit sowie Quecksilbertellurid (HgTe). Semi-metallische Materialien können auch irgendwelche Mischungen solcher Materialien sein. Bei verschiedenen Ausführungsbeispielen können die Kontakte ein intermetallisches Material aufweisen. Nicht einschränkende Beispiele umfassen Gold- und Aluminium-Intermetalle, Kupfer- und Zinn-Intermetalle, Zinn- und Nickel-Intermetalle, Zinn- und Silber-Intermetalle, Zinn- und Zink-Intermetalle und dergleichen. Intermetallische Materialien können auch irgendwelche Legierungen solcher Materialien sein. Bei einem Ausführungsbeispiel können die Kontakte durch irgendeinen geeigneten Mechanismus abgeschieden werden, umfassend, aber nicht beschränkt auf, CVD, PECVD, PVD, ALD, MBE, Metallfolienlaminierung, Sputtern, Metallpastenabscheidung, Kombinationen davon oder ähnliches.
  • Bei Block 620 kann ein erster Isolator auf den Inverter abgeschieden werden. Bei einem Ausführungsbeispiel kann der Isolator ein Zwischenschicht-Dielektrikums (ILD) -Material umfassen. Bei einem anderen Ausführungsbeispiel kann der Isolator ein Oxid umfassen. Bei einem Ausführungsbeispiel kann der Isolator ein Siliziumdioxid (SiO2) oder ein Low-K-Material umfassen. Bei einem Ausführungsbeispiel kann der Isolator unter Verwendung von PVD, CVD, MOCVD und/oder ALD und dergleichen abgeschieden werden.
  • Bei Block 622 kann ein Ätzstopp auf einen Abschnitt des ersten Isolators abgeschieden werden. Bei einem Ausführungsbeispiel kann der Ätzstopp verwendet werden, um die darunterliegenden Materialien zu versiegeln. Der Ätzstopp kann ferner die Interdiffusion von Metall (zum Beispiel Metall von dem einen oder den mehreren Kontakten) und/oder irgendwelchen anderen Materialien in benachbarten Schichten oder in vorangehenden Schritten oder nachfolgenden Schritten in dem Verarbeitungsablauf für die Fertigung des Inverters verhindern. Bei verschiedenen Ausführungsbeispielen kann die Ätzstopp-Schicht ein Nitrid, zum Beispiel ein Siliziumnitrid (SiN) -Material umfassen.
  • Bei Block 624 kann ein zweiter Kontakt auf den Ätzstopp abgeschieden werden. Bei einem Ausführungsbeispiel können die Kontakte ein metallisches, semi-metallisches oder intermetallisches Material aufweisen. Bei verschiedenen Ausführungsbeispielen können die Kontakte ein metallisches Material aufweisen. Nicht einschränkende Beispiele umfassen Gold, Kupfer, Silber, Aluminium, Zink, Zinn, Platin und dergleichen. Metallische Materialien können auch irgendwelche Legierungen solcher Materialien sein. Bei verschiedenen Ausführungsbeispielen können die Kontakte ein semi-metallisches Material aufweisen. Nicht einschränkende Beispiele umfassen Arsen, Antimon, Bismut, α-Zinn (graues Zinn) und Graphit sowie Quecksilbertellurid (HgTe). Semi-metallische Materialien können auch irgendwelche Mischungen solcher Materialien sein. Bei verschiedenen Ausführungsbeispielen können die Kontakte ein intermetallisches Material aufweisen. Nicht einschränkende Beispiele umfassen Gold- und Aluminium-Intermetalle, Kupfer- und Zinn-Intermetalle, Zinn- und Nickel-Intermetalle, Zinn- und Silber-Intermetalle, Zinn- und Zink-Intermetalle und dergleichen. Intermetallische Materialien können auch irgendwelche Legierungen solcher Materialien sein. Bei einem Ausführungsbeispiel können die Kontakte durch irgendeinen geeigneten Mechanismus abgeschieden werden, umfassend, aber nicht beschränkt auf, CVD, PECVD, PVD, ALD, MBE, Metallfolienlaminierung, Sputtern, Metallpastenabscheidung, Kombinationen davon oder ähnliches.
  • Bei Block 626 kann ein zweiter Isolator auf den zweiten Kontakt in dem Ätzstopp abgeschieden werden. Bei einem Ausführungsbeispiel kann der Isolator ein Zwischenschicht-Dielektrikums (ILD) -Material umfassen. Bei einem anderen Ausführungsbeispiel kann der Isolator ein Oxid umfassen. Bei einem Ausführungsbeispiel kann der Isolator ein Siliziumdioxid (SiO2) oder ein Low-K-Material umfassen. Bei einem Ausführungsbeispiel kann der Isolator unter Verwendung von PVD, CVD, MOCVD und/oder ALD und dergleichen abgeschieden werden.
  • 7 stellt gemäß einem oder mehreren Ausführungsbeispielen der Offenbarung ein Beispiel eines Systems 700 dar. Bei einem Ausführungsbeispiel können die hierin beschriebenen Transistoren in Verbindung mit dem System 700 verwendet werden. Bei einem Ausführungsbeispiel umfasst das System 700 einen Desktop-Computer, einen Laptop-Computer, ein Netbook, ein Tablet, einen Notebook-Computer, einen Personaldigitalassistenten (PDA; personal digital assistant), einen Server, einen Arbeitsplatz, ein Mobiltelefon, eine mobile Rechenvorrichtung, ein Smartphone, eine Internetanwendung oder irgendeine andere Art von Rechenvorrichtung, ist aber nicht auf diese beschränkt. Bei einigen Ausführungsbeispielen kann das System 700 ein System-auf-einem-Chip- (SOC system on a chip) System umfassen.
  • Bei einem Ausführungsbeispiel umfasst das System 700 mehrere Prozessoren umfassend einen Prozessor 710 und einen Prozessor N 705, wobei der Prozessor N 705 eine Logik aufweist, die ähnlich oder identisch zu der Logik des Prozessors 710 ist. Bei einem Ausführungsbeispiel umfasst der Prozessor 710 einen oder mehrere Verarbeitungskerne (hier durch den Verarbeitungskern 1 712 und den Verarbeitungskern N 712N repräsentiert, wobei 712N den Nten Prozessorkern innerhalb des Prozessors 710 repräsentiert, wobei N eine positive Ganzzahl ist). Mehr Verarbeitungskerne können vorliegen (aber nicht in dem Diagramm von 7 abgebildet). Bei einigen Ausführungsbeispielen umfasst der Verarbeitungskern 712 Speichervorgriffslogik (pre-fetch logic), um auf Anweisungen zuzugreifen, Dekodierungslogik (decode logic) um die Anweisungen zu dekodieren, Ausführungslogik (execution logic), um die Anweisungen auszuführen, eine Kombination derselben oder Ähnliches, ist aber nicht auf diese beschränkt. Bei einigen Ausführungsbeispielen weist der Prozessor 710 einen Cache-Speicher 716 auf, um Anweisungen und/oder Daten für das System 700 zwischenzuspeichern. Der Cache-Speicher 716 kann in einer hierarchischen Struktur, die eine oder mehrere Ebenen von Cache-Speicher umfasst, organisiert sein.
  • Bei einigen Ausführungsbeispielen umfasst der Prozessor 710 eine Speichersteuerung (MC; memory controller) 714, die ausgebildet ist, Funktionen auszuführen, die es dem Prozessor 710 ermöglichen, auf einen Speicher 730, der einen flüchtigen Speicher 732 und/oder einen nicht-flüchtigen Speicher 734 umfasst, zuzugreifen und mit demselben zu kommunizieren. Bei einigen Ausführungsbeispielen kann der Prozessor 710 mit dem Speicher 730 und einem Chipsatz 720 gekoppelt sein. Der Prozessor 710 kann auch mit einer drahtlosen Antenne 778 gekoppelt sein, um mit irgendeiner Vorrichtung zu kommunizieren, die ausgebildet ist, drahtlose Signale zu senden und/oder zu empfangen. Bei einem Ausführungsbeispiel arbeitet die drahtlose Antenne 778 gemäß dem, aber nicht begrenzt auf den, IEEE 802.11-Standard und seiner zugehörigen Familie, Home Plug AV (HPAV), Ultrabreitband (UWB; Ultra Wide Band), Bluetooth, WiMax oder irgendeiner Form von drahtlosem Kommunikationsprotokoll.
  • Bei einigen Ausführungsbeispielen umfasst der flüchtige Speicher 732 einen synchronen dynamischen Direktzugriffsspeicher (SDRAM; Synchronous Dynamic Random Access Memory), einen dynamischen Direktzugriffsspeicher (DRAM; Dynamic Random Access Memory), einen RAMBUS-Dynamischen-Direktzugriffsspeicher (RDRAM; RAMBUS Dynamic Random Access Memory) und/oder irgendeinen anderen Typ von Direktzugriffsspeicher-Vorrichtung, ist aber nicht darauf beschränkt. Der nicht-flüchtige Speicher 734 umfasst Flash-Speicher, Phasenänderungsspeicher (PCM; phase change memory), Nur-Lese-Speicher (ROM; read-only memory), elektrisch löschbaren, programmierbaren Nur-Lese-Speicher (EEPROM; electrically erasable programmable read-only memory) oder irgendeine andere Art von nicht-flüchtiger Speichervorrichtung, ist aber nicht auf diese beschränkt.
  • Das Speicherbauelement 730 speichert Informationen und Anweisungen, die durch den Prozessor 710 auszuführen sind. Bei einem Ausführungsbeispiel kann der Speicher 730 auch temporäre Variablen oder andere Zwischeninformationen speichern, während der Prozessor 710 Anweisungen ausführt. Bei dem dargestellten Ausführungsbeispiel verbindet sich der Chipsatz 720 mit dem Prozessor 710 via Punkt-zu-Punkt (PtP- oder P-P-) -Schnittstelle 717 und P-P-Schnittstelle 722. Der Chipsatz 720 ermöglicht es dem Prozessor 710, sich mit anderen Elementen in dem System 700 zu verbinden. Bei einigen Ausführungsbeispielen der Offenbarung können die P-P Schnittstelle 717 und die P-P-Schnittstelle 722 gemäß einem PtP-Kommunikationsprotokoll, wie beispielsweise dem Intel® QuickPath Interconnect (QPI), oder Ähnlichem arbeiten. Bei anderen Ausführungsbeispielen kann eine unterschiedliche Verbindung verwendet werden.
  • Bei einigen Ausführungsbeispielen kann der Chipsatz 720 ausgebildet sein, um mit dem Prozessor 710, dem Prozessor N 705, einer Anzeigevorrichtung 740 und anderen Vorrichtungen 772, 776, 774, 760, 762, 764, 766, 777 etc. zu kommunizieren. Der Chipsatz 720 kann auch mit der drahtlosen Antenne 778 gekoppelt sein, um mit irgendeiner Vorrichtung zu kommunizieren, die ausgebildet ist, drahtlose Signale zu senden und/oder zu empfangen.
  • Der Chipsatz 720 verbindet sich via die Schnittstelle 726 mit der Anzeigevorrichtung 740. Die Anzeige 740 kann zum Beispiel eine Flüssigkristallanzeige (LCD; Liquid Crystal Display), eine Plasmaanzeige, eine Kathodenstrahlröhren- (CRT; Cathode Ray Tube) Anzeige oder irgendeine andere Form von visueller Anzeigevorrichtung sein. Bei einigen Ausführungsbeispielen der Offenbarung sind der Prozessor 710 und der Chipsatz 720 in ein einzelnes SOC integriert. Zusätzlich verbindet sich der Chipsatz 720 mit einem Bus 750 und/oder einem Bus 755, die verschiedene Elemente 774, 760, 762, 764, und 766 verbinden. Der Bus 750 und der Bus 755 können via eine Bus-Brücke 772 verbunden sein. Bei einem Ausführungsbeispiel koppelt der Chipsatz 720 mit einem nicht-flüchtigen Speicher 760, einer oder mehreren Massenspeichervorrichtungen 762, einer Tastatur/Maus 764 und einer Netzwerkschnittstelle 766 via eine Schnittstelle 724 und/oder 704, einem Smart-TV 776, Verbraucherelektronik 777, etc.
  • Bei einem Ausführungsbeispiel kann/können die Massenspeichervorrichtung(en) 762 ein Solid-State-Laufwerk, ein Festplattenlaufwerk, ein Universal-Serial-Bus-Flash-Speicher-Laufwerk oder irgendeine andere Form von Computerdatenspeichermedium umfassen, ist/sind aber nicht darauf beschränkt. Bei einem Ausführungsbeispiel ist eine Netzwerkschnittstelle 766 durch irgendeine Art von gut bekanntem Netzwerkschnittstellenstandard implementiert, umfassend aber nicht beschränkt auf eine Ethernet-Schnittstelle, eine Universal-Serial-Bus-(USB) Schnittstelle, eine Peripheral-Component-Interconnect (PCI) -Express-Schnittstelle, eine drahtlose Schnittstelle, und/oder irgendeine andere geeignete Art von Schnittstelle. Bei einem Ausführungsbeispiel arbeitet die drahtlose Schnittstelle gemäß dem IEEE 802.11-Standard und dessen Verwandten, Home Plug AV (HPAV), Ultrabreitband (UWB; Ultra Wide Band), Bluetooth, WiMax oder irgendeiner Art von drahtlosem Kommunikationsprotokoll, ist aber nicht auf diese beschränkt.
  • Während die in 7 gezeigten Module als separate Blöcke innerhalb des Systems 700 dargestellt sind, können die Funktionen, die von manchen dieser Blöcke ausgeführt werden, innerhalb einer einzelnen Halbleiterschaltung integriert sein, oder können unter Verwendung von zwei oder mehr separaten integrierten Schaltungen implementiert sein. Obwohl der Cache-Speicher 716 zum Beispiel als ein separater Block innerhalb des Prozessors 710 dargestellt ist, können der Cache-Speicher 716 oder ausgewählte Elemente davon in den Prozessorkern 712 eingebracht sein.
  • Es wird darauf hingewiesen, dass das hierin beschriebene System 700 irgendeine geeignete Art von Mikroelektronik-Packaging und Konfigurationen davon sein kann, umfassend zum Beispiel System-in-einem-Package (SiP; system-in-a-package), System-auf-einem-Package (SOP; system-on-a-package), Package-auf-Package (PoP), Interposer-Package, 3D-gestapeltes Package etc. Ferner kann irgendeine geeignete Art von mikroelektronischen Komponenten in den Halbleiterpackages bereitgestellt sein, wie hierin beschrieben ist. Zum Beispiel können Mikrocontroller, Mikroprozessoren, Basisbandprozessoren, digitale Signalprozessoren, Speicher-Dies, Feld-Gate-Arrays, Logik-Gate-Dies, Passive-Komponenten-Dies, MEMSs, oberflächenbefestigte Bauelemente, anwendungsspezifische integrierte Schaltungen, Basisbandprozessoren, Verstärker, Filter, Kombinationen davon oder ähnliches in den Halbleiterpackages gepackaget sein, wie hierin offenbart. Die Halbleiterpackages (z.B. die Halbleiterpackages, die in Verbindung mit irgendeiner der 1-6 beschrieben sind), wie sie hierin offenbart sind, können in irgendeiner Vielzahl von elektronischen Vorrichtungen bereitgestellt werden, umfassend Verbraucher-, Industrie-, Militär-, Kommunikations-, Infrastruktur- und/oder anderen elektronischen Vorrichtungen.
  • Bei verschiedenen Ausführungsbeispielen können die Vorrichtungen, wie sie hierin beschrieben sind, in Verbindung mit einem oder mehreren Prozessoren verwendet werden. Der eine oder die mehreren Prozessoren können, ohne Einschränkung, eine zentrale Verarbeitungseinheit (CPU; central processing unit), einen oder mehrere digitale Signalprozessoren (DSP; digital signal processor), einen Computer mit reduziertem Befehlssatz (RISC; reduced instruction set computer), einen Computer mit komplexem Befehlssatz (CISC; complex instruction set computer), einen Mikroprozessor, einen Mikrocontroller, ein feld-programmierbares Gate-Array (FPGA; Field Programmable Gate Array) oder irgendeine Kombination davon umfassen. Die Prozessoren können auch eine oder mehrere anwendungsspezifische integrierte Schaltungen (ASICs; application specific integrated circuits) oder anwendungsspezifische Standardprodukte (ASSPs; application specific standard products) zum Handhaben spezieller Datenverarbeitungsfunktionen oder - aufgaben umfassen. Bei bestimmten Ausführungsbeispielen können die Prozessoren auf einem Intel®-Architektur-System basieren, und der eine oder die mehrere Prozessoren und jeglicher Chipsatz, der in einer elektronischen Vorrichtung umfasst ist, kann aus einer Familie von Intel®-Prozessoren und -Chipsätzen stammen, wie beispielsweise die Intel® Atom® Prozessor(en) -Familie oder Intel-64-Prozessoren (z. B. Sandy Bridge®, Ivy Bridge®, Haswell®, Broadwell®, Skylake® etc.).
  • Zusätzlich oder alternativ können die Vorrichtungen, wie sie hierin beschrieben sind, in Verbindung mit einem oder mehreren zusätzlichen Speicherchips verwendet werden. Der Speicher kann ein oder mehrere flüchtige und/oder nichtflüchtige Speicherbauelemente umfassen, umfassend, aber nicht beschränkt auf, Magnetspeicherbauelementen, Nur-Lese-Speicher (ROM; read-only memory), Direktzugriffsspeicher (RAM; random access memory), dynamischer RAM (DRAM; dynamic RAM), statischer RAM (SRAM; static RAM), synchroner dynamischer RAM (SDRAM; synchronous dynamic RAM), SDRAM mit doppelter Datenrate (DDR; double data rate) (DDR-SDRAM; double data rate SDRAM), RAM-BUS-DRAM (RDRAM), Flash-Speicherbauelemente, elektrisch löschbarer programmierbarer Nur-Lese-Speicher (EEPROM; electrically erasable programmable read-only memory), nichtflüchtiger RAM (NVRAM; non-volatile RAM), USB (Universal Serial Bus) -entfernbarer-Speicher oder Kombinationen davon.
  • Bei beispielhaften Ausführungsbeispielen kann die elektronische Vorrichtung, in der die offenbarten Bauelemente verwendet und/oder bereitgestellt werden, eine Rechenvorrichtung sein. Eine solche Rechenvorrichtung kann eine oder mehrere Platinen häusen, auf welchen die Bauelemente angeordnet sein können. Die Platine kann eine Anzahl von Komponenten umfassen, umfassend, aber nicht beschränkt auf einen Prozessor und/oder zumindest einen Kommunikationschip. Der Prozessor kann physikalisch und elektrisch mit der Platine verbunden sein, durch, zum Beispiel, elektrische Verbindungen der Bauelemente. Die Rechenvorrichtung kann ferner eine Mehrzahl von Kommunikationschips umfassen. Zum Beispiel kann ein erster Kommunikationschip zweckgebunden sein für drahtlose Kommunikation mit kürzerem Bereich, wie beispielsweise Wi-Fi und Bluetooth, und ein zweiter Kommunikationschip kann zweckgebunden sein für drahtlose Kommunikation mit längerem Bereich, wie beispielsweise GPS, EDGE, GPRS, CDMA, WiMAX, LTE, EV-DO, und andere. Bei verschiedenen beispielhaften Ausführungsbeispielen kann die Rechenvorrichtung ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein PDA (Personal Digital Assistant; persönlicher digitaler Assistent), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungs-Steuereinheit (entertainment control unit), eine Digitalkamera, ein tragbarer Musikspieler, ein digitaler Videorecorder, Kombinationen davon, oder Ähnliches sein. Bei weiteren beispielhaften Ausführungsbeispielen kann die Rechenvorrichtung irgendein anderes elektronisches Bauelement sein, das Daten verarbeitet.
  • Beispiel 1 kann eine integrierte Schaltung umfassen, umfassend ein Substrat; eine Source auf dem Substrat; einen Drain auf dem Substrat; ein Gate-Dielektrikum auf einem Kanal zwischen der Source und dem Drain, das Gate-Dielektrikum umfassend ein ferroelektrisches Material; und ein Gate auf dem Gate-Dielektrikum.
  • Beispiel 2 kann die integrierte Schaltung gemäß Beispiel 1 und/oder irgendeinem anderen Beispiel hierin umfassen, wobei das Substrat ein p-Typ-Substrat umfasst.
  • Beispiel 3 kann die integrierte Schaltung gemäß Beispiel 1 und/oder irgendeinem anderen Beispiel hierin umfassen, wobei das ferroelektrische Material Hafnium und Sauerstoff umfasst.
  • Beispiel 4 kann die integrierte Schaltung gemäß Beispiel 1 und/oder irgendeinem anderen Beispiel hierin umfassen, wobei das Substrat eines oder mehrere aus Silizium, Germanium, einer Legierung aus Silizium und Germanium oder einem III-V-Halbleiter umfasst.
  • Beispiel 5 kann einen Inverter umfassen, umfassend: eine erste integrierte Schaltung, umfassend: ein Substrat aufweisend einen ersten Abschnitt, der ein n-Typ-Substrat ist, und einen zweiten Abschnitt, der ein p-Typ-Substrat ist; eine erste Source auf dem ersten Abschnitt des Substrats; einen ersten Drain auf einem zweiten Abschnitt des Substrats; ein erstes Gate-Dielektrikum auf einem ersten Kanal zwischen der ersten Source und dem ersten Drain; und ein erstes Gate auf dem ersten Gate-Dielektrikum; eine zweite integrierte Schaltung, umfassend: den zweiten Abschnitt des Substrats; eine zweite Source auf dem zweiten Abschnitt des Substrats; einen zweiten Drain auf dem zweiten Abschnitt des Substrats; ein zweites Gate-Dielektrikum auf einem zweiten Kanal zwischen der zweiten Source und dem zweiten Drain, das zweite Gate-Dielektrikum umfassend ein ferroelektrisches Material; und ein zweites Gate auf dem zweiten Gate-Dielektrikum; wobei der erste Drain und die zweite Source einen Ausgangsknoten für den Inverter umfassen.
  • Beispiel 6 kann den Inverter gemäß Anspruch 5 und/oder irgendeinem anderen Beispiel hierin umfassen, wobei das ferroelektrische Material Hafnium und Sauerstoff umfasst.
  • Beispiel 7 kann den Inverter gemäß Anspruch 5 und/oder irgendeinem anderen Beispiel hierin umfassen, ferner umfassend einen Isolator, der den Inverter zumindest teilweise kapselt.
  • Beispiel 8 kann den Inverter gemäß Anspruch 7 und/oder irgendeinem anderen Beispiel hierin umfassen, wobei ein Ätzstopp auf dem Isolator ist.
  • Beispiel 9 kann den Inverter gemäß Anspruch 5 und/oder irgendeinem anderen Beispiel hierin umfassen, wobei ein erster Kontakt auf dem ersten Gate ist und eine erste elektrische Verbindung zu dem Inverter an dem ersten Kontakt ist.
  • Beispiel 10 kann den Inverter gemäß Anspruch 9 und/oder irgendeinem anderen Beispiel hierin umfassen, wobei ein zweiter Kontakt auf dem zweiten Gate ist und eine zweite elektrische Verbindung zu dem Inverter an dem zweiten Kontakt ist.
  • Beispiel 11 kann den Inverter gemäß Anspruch 10 und/oder irgendeinem anderen Beispiel hierin umfassen, wobei ein dritter Kontakt auf dem Ausgangsknoten ist und eine dritte elektrische Verbindung zu dem Inverter an dem dritten Kontakt ist.
  • Beispiel 12 kann den Inverter gemäß Anspruch 11 und/oder irgendeinem anderen Beispiel hierin umfassen, wobei das Substrat eines oder mehrere aus Silizium, Germanium, einer Legierung aus Silizium und Germanium oder einem III-V-Halbleiter umfasst.
  • Beispiel 13 kann ein Speicherbauelement umfassen, umfassend einen Inverter, der Inverter umfassend: eine erste integrierte Schaltung, umfassend: ein Substrat aufweisend einen ersten Abschnitt, der ein n-Typ-Substrat ist, und einen zweiten Abschnitt, der ein p-Typ-Substrat ist; eine erste Source auf dem ersten Abschnitt des Substrats; einen ersten Drain auf dem zweiten Abschnitt des Substrats; ein erstes Gate-Dielektrikum auf einem ersten Kanal zwischen der ersten Source und dem ersten Drain; und ein erstes Gate auf dem ersten Gate-Dielektrikum; eine zweite integrierte Schaltung, umfassend: den zweiten Abschnitt des Substrats; eine zweite Source auf dem zweiten Abschnitt des Substrats; einen zweiten Drain auf dem zweiten Abschnitt des Substrats; ein zweites Gate-Dielektrikum auf einem zweiten Kanal zwischen der zweiten Source und dem zweiten Drain, das zweite Gate-Dielektrikum umfassend ein ferroelektrisches Material; und ein zweites Gate auf dem zweiten Gate-Dielektrikum; wobei der erste Drain und die zweite Source einen Ausgangsknoten für den Inverter umfassen.
  • Beispiel 14 kann das Speicherbauelement gemäß Beispiel 13 und/oder irgendeinem anderen Beispiel hierin umfassen, wobei das ferroelektrische Material Hafnium und Sauerstoff umfasst.
  • Beispiel 15 kann das Speicherbauelement gemäß Beispiel 13 und/oder irgendeinem anderen Beispiel hierin umfassen, ferner umfassend einen Isolator, der den Inverter zumindest teilweise kapselt.
  • Beispiel 16 kann das Speicherbauelement gemäß Beispiel 15 und/oder irgendeinem anderen Beispiel hierin umfassen, wobei ein Ätzstopp auf dem Isolator ist.
  • Beispiel 17 kann das Speicherbauelement gemäß Beispiel 13 und/oder irgendeinem anderen Beispiel hierin umfassen, wobei ein erster Kontakt auf dem ersten Gate ist und eine erste elektrische Verbindung zu dem Inverter an dem ersten Kontakt ist.
  • Beispiel 18 kann das Speicherbauelement gemäß Beispiel 17 und/oder irgendeinem anderen Beispiel hierin umfassen, wobei ein zweiter Kontakt auf dem zweiten Gate ist und eine zweite elektrische Verbindung zu dem Inverter an dem zweiten Kontakt ist.
  • Beispiel 19 kann das Speicherbauelement gemäß Beispiel 18 und/oder irgendeinem anderen Beispiel hierin umfassen, wobei ein dritter Kontakt auf dem Ausgangsknoten ist und eine dritte elektrische Verbindung zu dem Inverter an dem dritten Kontakt ist.
  • Beispiel 20 kann das Speicherbauelement gemäß Beispiel 13 und/oder irgendeinem anderen Beispiel hierin umfassen, wobei das Substrat eines oder mehrere aus Silizium, Germanium, einer Legierung aus Silizium und Germanium oder einem III-V-Halbleiter umfasst.
  • Beispiel 21, das elektronische Bauelement umfassend: eine integrierte Schaltung, umfassend: ein Substrat; eine Source auf dem Substrat; einen Drain auf dem Substrat; ein Gate-Dielektrikum auf einem Kanal zwischen der Source und dem Drain, das Gate-Dielektrikum umfassend ein ferroelektrisches Material; und ein Gate auf dem Gate-Dielektrikum.
  • Beispiel 22 kann das elektronische Bauelement gemäß Beispiel 21 und/oder irgendeinem anderen Beispiel hierin umfassen, wobei das Substrat ein p-Typ-Substrat umfasst.
  • Beispiel 23 kann das elektronische Bauelement gemäß Beispiel 21 und/oder irgendeinem anderen Beispiel hierin umfassen, wobei das ferroelektrische Material Hafnium und Sauerstoff umfasst.
  • Beispiel 24 kann das elektronische Bauelement gemäß Beispiel 21 und/oder irgendeinem anderen Beispiel hierin umfassen, wobei das Substrat eines oder mehrere aus Silizium, Germanium, einer Legierung aus Silizium und Germanium oder einem III-V-Halbleiter umfasst.
  • Beispiel 25 kann ein elektronisches Bauelement umfassen, umfassend: einen Inverter umfassend: eine erste integrierte Schaltung, umfassend: ein Substrat aufweisend einen ersten Abschnitt, der ein n-Typ-Substrat ist, und einen zweiten Abschnitt, der ein p-Typ-Substrat ist; eine erste Source auf dem ersten Abschnitt des Substrats; einen ersten Drain auf einem zweiten Abschnitt des Substrats; ein erstes Gate-Dielektrikum auf einem ersten Kanal zwischen der ersten Source und dem ersten Drain; und ein erstes Gate auf dem ersten Gate-Dielektrikum; eine zweite integrierte Schaltung, umfassend: den zweiten Abschnitt des Substrats; eine zweite Source auf dem zweiten Abschnitt des Substrats; einen zweiten Drain auf dem zweiten Abschnitt des Substrats; ein zweites Gate-Dielektrikum auf einem zweiten Kanal zwischen der zweiten Source und dem zweiten Drain, das zweite Gate-Dielektrikum umfassend ein ferroelektrisches Material; und ein zweites Gate auf dem zweiten Gate-Dielektrikum; wobei der erste Drain und die zweite Source einen Ausgangsknoten für den Inverter umfassen.
  • Beispiel 26 kann das elektronische Bauelement gemäß Beispiel 25 und/oder irgendeinem anderen Beispiel hierin umfassen, wobei das ferroelektrische Material Hafnium und Sauerstoff umfasst.
  • Beispiel 27 kann das elektronische Bauelement gemäß Beispiel 25 und/oder irgendeinem anderen Beispiel hierin umfassen, ferner umfassend einen Isolator, der den Inverter zumindest teilweise kapselt.
  • Beispiel 28 kann das elektronische Bauelement gemäß Beispiel 27 und/oder irgendeinem anderen Beispiel hierin umfassen, wobei ein Ätzstopp auf dem Isolator ist.
  • Beispiel 29 kann das elektronische Bauelement gemäß Beispiel 25 und/oder irgendeinem anderen Beispiel hierin umfassen, wobei ein erster Kontakt auf dem ersten Gate ist und eine erste elektrische Verbindung zu dem Inverter an dem ersten Kontakt ist.
  • Beispiel 30 kann das elektronische Bauelement gemäß Beispiel 29 und/oder irgendeinem anderen Beispiel hierin umfassen, wobei ein zweiter Kontakt auf dem zweiten Gate ist und eine zweite elektrische Verbindung zu dem Inverter an dem zweiten Kontakt ist.
  • Beispiel 31 kann das elektronische Bauelement gemäß Beispiel 30 und/oder irgendeinem anderen Beispiel hierin umfassen, wobei ein dritter Kontakt auf dem Ausgangsknoten ist und eine dritte elektrische Verbindung zu dem Inverter an dem dritten Kontakt ist.
  • Beispiel 32 kann das elektronische Bauelement gemäß Beispiel 31 und/oder irgendeinem anderen Beispiel hierin umfassen, wobei das Substrat eines oder mehrere aus Silizium, Germanium, einer Legierung aus Silizium und Germanium oder einem III-V-Halbleiter umfasst.
  • Es wurden hierin verschiedene Merkmale, Aspekte und Ausführungsbeispiele beschrieben. Die Merkmale, Aspekte und Ausführungsbeispiele können miteinander kombiniert sowie variiert und modifiziert werden, wie für Fachleute auf dem Gebiet verständlich ist. Die vorliegende Offenbarung sollte daher so betrachtet werden, dass sie derartige Kombinationen, Variationen und Modifizierungen einschließt.
  • Die Begriffe und Ausdrücke, die hierin verwendet wurden, wurden als Beschreibungsbegriffe verwendet und nicht zur Begrenzung und es besteht bei der Verwendung dieser Begriffe und Ausdrücke keine Absicht, jegliche Äquivalente der gezeigten und beschriebenen Merkmale (oder Abschnitte davon) auszuschließen, und es ist bekannt, dass verschiedene Modifizierungen innerhalb des Umfangs der Ansprüche möglich sind. Andere Modifikationen, Variationen und Alternativen sind ebenfalls möglich. Folglich sind die Ansprüche ausgelegt, um all diese Äquivalente abzudecken.
  • Obwohl die Offenbarung verschiedene Ausführungsbeispiele umfasst, umfassend zumindest einen besten Modus, versteht sich, dass viele Alternativen, Modifikation und Variationen für Fachleute auf dem Gebiet im Hinblick auf die vorangehende Beschreibung offensichtlich sind.
  • Dementsprechend soll die Offenbarung alle solchen Alternativen, Modifikationen und Variationen miteinschließen, die in den Schutzbereich der umfassten Ansprüche fallen. Alle Gegenstände, die hierin offenbart sind, oder in den beiliegenden Zeichnungen gezeigt sind, sollen auf in einem darstellenden und nicht einschränkenden Sinne interpretiert werden.
  • Diese schriftliche Beschreibung verwendet Beispiele, um bestimmte Ausführungsbeispiele der Offenbarung zu offenbaren, umfassend den besten Modus, und auch um es jedem Fachmann auf dem Gebiet zu ermöglichen, bestimmte Ausführungsbeispiele der Offenbarung auszuführen, umfassend ein Herstellen und Verwenden irgendwelcher Vorrichtungen, Bauelemente oder Systeme und das Durchführen irgendwelcher eingebundener Verfahren und Prozesse. Der patentierbare Schutzbereich bestimmter Ausführungsbeispiele der Offenbarung ist in den Ansprüchen definiert und kann andere Beispiele umfassen, die für Fachleute auf diesem Gebiet offensichtlich sind. Solche anderen Beispiele sollen innerhalb des Schutzbereichs der Ansprüche sein, falls sie Strukturelemente aufweisen, die sich nicht von der wörtlichen Sprache der Ansprüche unterscheiden, oder falls sie gleichwertige strukturelle Elemente mit unwesentlichen Unterschieden von der wörtlichen Sprache der Ansprüche umfassen.

Claims (20)

  1. Eine integrierte Schaltung, umfassend: ein Substrat; eine Source auf dem Substrat; einen Drain auf dem Substrat; ein Gate-Dielektrikum auf einem Kanal zwischen der Source und dem Drain, das Gate-Dielektrikum umfassend ein ferroelektrisches Material; und ein Gate auf dem Gate-Dielektrikum.
  2. Die integrierte Schaltung gemäß Anspruch 1, wobei das Substrat ein p-Typ-Substrat umfasst.
  3. Die integrierte Schaltung gemäß einem der Ansprüche 1 oder 2, wobei das Substrat eines oder mehrere aus Silizium, Germanium, einer Legierung aus Silizium und Germanium oder einem III-V-Halbleiter umfasst.
  4. Die integrierte Schaltung gemäß Anspruch 1, wobei das ferroelektrische Material Hafnium und Sauerstoff umfasst.
  5. Ein Inverter, umfassend: eine erste integrierte Schaltung, umfassend; ein Substrat aufweisend einen ersten Abschnitt, der ein n-Typ-Substrat ist, und einen zweiten Abschnitt, der ein p-Typ-Substrat ist; eine erste Source auf dem ersten Abschnitt des Substrats; einen ersten Drain auf einem zweiten Abschnitt des Substrats; ein erstes Gate-Dielektrikum auf einem ersten Kanal zwischen der ersten Source und dem ersten Drain; und ein erstes Gate auf dem ersten Gate-Dielektrikum; eine zweite integrierte Schaltung, umfassend; den zweiten Abschnitt des Substrats; eine zweite Source auf dem zweiten Abschnitt des Substrats; einen zweiten Drain auf dem zweiten Abschnitt des Substrats; ein zweites Gate-Dielektrikum auf einem zweiten Kanal zwischen der zweiten Source und dem zweiten Drain, das zweite Gate-Dielektrikum umfassend ein ferroelektrisches Material; und ein zweites Gate auf dem zweiten Gate-Dielektrikum; wobei der erste Drain und die zweite Source einen Ausgangsknoten für den Inverter umfassen.
  6. Der Inverter gemäß Anspruch 5, wobei das ferroelektrische Material Hafnium und Sauerstoff umfasst.
  7. Der Inverter gemäß einem der Ansprüche 5 oder 6, ferner umfassend einen Isolator, der den Inverter zumindest teilweise kapselt.
  8. Der Inverter gemäß Anspruch 7, wobei ein Ätzstopp auf dem Isolator ist.
  9. Der Inverter gemäß Anspruch 5, wobei ein erster Kontakt auf dem ersten Gate ist und eine erste elektrische Verbindung zu dem Inverter an dem ersten Kontakt ist.
  10. Der Inverter gemäß Anspruch 9, wobei ein zweiter Kontakt auf dem zweiten Gate ist und eine zweite elektrische Verbindung zu dem Inverter an dem zweiten Kontakt ist.
  11. Der Inverter gemäß Anspruch 10, wobei ein dritter Kontakt auf dem Ausgangsknoten ist und eine dritte elektrische Verbindung zu dem Inverter an dem dritten Kontakt ist.
  12. Der Inverter gemäß Anspruch 5, wobei das Substrat eines oder mehrere aus Silizium, Germanium, einer Legierung aus Silizium und Germanium oder einem III-V-Halbleiter umfasst.
  13. Ein Speicherbauelement, umfassend einen Inverter, der Inverter umfassend: eine erste integrierte Schaltung, umfassend; ein Substrat aufweisend einen ersten Abschnitt, der ein n-Typ-Substrat ist, und einen zweiten Abschnitt, der ein p-Typ-Substrat ist; eine erste Source auf dem ersten Abschnitt des Substrats; einen ersten Drain auf dem zweiten Abschnitt des Substrats; ein erstes Gate-Dielektrikum auf einem ersten Kanal zwischen der ersten Source und dem ersten Drain; und ein erstes Gate auf dem ersten Gate-Dielektrikum; eine zweite integrierte Schaltung, umfassend; den zweiten Abschnitt des Substrats; eine zweite Source auf dem zweiten Abschnitt des Substrats; einen zweiten Drain auf dem zweiten Abschnitt des Substrats; ein zweites Gate-Dielektrikum auf einem zweiten Kanal zwischen der zweiten Source und dem zweiten Drain, das zweite Gate-Dielektrikum umfassend ein ferroelektrisches Material; und ein zweites Gate auf dem zweiten Gate-Dielektrikum; wobei der erste Drain und die zweite Source einen Ausgangsknoten für den Inverter umfassen.
  14. Das Speicherbauelement gemäß Anspruch 13, wobei das ferroelektrische Material Hafnium und Sauerstoff umfasst.
  15. Das Speicherbauelement gemäß einem der Ansprüche 13 oder 14, ferner umfassend einen Isolator, der den Inverter zumindest teilweise kapselt.
  16. Das Speicherbauelement gemäß Anspruch 15, wobei ein Ätzstopp auf dem Isolator ist.
  17. Das Speicherbauelement gemäß Anspruch 13, wobei ein erster Kontakt auf dem ersten Gate ist und eine erste elektrische Verbindung zu dem Inverter an dem ersten Kontakt ist.
  18. Das Speicherbauelement gemäß Anspruch 17, wobei ein zweiter Kontakt auf dem zweiten Gate ist und eine zweite elektrische Verbindung zu dem Inverter an dem zweiten Kontakt ist.
  19. Das Speicherbauelement gemäß Anspruch 18, wobei ein dritter Kontakt auf dem Ausgangsknoten ist und eine dritte elektrische Verbindung zu dem Inverter an dem dritten Kontakt ist.
  20. Das Speicherbauelement gemäß Anspruch 13, wobei das Substrat eines oder mehrere aus Silizium, Germanium, einer Legierung aus Silizium und Germanium oder einem III-V-Halbleiter umfasst.
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