KR20230052647A - 메모리 소자 - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 28
- 230000005669 field effect Effects 0.000 claims abstract description 25
- 239000010410 layer Substances 0.000 description 148
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 33
- 239000011229 interlayer Substances 0.000 description 30
- 239000000463 material Substances 0.000 description 28
- 239000010949 copper Substances 0.000 description 14
- 239000004065 semiconductor Substances 0.000 description 14
- 229910052814 silicon oxide Inorganic materials 0.000 description 13
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- UQEAIHBTYFGYIE-UHFFFAOYSA-N hexamethyldisiloxane Chemical compound C[Si](C)(C)O[Si](C)(C)C UQEAIHBTYFGYIE-UHFFFAOYSA-N 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 10
- 229920001343 polytetrafluoroethylene Polymers 0.000 description 10
- 239000004810 polytetrafluoroethylene Substances 0.000 description 10
- 239000005368 silicate glass Substances 0.000 description 10
- 239000000377 silicon dioxide Substances 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- LFQCEHFDDXELDD-UHFFFAOYSA-N tetramethyl orthosilicate Chemical compound CO[Si](OC)(OC)OC LFQCEHFDDXELDD-UHFFFAOYSA-N 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 239000003989 dielectric material Substances 0.000 description 8
- 239000010931 gold Substances 0.000 description 8
- 239000010936 titanium Substances 0.000 description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 8
- 229910052721 tungsten Inorganic materials 0.000 description 8
- 239000010937 tungsten Substances 0.000 description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 7
- 229910052802 copper Inorganic materials 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- 230000010287 polarization Effects 0.000 description 6
- 239000011669 selenium Substances 0.000 description 6
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 5
- 229910019142 PO4 Inorganic materials 0.000 description 5
- -1 PolyTetraFluoroEthylene Polymers 0.000 description 5
- 101100532072 Schizosaccharomyces pombe (strain 972 / ATCC 24843) rtn1 gene Proteins 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical class CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 5
- 229910052799 carbon Inorganic materials 0.000 description 5
- 229910052732 germanium Inorganic materials 0.000 description 5
- QLOAVXSYZAJECW-UHFFFAOYSA-N methane;molecular fluorine Chemical compound C.FF QLOAVXSYZAJECW-UHFFFAOYSA-N 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 125000000962 organic group Chemical group 0.000 description 5
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-K phosphate Chemical compound [O-]P([O-])([O-])=O NBIIXXVUZAFLBC-UHFFFAOYSA-K 0.000 description 5
- 239000010452 phosphate Substances 0.000 description 5
- 229920001451 polypropylene glycol Polymers 0.000 description 5
- 229910002028 silica xerogel Inorganic materials 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- IIVDETMOCZWPPU-UHFFFAOYSA-N trimethylsilyloxyboronic acid Chemical compound C[Si](C)(C)OB(O)O IIVDETMOCZWPPU-UHFFFAOYSA-N 0.000 description 5
- 229910001928 zirconium oxide Inorganic materials 0.000 description 5
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 4
- 108010020053 Staphylococcus warneri lipase 2 Proteins 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 4
- 229910052709 silver Inorganic materials 0.000 description 4
- 239000004332 silver Substances 0.000 description 4
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 3
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 3
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 3
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 3
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 3
- 229910052733 gallium Inorganic materials 0.000 description 3
- 229910052738 indium Inorganic materials 0.000 description 3
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 239000011733 molybdenum Substances 0.000 description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 3
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 3
- KYKLWYKWCAYAJY-UHFFFAOYSA-N oxotin;zinc Chemical compound [Zn].[Sn]=O KYKLWYKWCAYAJY-UHFFFAOYSA-N 0.000 description 3
- 229910052711 selenium Inorganic materials 0.000 description 3
- 229910052717 sulfur Inorganic materials 0.000 description 3
- 239000011593 sulfur Substances 0.000 description 3
- 229910052714 tellurium Inorganic materials 0.000 description 3
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 3
- 229910052723 transition metal Inorganic materials 0.000 description 3
- 150000003624 transition metals Chemical class 0.000 description 3
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 3
- 239000011787 zinc oxide Substances 0.000 description 3
- UTGMRVNJUMTNIU-UHFFFAOYSA-N zinc oxygen(2-) yttrium(3+) Chemical compound [O-2].[Zn+2].[Y+3] UTGMRVNJUMTNIU-UHFFFAOYSA-N 0.000 description 3
- SKJCKYVIQGBWTN-UHFFFAOYSA-N (4-hydroxyphenyl) methanesulfonate Chemical compound CS(=O)(=O)OC1=CC=C(O)C=C1 SKJCKYVIQGBWTN-UHFFFAOYSA-N 0.000 description 2
- WUPHOULIZUERAE-UHFFFAOYSA-N 3-(oxolan-2-yl)propanoic acid Chemical compound OC(=O)CCC1CCCO1 WUPHOULIZUERAE-UHFFFAOYSA-N 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 2
- 229910052980 cadmium sulfide Inorganic materials 0.000 description 2
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract
메모리 소자가 제공된다. 이 메모리 소자는 기판, 상기 기판 상의 강유전 전계 효과 트랜지스터, 상기 강유전 전계 효과 트랜지스터의 게이트 구조체로부터 수직 방향으로 연장되는 제1 채널, 상기 제1 채널의 일 측의 선택 워드 라인, 상기 제1 채널과 상기 선택 워드 라인 사이의 제1 게이트 유전 층, 및 상기 제1 채널의 상단 상의 셀 워드 라인을 포함할 수 있다.
Description
본 개시는 메모리 소자에 관한 것이다. 보다 구체적으로는 강유전 전계 효과 트랜지스터(Ferroelectric Field Effect Transistor, FeFET)를 포함하는 메모리 소자에 관한 것이다.
강유전 전계 효과 트랜지스터(Ferroelectric Field Effect Transistor, FeFET)는 게이트 유전 층으로서 강유전 층을 포함할 수 있다. 강유전 층은 인가된 전압에 따라 두 안정한 분극(polarization) 상태 중 하나에 있을 수 있다. 강유전 층의 분극 상태에 따라 FeFET의 문턱 전압이 바뀔 수 있다. 따라서 FeFET 내에 이진 상태들이 저장되고 읽혀질 수 있다. 각각의 메모리 셀이 하나의 FeFET만을 포함하는 FeRAM(Ferroelectric Random Access Memory)이 개발되었다. 그러나 특정한 메모리 셀에 쓰기 동작을 수행하려는 경우 다른 메모리 셀들에도 쓰기 동작의 영향이 미친다(쓰기 디스터브)(write disturb). 또한, 특정한 메모리 셀로부터 읽기 동작을 수행하려는 경우 다른 메모리 셀들도 읽기 동작에 영향을 미친다(읽기 디스터브)(read disturb).
본 개시가 해결하고자 하는 과제는 메모리 셀들 사이의 쓰기 디스터브 및 읽기 디스터브가 방지되는 메모리 소자를 제공하는 것이다.
본 개시의 일 실시예에 따른 메모리 소자는 기판, 상기 기판 상의 강유전 전계 효과 트랜지스터, 상기 강유전 전계 효과 트랜지스터의 게이트 구조체로부터 수직 방향으로 연장되는 제1 채널, 상기 제1 채널의 일 측의 선택 워드 라인, 상기 제1 채널과 상기 선택 워드 라인 사이의 제1 게이트 유전 층, 및 상기 제1 채널의 상단 상의 셀 워드 라인을 포함할 수 있다.
본 개시의 일 실시예에 따른 메모리 소자는 제1 내지 제4 메모리 셀로서, 각각이 강유전 전계 효과 트랜지스터 및 전계 효과 트랜지스터를 포함하고, 상기 강유전 전계 효과 트랜지스터는 접지된 제1 소스/드레인, 제1 게이트, 및 제2 소스/드레인을 포함하고, 상기 전계 효과 트랜지스터는 상기 제1 게이트에 연결되는 제3 소스/드레인, 제2 게이트, 및 제4 소스/드레인을 포함하는, 제1 내지 제4 메모리 셀, 상기 제1 메모리 셀 및 상기 제2 메모리 셀 각각의 상기 제2 게이트에 연결된 제1 선택 워드 라인, 상기 제3 메모리 셀 및 상기 제4 메모리 셀 각각의 상기 제2 게이트에 연결된 제2 선택 워드 라인, 상기 제1 메모리 셀 및 상기 제3 메모리 셀 각각의 상기 제2 소스/드레인에 연결된 제1 비트 라인, 상기 제2 메모리 셀 및 상게 제4 메모리 셀 각각의 상기 제2 소스/드레인에 연결된 제2 비트 라인, 상기 제1 메모리 셀 및 상기 제3 메모리 셀 각각의 상기 제4 소스/드레인에 연결된 제1 셀 워드 라인, 및 상기 제2 메모리 셀 및 상기 제4 메모리 셀 각각의 상기 제4 소스/드레인에 연결되는 제2 셀 워드 라인을 포함하고, 상기 제4 메모리 셀에 대한 쓰기 동작 시, 상기 제2 선택 워드 라인에 스위칭 전압이 인가되고, 상기 제2 셀 워드 라인에 쓰기 전압이 인가되고, 상기 제2 비트 라인에 0V가 인가되고, 상기 제1 선택 워드 라인에 0V가 인가되고, 상기 제1 셀 워드 라인에 0V가 인가되고, 상기 제2 비트 라인에 0V가 인가될 수 있다.
본 개시의 일 실시예에 따른 메모리 소자는 기판, 상기 기판 상에 적층된 제1 게이트 유전 층, 강유전 층, 및 게이트 층을 포함하는 게이트 구조체, 상기 게이트 구조체의 일 측의 제1 소스/드레인, 상기 게이트 구조체의 반대 측의 제2 소스/드레인, 상기 제1 소스/드레인과 접촉하며 제1 수평 방향으로 연장되는 접지 라인, 상기 제2 소스/드레인과 접촉하며 상기 제1 수평 방향으로 연장되는 비트 라인, 상기 게이트 구조체로부터 수직 방향으로 각각 연장되는 제1 채널 및 제2 채널, 상기 제1 채널과 상기 제2 채널 사이를 연결하는 상기 게이트 층 상의 채널 연결 층, 상기 제1 채널과 상기 제2 채널 사이를 통과하며 제2 수평 방향으로 연장되는 선택 워드 라인, 상기 제1 채널과 상기 선택 워드 라인 사이, 상기 제2 채널과 상기 셀 워드 라인 사이, 및 상기 채널 연결 층과 상기 셀 워드 라인 사이에 연장되 제2 게이트 유전 층, 상기 제1 채널의 상단 및 상기 제2 채널의 상단 상의 셀 워드 라인, 및 상기 셀 워드 라인과 상기 선택 워드 라인 사이의 제3 게이트 유전 층을 포함할 수 있다.
메모리 소자의 각각의 메모리 셀은 강유전 전계 효과 트랜지스터(Ferroelectric Field Effect Transistor, FeFET) 및 FeFET의 게이트 구조체에 연결된 전계 효과 트랜지스터(Field Effect Transistor, FET)를 포함할 수 있다. 따라서 메모리 셀들 사이의 쓰기 디스터브 및 읽기 디스터브가 방지될 수 있다. FET는 FeFET 상에 수직 방향으로 적층될 수 있다. FET는 채널이 수직 방향으로 연장되는 수직형 FET일 수 있다.
도 1은 본 개시의 일 실시예에 따른 메모리 소자의 메모리 셀을 나타낸 회로도이다.
도 2는 본 개시의 일 실시예에 따른 메모리 소자를 나타낸 회로도이다.
도 3은 쓰기 동작 시 본 개시의 일 실시예에 따른 메모리 소자를 나타낸 회로도이다.
도 4는 읽기 동작 시 본 개시의 일 실시예에 따른 메모리 소자를 나타낸 회로도이다.
도 5a는 본 개시의 일 실시예에 따른 메모리 소자를 나타낸 평면도이다.
도 5b는 도 5a의 A-A' 선을 따른 본 개시의 일 실시예에 따른 메모리 소자를 나타낸 단면도이다.
도 5c는 도 5a의 B-B' 선을 따른 본 개시의 일 실시예에 따른 메모리 소자를 나타낸 단면도이다.
도 6a 내지 도 11a는 본 개시의 일 실시예에 따른 메모리 소자의 제조 방법을 나타낸 평면도들이다.
도 6b 내지 도 11b는 각각 도 6a 내지 도 11a의 A-A' 선을 따른 메모리 소자의 제조 방법을 나타낸 단면도들이다.
도 6c 내지 도 11c는 각각 도 6a 내지 도 11a의 B-B' 선을 따른 메모리 소자의 제조 방법을 나타낸 단면도들이다.
도 2는 본 개시의 일 실시예에 따른 메모리 소자를 나타낸 회로도이다.
도 3은 쓰기 동작 시 본 개시의 일 실시예에 따른 메모리 소자를 나타낸 회로도이다.
도 4는 읽기 동작 시 본 개시의 일 실시예에 따른 메모리 소자를 나타낸 회로도이다.
도 5a는 본 개시의 일 실시예에 따른 메모리 소자를 나타낸 평면도이다.
도 5b는 도 5a의 A-A' 선을 따른 본 개시의 일 실시예에 따른 메모리 소자를 나타낸 단면도이다.
도 5c는 도 5a의 B-B' 선을 따른 본 개시의 일 실시예에 따른 메모리 소자를 나타낸 단면도이다.
도 6a 내지 도 11a는 본 개시의 일 실시예에 따른 메모리 소자의 제조 방법을 나타낸 평면도들이다.
도 6b 내지 도 11b는 각각 도 6a 내지 도 11a의 A-A' 선을 따른 메모리 소자의 제조 방법을 나타낸 단면도들이다.
도 6c 내지 도 11c는 각각 도 6a 내지 도 11a의 B-B' 선을 따른 메모리 소자의 제조 방법을 나타낸 단면도들이다.
도 1은 본 개시의 일 실시예에 따른 메모리 소자의 메모리 셀(MC)을 나타낸 회로도이다.
도 1을 참조하면, 메모리 셀(MC)은 강유전 전계 효과 트랜지스터(Ferroelectric Field Effect Transistor, FeFET)(T1)와 전계 효과 트랜지스터(Field Effect Transistor, FET)(T2)를 포함할 수 있다. FeFET(T1)는 제1 게이트 구조체(G1), 제1 소스/드레인(SD1), 및 제2 소스/드레인(SD2)을 포함할 수 있다. 제1 소스/드레인(SD1)은 접지될 수 있고, 제2 소스/드레인(SD2)은 비트 라인(BL)에 전기적으로 연결될 수 있다. 제1 게이트 구조체(G1)는 FET(T2)의 제3 소스/드레인(SD3)에 전기적으로 연결될 수 있다. FET(T2)는 제2 게이트 구조체(G2), 제3 소스/드레인(SD3), 및 제4 소스/드레인(SD4)을 포함할 수 있다. FET(T2)의 제3 소스/드레인(SD3)은 FeFET(T1)의 제1 게이트 구조체(G1)에 전기적으로 연결될 수 있다. 제4 소스/드레인(SD4)은 셀 워드 라인(CWL)에 전기적으로 연결될 수 있다. 제2 게이트 구조체(G2)는 선택 워드 라인(SWL)에 전기적으로 연결될 수 있다.
도 2는 본 개시의 일 실시예에 따른 메모리 소자(100)를 나타낸 회로도이다.
도 2를 참조하면, 메모리 소자(100)는 제1 내지 제9 메모리 셀(MC1 내지 MC9), 제1 내지 제3 비트 라인(BL1 내지 BL3), 제1 내지 제3 셀 워드 라인(CWL1 내지 CWL3), 및 제1 내지 제3 선택 워드 라인(SWL1 내지 SWL3)을 포함할 수 있다. 도 2에는 9개의 메모리 셀, 3개의 비트 라인, 3개의 셀 워드 라인, 및 3개의 선택 워드 라인이 도시되었으나, 메모리 소자(100)에 포함되는 메모리 셀, 비트 라인, 셀 워드 라인, 및 선택 워드 라인의 수는 이에 제한되지 않으며 다양하게 변형될 수 있다.
제1 메모리 셀(MC1), 제4 메모리 셀(MC4), 및 제7 메모리 셀(MC7)의 FeFET(T1)의 제2 소스/드레인(SD2)은 제1 비트 라인(BL1)에 전기적으로 연결될 수 있다. 제1 메모리 셀(MC1), 제4 메모리 셀(MC4), 및 제7 메모리 셀(MC7)의 FET(T2)의 제4 소스/드레인(SD4)은 제1 셀 워드 라인(CWL1)에 전기적으로 연결될 수 있다.
제2 메모리 셀(MC2), 제5 메모리 셀(MC5), 및 제8 메모리 셀(MC8)의 FeFET(T1)의 제2 소스/드레인(SD2)은 제2 비트 라인(BL2)에 전기적으로 연결될 수 있다. 제2 메모리 셀(MC2), 제5 메모리 셀(MC5), 및 제8 메모리 셀(MC8)의 FET(T2)의 제4 소스/드레인(SD4)은 제2 셀 워드 라인(CWL2)에 전기적으로 연결될 수 있다.
제3 메모리 셀(MC3), 제6 메모리 셀(MC6), 및 제9 메모리 셀(MC9)의 FeFET(T1)의 제2 소스/드레인(SD2)은 제3 비트 라인(BL3)에 전기적으로 연결될 수 있다. 제3 메모리 셀(MC3), 제6 메모리 셀(MC6), 및 제9 메모리 셀(MC9)의 FET(T2)의 제4 소스/드레인(SD4)은 제3 셀 워드 라인(CWL3)에 전기적으로 연결될 수 있다.
제1 메모리 셀(MC1), 제2 메모리 셀(MC2), 및 제3 메모리 셀(MC3)의 FET(T2)의 제2 게이트 구조체(G2)는 제1 선택 워드 라인(SWL1)에 전기적으로 연결될 수 있다. 제4 메모리 셀(MC4), 제5 메모리 셀(MC5), 및 제6 메모리 셀(MC6)의 FET(T2)의 제2 게이트 구조체(G2)는 제2 선택 워드 라인(SWL2)에 전기적으로 연결될 수 있다. 제7 메모리 셀(MC7), 제8 메모리 셀(MC8), 및 제9 메모리 셀(MC9)의 FET(T2)의 제2 게이트 구조체(G2)는 제3 선택 워드 라인(SWL3)에 전기적으로 연결될 수 있다.
도 3은 쓰기 동작 시 본 개시의 일 실시예에 따른 메모리 소자(100)를 나타낸 회로도이다.
도 3을 참조하면, 제5 메모리 셀(MC5)에 쓰기 동작을 수행하기 위해서, 제2 선택 워드 라인(SWL2)에 스위칭 전압(VS)이 인가될 수 있다. 반면, 제1 선택 워드 라인(SWL1) 및 제3 선택 워드 라인(SWL3)에는 0V가 인가될 수 있다. 따라서, 제4, 제5, 및 제6 메모리 셀(MC4, MC5, MC6)의 FET(T2)는 턴-온될 수 있고, 제1 내지 제3 및 제7 내지 제9 메모리 셀(MC1, MC2, MC3, MC7, MC8, MC9)은 꺼진 상태일 수 있다. 따라서 제1 내지 제3 및 제7 내지 제9 메모리 셀(MC1, MC2, MC3, MC7, MC8, MC9)의 FeFET(T1)의 제1 게이트 구조체(G1)는 플로팅 상태일 수 있다. 따라서, 제1 내지 제3 및 제7 내지 제9 메모리 셀(MC1, MC2, MC3, MC7, MC8, MC9)의 FeFET(T1)의 분극 상태는 변하지 않을 수 있다.
또한 제2 셀 워드 라인(CWL2)에는 쓰기 전압(VW)이 인가될 수 있다. 반면, 제1 셀 워드 라인(CWL1) 및 제3 셀 워드 라인(CWL3)에는 0V가 인가될 수 있다. 또한, 제1 내지 제3 비트 라인(BL1 내지 BL3)에 0V가 인가될 수 있다.
제4 메모리 셀(MC4) 및 제6 메모리 셀(MC6)의 FET(T2)가 턴-온 되면, 0V가 FeFET(T1)의 제1 게이트 구조체(G1)에 인가될 수 있다. 제4 메모리 셀(MC4) 및 제6 메모리 셀(MC6)의 FeFET(T1)의 제1 소스/드레인(SD1), 제1 게이트 구조체(G1), 및 제2 소스/드레인(SD2)에 0V가 인가되므로, 제4 메모리 셀(MC4) 및 제6 메모리 셀(MC6)의 분극 상태는 변하지 않을 수 있다.
제5 메모리 셀(MC5)이 턴-온 되면, 쓰기 전압(VW)이 FeFET(T1)의 제1 게이트 구조체(G1)에 인가될 수 있다. FeFET(T1)의 제1 소스/드레인(SD1) 및 제2 소스/드레인(SD2)에 0V가 인가되고, FeFET(T1)의 제1 게이트 구조체(G1)에 쓰기 전압(VW)이 인가되므로, 제5 메모리 셀(MC5)의 분극 상태는 변화할 수 있다. 따라서 제5 메모리 셀(MC5)에만 쓰기 동작이 수행될 수 있고, 제1 내지 제4 및 제6 내지 제9 메모리 셀(MC1, MC2, MC3, MC4, MC6, MC7, MC8, MC9)은 쓰기 동작의 영향을 받지 않을 수 있다. 즉, 메모리 셀들 사이의 쓰기 디스터브가 방지될 수 있다.
도 4는 읽기 동작 시 본 개시의 일 실시예에 따른 메모리 소자(100)를 나타낸 회로도이다.
도 4를 참조하면, 제5 메모리 셀(MC5)에 읽기 동작을 수행하기 위해서, 제2 선택 워드 라인(SWL2)에 스위칭 전압(VS)이 인가될 수 있다. 반면, 제1 선택 워드 라인(SWL1) 및 제3 선택 워드 라인(SWL3)에는 0V가 인가될 수 있다. 따라서, 제4, 제5, 및 제6 메모리 셀(MC4, MC5, MC6)의 FET(T2)는 턴-온될 수 있고, 제1 내지 제3 및 제7 내지 제9 메모리 셀(MC1, MC2, MC3, MC7, MC8, MC9)은 꺼진 상태일 수 있다. 따라서 제1 내지 제3 및 제7 내지 제9 메모리 셀(MC1, MC2, MC3, MC7, MC8, MC9)의 FeFET(T1)의 제1 게이트 구조체(G1)는 플로팅 상태일 수 있다. 따라서, 제1 내지 제3 및 제7 내지 제9 메모리 셀(MC1, MC2, MC3, MC7, MC8, MC9)의 FeFET(T1)의 제2 소스/드레인(SD2)과 제1 소스/드레인(SD1) 사이에 전류가 흐르지 않을 수 있다.
또한 제2 셀 워드 라인(CWL2)에는 읽기 전압(VR)이 인가될 수 있다. 반면, 제1 셀 워드 라인(CWL1) 및 제3 셀 워드 라인(CWL3)에는 0V가 인가될 수 있다. 또한, 제2 비트 라인(BL2)에 드레인 전압(VD)이 인가될 수 있다. 반면, 제1 및 제3 비트 라인(BL1, BL3)에 0V가 인가될 수 있다.
제4 메모리 셀(MC4) 및 제6 메모리 셀(MC6)의 FET(T2)가 턴-온 되면, 0V가 FeFET(T1)의 제1 게이트 구조체(G1)에 인가될 수 있다. 제4 메모리 셀(MC4) 및 제6 메모리 셀(MC6)의 FeFET(T1)의 제1 소스/드레인(SD1), 제1 게이트 구조체(G1), 및 제2 소스/드레인(SD2)에 0V가 인가되므로, 제4 메모리 셀(MC4) 및 제6 메모리 셀(MC6)의 FeFET(T1)의 제2 소스/드레인(SD2)과 제1 소스/드레인(SD1) 사이에 전류가 흐르지 않을 수 있다.
제5 메모리 셀(MC5)이 턴-온 되면, 읽기 전압(VR)이 FeFET(T1)의 제1 게이트 구조체(G1)에 인가될 수 있다. FeFET(T1)의 제1 소스/드레인(SD1)에 0V가 인가되고, 제2 소스/드레인(SD2)에 드레인 전압(VD)이 인가되고, FeFET(T1)의 제1 게이트 구조체(G1)에 읽기 전압(VR)이 인가되므로, 제5 메모리 셀(MC5)의 FeFET(T1)의 제2 소스/드레인(SD2)과 제1 소스/드레인(SD1) 사이에 전류가 흐를 수 있다. 따라서 제5 메모리 셀(MC5)에만 읽기 동작이 수행될 수 있고, 제1 내지 제4 및 제6 내지 제9 메모리 셀(MC1, MC2, MC3, MC4, MC6, MC7, MC8, MC9)은 읽기 동작에 영향을 미치지 않을 수 있다. 즉, 메모리 셀들 사이의 읽기 디스터브가 방지될 수 있다.
도 5a는 본 개시의 일 실시예에 따른 메모리 소자(100)를 나타낸 평면도이다. 도 5b는 도 5a의 A-A' 선을 따른 본 개시의 일 실시예에 따른 메모리 소자(100)를 나타낸 단면도이다. 도 5c는 도 5a의 B-B' 선을 따른 본 개시의 일 실시예에 따른 메모리 소자(100)를 나타낸 단면도이다.
도 5a 내지 도 5c를 참조하면, 일 실시예에 따른 메모리 소자(100)는 기판(110)을 포함할 수 있다. 기판(110)은 Ⅳ족 반도체 물질, Ⅲ-Ⅴ족 반도체 물질 또는 Ⅱ-Ⅵ족 반도체 물질과 같은 반도체 물질을 포함할 수 있다. 상기 Ⅳ족 반도체 물질은 예를 들어 실리콘(Si), 게르마늄(Ge), 또는 실리콘(Si)-게르마늄(Ge)을 포함할 수 있다. 상기 Ⅲ-Ⅴ족 반도체 물질은 예를 들어 갈륨비소(GaAs), 인듐인(InP), 갈륨인(GaP), 인듐비소(InAs), 인듐 안티몬(InSb), 또는 인듐갈륨비소(InGaAs)를 포함할 수 있다. 상기 Ⅱ-Ⅵ족 반도체 물질은 예를 들어 텔루르화 아연(ZnTe), 또는 황화카드뮴(CdS)을 포함할 수 있다.
메모리 소자(100)는 기판(110) 상의 FeFET(T1)를 더 포함할 수 있다. FeFET(T1)는 기판(110) 상의 제1 게이트 구조체(G1), 제1 게이트 구조체(G1)의 일 측의 제1 소스/드레인(SD1) 및 제1 게이트 구조체(G1)의 반대 측의 제2 소스/드레인(SD2)을 포함할 수 있다.
일부 실시예에서, 도 5c에 도시된 바와 같이, 제1 게이트 구조체(G1)의 하부는 기판(110) 내로 리세스될 수 있다. 달리 말해, FeFET(T1)는 리세스된 트랜지스터일 수 있다. 제1 게이트 구조체(G1)의 하부가 기판(110) 내로 리세스되는 경우, 강유전 층(124)의 면적이 증가할 수 있다. 따라서 강유전 층(124)의 분극 산포가 감소될 수 있다. 따라서 FeFET(T1)의 문턱 전압의 산포가 감소될 수 있다. 따라서 메모리 소자(100)의 동작 특성의 산포가 감소될 수 있다. 다른 실시예에서, 도 5c에 도시된 바와 달리, 제1 게이트 구조체(G1)는 기판(110)의 평평한 면 상에 배치될 수 있다. 즉, FeFET(T1)는 평면형(planar) 트랜지스터일 수 있다. 다른 실시예에서, 도 5c에 도시된 바와 달리, 제1 게이트 구조체(G1)는 기판(110)의 돌출된 핀 구조체 상에 배치될 수 있다. 즉, FeFET(T1)는 핀형(fin-type) 트랜지스터일 수 있다.
제1 게이트 구조체(G1)는 기판(110) 상에 적층된 강유전 층(124) 및 게이트 층(126)을 포함할 수 있다. 강유전 층(124)은 강유전 물질을 포함할 수 있다. 상기 강유전 물질은 예를 들어 하프늄 산화물(HfO2), 도핑된 하프늄 산화물, 예를 들어 Si-도핑된 HfO2, 또는 Al-도핑된 HfO2, 지르코늄 산화물(ZrO2), 도핑된 지르코늄 산화물, 예를 들어 Li-도핑된 ZrO2, 또는 Mg-도핑된 ZrO2, HfxZr1-xO2(0<x<1), 또는 ATiO3(A는 Ba, Sr, Ca, 또는 Pb)를 포함할 수 있다.
게이트 층(126)은 폴리실리콘, 금속 또는 금속 질화물을 포함할 수 있다. 게이트 층(126)은 예를 들어 텅스텐(W)을 포함할 수 있다. 일부 실시예에서, 게이트 층(126)은 강유전 층(124) 상의 하부(126a) 및 하부(126a) 상의 상부(126b)를 포함할 수 있다. 일부 실시예에서, 게이트 층(126)의 하부(126a)는 기판(110) 내로 리세스될 수 있고, 게이트 층(126)의 상부(126b)는 기판(110) 내로 리세스되지 않을 수 있다.
게이트 구조체(G1)는 강유전 층(124)과 기판(110) 사이의 제1 게이트 유전 층(122)을 더 포함할 수 있다. 제1 게이트 유전 층(122)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 또는 고유전(high-k) 물질을 포함할 수 있다. 상기 고유전 물질은 예를 들어 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 티타늄 산화물(TiO2), 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 제1 게이트 유전 층(122)은 제2 수평 방향(Y 방향)으로 연장될 수 있다.
도 5c에 도시된 바와 같이, 제1 소스/드레인(SD1) 및 제2 소스/드레인(SD2)은 기판(110) 내에 배치될 수 있다. 제1 소스/드레인(SD1) 및 제2 소스/드레인(SD2)은 기판(110) 내의 도핑된 영역들일 수 있다. 다른 실시예에서, 도 5c에 도시된 바와 달리, 제1 소스/드레인(SD1) 및 제2 소스/드레인(SD2)은 기판(110) 상에 배치될 수 있다. 이 경우, 제1 소스/드레인(SD1) 및 제2 소스/드레인(SD2)은 기판(110) 상의 도핑된 에피택시얼 층들일 수 있다. 제1 소스/드레인(SD1) 및 제2 소스/드레인(SD2)은 도핑된 반도체 물질을 포함할 수 있다.
메모리 소자(100)는 소자 분리 막(120)을 더 포함할 수 있다. 소자 분리 막(120)은 제2 수평 방향(Y 방향)으로 연장되며 제1 수평 방향(X 방향)으로 이웃한 두 FeFET(T1)를 서로로부터 전기적으로 분리할 수 있다. 소자 분리 막(120)은 실리콘 산화물, 실리콘 질화물, 저유전 물질, 또는 이들의 조합을 포함할 수 있다. 상기 저유전 물질은 예를 들어 Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), 폴리프로필렌 산화물(polypropylene oxide), CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, 실리카 에어로젤(silica aerogel), 실리카 제로젤(silica xerogel), 메조포러스 실리카(mesoporous silica) 또는 이들의 조합을 포함할 수 있다.
메모리 소자(100)는 제1 소스/드레인(SD1)에 접촉하는 접지 라인(GND)을 더 포함할 수 있다. 접지 라인(GND)은 제2 수평 방향(Y 방향)으로 연장될 수 있다. 접지 라인(GND)은 금속 또는 금속 질화물을 포함할 수 있다. 예를 들어 접지 라인(GND)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 이들의 조합을 포함할 수 있다.
메모리 소자(100)는 제2 소스/드레인(SD2)에 접촉하는 비트 라인(BL)을 더 포함할 수 있다. 비트 라인(BL)은 제2 수평 방향(Y 방향)으로 연장될 수 있다. 일부 실시예에서, 접지 라인(GND)과 비트 라인(BL)은 평행하게 연장될 수 있다. 비트 라인(BL)은 금속 또는 금속 질화물을 포함할 수 있다. 예를 들어 비트 라인(BL)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 이들의 조합을 포함할 수 있다.
메모리 소자(100)는 접지 라인(GND), 및 비트 라인(BL)을 덮고, 게이트 층(126)의 상부(126b)를 둘러싸는 제1 층간 절연 층(130)을 더 포함할 수 있다. 제1 층간 절연 층(130)은 접지 라인(GND)과 게이트 층(126)의 상부(126b) 사이, 접지 라인(GND)과 채널 연결 층(152c) 사이, 비트 라인(BL)과 게이트 층(126)의 상부(126b) 사이, 및 비트 라인(BL)과 채널 연결 층(152c) 사이에 연장될 수 있다. 제1 층간 절연 층(130)은 실리콘 산화물, 실리콘 질화물, 저유전 물질, 또는 이들의 조합을 포함할 수 있다. 상기 저유전 물질은 예를 들어 Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), 폴리프로필렌 산화물(polypropylene oxide), CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, 실리카 에어로젤(silica aerogel), 실리카 제로젤(silica xerogel), 메조포러스 실리카(mesoporous silica) 또는 이들의 조합을 포함할 수 있다.
메모리 소자(100)는 도 5b에 도시된 바와 같이, 제1 게이트 구조체(G1)로부터 수직 방향(Z 방향)으로 연장되는 제1 채널(152a)을 더 포함할 수 있다. 제1 채널(152a)은 게이트 층(126)의 상부(126b)로부터 셀 워드 라인(CWL)까지 수직 방향(Z 방향)으로 연장될 수 있다. 제1 채널(152a)은 예를 들어 실리콘(Si), 게르마늄(Ge)과 같은 반도체 물질을 포함할 수 있다. 다른 실시예에서, 제1 채널(152a)은 전이금속 이칼코겐화물(Transition Metal Dichalcogenide, TMD)을 포함할 수 있다. 예를 들어, 제1 채널(152a)은 MX2를 포함할 수 있고, M은 몰리브덴(Mo), 텅스텐(W)또는 구리(Cu)를 포함할 수 있다. X는 황(S), 셀레늄(Se), 또는 텔루륨(Te)을 포함할 수 있다. 다른 실시예에서, 제1 채널(152a)은 산화물 반도체 물질을 포함할 수 있다. 예를 들어 제1 채널(152a)은 인듐 아연 산화물(IZO), 아연 주석 산화물(ZTO), 이트륨 아연 산화물(YZO), 또는 인듐 갈륨 아연 산화물(IGZO) 등을 포함할 수 있다.
일부 실시예에서, 메모리 소자(100)는 도 5b에 도시된 바와 같이, 제1 게이트 구조체(G1)로부터 수직 방향(Z 방향)으로 연장되는 제2 채널(152b)을 더 포함할 수 있다. 제2 채널(152b)은 게이트 층(126)의 상부(126b)로부터 셀 워드 라인(CWL)까지 수직 방향(Z 방향)으로 연장될 수 있다. 제2 채널(152b)은 제1 채널(152a)과 평행하게 연장될 수 있다. 일부 실시예에서, 제2 채널(152b)은 제1 채널(152a)과 동일한 물질을 포함할 수 있다. 제2 채널(152b)은 예를 들어 실리콘(Si), 게르마늄(Ge)과 같은 반도체 물질을 포함할 수 있다. 다른 실시예에서, 제2 채널(152b)은 전이금속 이칼코겐화물을 포함할 수 있다. 예를 들어, 제2 채널(152b)은 MX2를 포함할 수 있고, M은 몰리브덴(Mo), 텅스텐(W)또는 구리(Cu)를 포함할 수 있다. X는 황(S), 셀레늄(Se), 또는 텔루륨(Te)을 포함할 수 있다. 다른 실시예에서, 제2 채널(152b)은 산화물 반도체 물질을 포함할 수 있다. 예를 들어 제2 채널(152b)은 인듐 아연 산화물(IZO), 아연 주석 산화물(ZTO), 이트륨 아연 산화물(YZO), 또는 인듐 갈륨 아연 산화물(IGZO) 등을 포함할 수 있다.
일부 실시예에서, 메모리 소자(100)는 제1 채널(152a)과 제2 채널(152b)을 연결하며 제1 게이트 구조체(G1)의 게이트 층(126)의 상부(126b) 상에 위치하는 채널 연결 층(152c)을 더 포함할 수 있다. 도 5c에 도시된 바와 같이, 채널 연결 층(152c)은 제1 수평 방향(X)으로 연장될 수 있다. 일부 실시예에서, 도 5c에 도시된 바와 같이, 제1 수평 방향(X)으로 연장되는 채널 연결 층(152c)은 복수의 제1 게이트 구조체(G1)의 게이트 층(126)의 상부(126b)와 접촉할 수 있다. 그러나, 다른 실시예에서, 도 5c에 도시된 바와 달리, 하나의 채널 연결 층(152c)은 오직 하나의 제1 게이트 구조체(G1)의 게이트 층(126)의 상부(126b)와 접촉할 수 있도록 채널 연결 층(152c)은 절단될 수 있다.
일부 실시예에서, 채널 연결 층(152c)은 제1 채널(152a) 및 제2 채널(152b)과 동일한 물질을 포함할 수 있다. 채널 연결 층(152c)은 예를 들어 실리콘(Si), 게르마늄(Ge)과 같은 반도체 물질을 포함할 수 있다. 다른 실시예에서, 채널 연결 층(152c)은 전이금속 이칼코겐화물을 포함할 수 있다. 예를 들어, 채널 연결 층(152c)은 MX2를 포함할 수 있고, M은 몰리브덴(Mo), 텅스텐(W)또는 구리(Cu)를 포함할 수 있다. X는 황(S), 셀레늄(Se), 또는 텔루륨(Te)을 포함할 수 있다. 다른 실시예에서, 채널 연결 층(152c)은 산화물 반도체 물질을 포함할 수 있다. 예를 들어 채널 연결 층(152c)은 인듐 아연 산화물(IZO), 아연 주석 산화물(ZTO), 이트륨 아연 산화물(YZO), 또는 인듐 갈륨 아연 산화물(IGZO) 등을 포함할 수 있다.
메모리 소자(100)는 제1 채널(152a)의 일 측의 선택 워드 라인(SWL)을 더 포함할 수 있다. 선택 워드 라인(SWL)은 제1 수평 방향(X 방향)으로 연장될 수 있다. 접지 라인(GND)과 비트 라인(BL)은 제2 수평 방향(Y 방향)으로 연장될 수 있다. 제1 수평 방향(X 방향)은 제2 수평 방향(Y 방향)과 평행하지 않을 수 있다. 도 5a 내지 도 5c에는 제1 수평 방향(X 방향)이 제2 수평 방향(Y)에 수직한 것으로 도시되나, 다른 실시예에서, 도 5c에 도시된 것과 달리, 제1 수평 방향(X 방향)은 제2 수평 방향(Y)에 수직하지 않을 수 있다. 일부 실시예에서, 선택 워드 라인(SWL)은 제1 채널(152a)과 제2 채널(152b) 사이를 통과할 수 있다. 선택 워드 라인(SWL)은 금속 또는 금속 질화물을 포함할 수 있다. 예를 들어 선택 워드 라인(SWL)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 이들의 조합을 포함할 수 있다.
메모리 소자(100)는 제1 채널(152a)과 선택 워드 라인(SWL) 사이의 제2 게이트 유전 층(154)을 더 포함할 수 있다. 일부 실시예에서, 제2 게이트 유전 층(154)은 제2 채널(152b)과 선택 워드 라인(SWL) 사이에 더 연장될 수 있다. 일부 실시예에서, 제2 게이트 유전 층(154)은 채널 연결 층(152c)과 선택 워드 라인(SWL) 사이에 더 연장될 수 있다. 달리 말해, 제2 게이트 유전 층(154)은 선택 워드 라인(SWL)의 양 측면 및 하면과 접촉할 수 있다. 제2 게이트 유전 층(154)은 제1 채널(152a) 상에서 채널 연결 층(152c)으로부터 셀 워드 라인(CWL)까지 수직 방향(Z 방향)으로 연장되는 부분, 제2 채널(152b) 상에서 채널 연결 층(152c)으로부터 셀 워드 라인(CWL)까지 수직 방향(Z 방향)으로 연장되는 부분, 및 채널 연결 층(152c) 상에서 제1 채널(152a)로부터 제2 채널(152b)까지 제2 수평 방향(Y 방향)으로 연장되는 부분을 포함할 수 있다. 채널 연결 층(152c)과 접촉하는 제2 게이트 유전 층(154)의 부분은 제1 수평 방향(X 방향)으로 연장될 수 있다. 제2 게이트 유전 층(154)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 또는 고유전 물질을 포함할 수 있다. 상기 고유전 물질은 예를 들어 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 티타늄 산화물(TiO2), 또는 이들의 조합을 포함할 수 있다.
메모리 소자(100)는 제1 층간 절연 층(130) 상의 제2 층간 절연 층(140)을 더 포함할 수 있다. 제2 층간 절연 층(140)은 제1 채널(152a) 및 제2 채널(152b)과 접촉할 수 있다. 제2 층간 절연 층(140)은 실리콘 산화물, 실리콘 질화물, 저유전 물질, 또는 이들의 조합을 포함할 수 있다. 상기 저유전 물질은 예를 들어 Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), 폴리프로필렌 산화물(polypropylene oxide), CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, 실리카 에어로젤(silica aerogel), 실리카 제로젤(silica xerogel), 메조포러스 실리카(mesoporous silica) 또는 이들의 조합을 포함할 수 있다.
메모리 소자(100)는 선택 워드 라인(SWL)의 상면 상의 제3 게이트 유전 층(158)을 더 포함할 수 있다. 제3 게이트 유전 층(158)은 선택 워드 라인(SWL)과 셀 워드 라인(CWL) 사이에 위치할 수 있다. 제3 게이트 유전 층(158)은 제1 수평 방향(X 방향)으로 연장될 수 있다. 제3 게이트 유전 층(158)은 제2 게이트 유전 층(154)과 동일하거나 상이한 물질을 포함할 수 있다. 제3 게이트 유전 층(158)은 실리콘 산화물, 실리콘 질화물, 저유전 물질, 고유전 물질, 또는 이들의 조합을 포함할 수 있다. 상기 저유전 물질은 예를 들어 Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), 폴리프로필렌 산화물(polypropylene oxide), CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, 실리카 에어로젤(silica aerogel), 실리카 제로젤(silica xerogel), 메조포러스 실리카(mesoporous silica) 또는 이들의 조합을 포함할 수 있다. 상기 고유전 물질은 예를 들어 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 티타늄 산화물(TiO2), 또는 이들의 조합을 포함할 수 있다.
메모리 소자(100)는 제1 채널(152a)의 상단 상의 셀 워드 라인(CWL)을 더 포함할 수 있다. 셀 워드 라인(CWL)은 제2 채널(152b)의 상단 상에 위치할 수 있다. 셀 워드 라인(CWL)은 제2 게이트 유전 층(154)의 상단 상에 위치할 수 있다. 셀 워드 라인(CWL)은 제3 게이트 유전 층(158)의 상단 상에 위치할 수 있다. 셀 워드 라인(CWL)은 제2 수평 방향(Y 방향)으로 연장될 수 있다. 셀 워드 라인(CWL)은 접지 라인(GND)과 비트 라인(BL)에 평행하게 연장될 수 있다. 셀 워드 라인(CWL)은 금속 또는 금속 질화물을 포함할 수 있다. 예를 들어 셀 워드 라인(CWL)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 이들의 조합을 포함할 수 있다.
메모리 소자(100)는 이웃한 셀 워드 라인(CWL) 사이를 채우는 제3 층간 절연 층(160)을 더 포함할 수 있다. 제3 층간 절연 층(160)은 제3 게이트 유전 층(158) 상에 위치할 수 있다. 제3 층간 절연 층(160)은 실리콘 산화물, 실리콘 질화물, 또는 저유전 물질을 포함할 수 있다. 상기 저유전 물질은 예를 들어 Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), 폴리프로필렌 산화물(polypropylene oxide), CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, 실리카 에어로젤(silica aerogel), 실리카 제로젤(silica xerogel), 메조포러스 실리카(mesoporous silica) 또는 이들의 조합을 포함할 수 있다.
도 6a 내지 도 11a는 본 개시의 일 실시예에 따른 메모리 소자의 제조 방법을 나타낸 평면도들이다. 도 6b 내지 도 11b는 각각 도 6a 내지 도 11a의 A-A' 선을 따른 메모리 소자의 제조 방법을 나타낸 단면도들이다. 도 6c 내지 도 11c는 각각 도 6a 내지 도 11a의 B-B' 선을 따른 메모리 소자의 제조 방법을 나타낸 단면도들이다.
도 6a 내지 도 6c를 참조하면, 기판(110)내에 제2 수평 방향(Y 방향)으로 연장되는 소자 분리 트렌치(120T)를 형성할 수 있다. 소자 분리 트렌치(120T) 내에 소자 분리 막(120)이 형성될 수 있다. 또한, 기판(110) 내에 제2 수평 방향(Y 방향)으로 연장되는 제1 라인 트렌치(122T)가 형성될 수 있다. 제1 라인 트렌치(122T) 내에 제1 게이트 유전 층(122)이 형성될 수 있다. 제1 게이트 유전 층(122)의 일부가 식각되고, 식각된 공간 내에 강유전 층(124) 및 게이트 층의 하부(126a)가 형성될 수 있다.
도 7a 내지 도 7c를 참조하면, 기판(110) 내에 제1 소스/드레인(SD1) 및 제2 소스/드레인(SD2)이 형성될 수 있다. 다음으로, 제1 소스/드레인(SD1) 상의 접지 라인(GND) 및 제2 소스/드레인(SD2) 상의 비트 라인(BL)이 형성될 수 있다. 다음으로, 제1 게이트 유전 층(122), 강유전 층(124), 게이트 층의 하부(126a), 접지 라인(GND), 및 비트 라인(BL) 상에 제1 층간 절연 층(130)이 형성될 수 있다.
도 8a 내지 도 8c를 참조하면, 제1 층간 절연 층(130)을 관통하여 게이트 층의 하부(126a)에 접촉하는 게이트 층의 상부(126b)가 형성될 수 있다. 다음으로, 게이트 층의 상부(126b) 및 제1 층간 절연 층(130) 상에 제2 층간 절연 층(140)이 형성될 수 있다. 다음으로, 제2 층간 절연 층(140) 상에 정지 층(stop layer)(145)이 형성될 수 있다. 정지 층(145)은 제1 층간 절연 층(130) 및 제2 층간 절연 층(140)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 층간 절연 층(130) 및 제2 층간 절연 층(140)이 실리콘 산화물을 포함하는 경우, 정지 층(145)은 실리콘 질화물을 포함할 수 있다.
도 9a 내지 도 9c를 참조하면, 정지 층(145) 및 제2 층간 절연 층(140) 내에 제1 수평 방향(X 방향)으로 연장되는 제2 라인 트렌치(140T)가 형성될 수 있다. 제2 라인 트렌치(140T)의 바닥 및 양 측벽 및 정지 층(145)의 상면 상에 채널 층(152)이 형성될 수 있다. 다음으로 채널 층(152) 상에 제2 게이트 유전 층(154)이 형성될 수 있다. 다음으로 제2 게이트 유전 층(154) 상에 선택 워드 라인 층(SWLp)이 형성될 수 있다.
도 9a 내지 도 9c 및 도 10a 내지 도 10c를 참조하면, 제2 층간 절연 층(140)이 노출되도록 정지 층(145), 채널 층(152), 제2 게이트 유전 층(154), 및 선택 워드 라인 층(SWLp)이 연마될 수 있다. 채널 층(152)으로부터 제1 채널(152a), 제2 채널(152b) 및 채널 연결 층(152c)이 형성될 수 있다. 선택 워드 라인 층(SWLp)으로부터 선택 워드 라인(SWL)이 형성될 수 있다. 선택 워드 라인(SWL)의 상부는 선택적으로 식각되어 선택 워드 라인(SWL)의 상단의 레벨은 제2 층간 절연 층(140)의 상단의 레벨보다 작을 수 있다. 일부 실시예에서, 선택 워드 라인(SWL)의 상단의 레벨은 제1 채널(152a)의 상단의 레벨 및 제2 채널(152b)의 상단의 레벨보다 낮을 수 있다. 일부 실시예에서, 선택 워드 라인(SWL)의 상단의 레벨은 제2 게이트 유전 층(154)의 상단의 레벨보다 낮을 수 있다.
도 11a 내지 도 11c를 참조하면, 선택 워드 라인(SWL)의 상단 상에 제3 게이트 유전 층(158)이 형성될 수 있다. 예를 들어, 선택 워드 라인(SWL), 제2 게이트 유전 층(154), 제1 채널(152a), 제2 채널(152b), 및 제2 층간 절연 층(140) 상에 제3 게이트 유전 층(158)을 형성할 수 있다. 다음으로, 제2 층간 절연 층(140)이 노출되도록 제3 게이트 유전 층(158)의 상부가 제거될 수 있다. 이로써 제2 게이트 유전 층(154)과 선택 워드 라인(SWL)에 의해 둘러싸인 공간 내에 제3 게이트 유전 층(158)이 형성될 수 있다.
도 5a 내지 도 5c를 참조하면, 제3 게이트 유전 층(158) 상에 제3 층간 절연 층(160)이 형성될 수 있다. 또한, 제2 층간 절연 층(140), 제1 채널(152a), 제2 채널(152b), 제2 게이트 유전 층(154), 및 제3 게이트 유전 층(158) 상에 제3 층간 절연 층(160)을 관통하는 셀 워드 라인(CWL)이 형성될 수 있다. 도 5a 내지 도 11a, 도 5b 내지 도 11b, 및 도 5c 내지 도 11c를 참조하여 설명한 제조 방법에 따라 도 5a 내지 도 5c에 도시된 메모리 소자(100)가 제조될 수 있다.
본 개시에 개시된 실시예들은 본 개시의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 개시의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
MC, MC1 내지 MC9: 메모리 셀, T1: 강유전 전계 효과 트랜지스터(FeFET), T2: 전계 효과 트랜지스터(FET), SD1, SD2, SD3, SD4: 소스/드레인, G1, G2: 게이트 구조체, BL, BL1, BL2, BL3: 비트 라인, SWL, SWL1, SWL2, SWL3: 선택 워드 라인, CWL, CWL1, CWL2, CWL3: 셀 워드 라인, 100: 메모리 소자, 122: 제1 게이트 유전 층, 124: 강유전 층, 126: 게이트 층, 130: 제1 층간 절연 층, 152a: 제1 채널, 152b: 제2 채널, 152c: 채널 연결 층, 140: 제2 층간 절연 층, 154: 제2 게이트 유전 층, 158: 제3 게이트 유전 층, 160: 제3 층간 절연 층
Claims (10)
- 기판;
상기 기판 상의 강유전 전계 효과 트랜지스터;
상기 강유전 전계 효과 트랜지스터의 게이트 구조체로부터 수직 방향으로 연장되는 제1 채널;
상기 제1 채널의 일 측의 선택 워드 라인;
상기 제1 채널과 상기 선택 워드 라인 사이의 제1 게이트 유전 층; 및
상기 제1 채널의 상단 상의 셀 워드 라인을 포함하는 것을 특징으로 하는 메모리 소자. - 제1 항에 있어서,
상기 게이트 구조체의 하부는 상기 기판 내로 리세스되는 것을 특징으로 하는 메모리 소자. - 제1 항에 있어서,
상기 강유전 전계 효과 트랜지스터는 상기 기판 상의 상기 게이트 구조체, 상기 게이트 구조체의 일 측의 제1 소스/드레인, 및 상기 게이트 구조체의 반대 측의 제2 소스/드레인을 포함하는 것을 특징으로 하는 메모리 소자. - 제1 항에 있어서,
상기 제1 게이트 유전 층은 상기 선택 워드 라인의 대향하는 두 측면 및 하면과 접촉하는 것을 특징으로 하는 메모리 소자. - 제1 항에 있어서,
상기 강유전 전계 효과 트랜지스터의 상기 게이트 구조체로부터 상기 수직 방향으로 연장되는 제2 채널을 더 포함하고, 상기 선택 워드 라인은 상기 제1 채널과 상기 제2 채널 사이를 통과하는 것을 특징으로 하는 메모리 소자. - 제5 항에 있어서,
상기 제1 게이트 유전 층은 상기 제2 채널과 상기 선택 워드 라인 사이에 더 연장되는 것을 특징으로 하는 메모리 소자. - 제6 항에 있어서,
상기 강유전 전계 효과 트랜지스터의 상기 게이트 구조체 상에 위치하고 상기 제1 채널을 상기 제2 채널에 연결하는 채널 연결 층을 더 포함하는 것을 특징으로 하는 메모리 소자. - 제7 항에 있어서,
상기 제1 게이트 유전 층은 상기 채널 연결 층과 상기 선택 워드 라인 사이에 더 연장되는 것을 특징으로 하는 메모리 소자. - 제1 항에 있어서,
상기 선택 워드 라인과 상기 셀 워드 라인 사이의 제3 게이트 유전 층을 더 포함하는 것을 특징으로 하는 메모리 소자. - 제1 내지 제4 메모리 셀로서, 각각이 강유전 전계 효과 트랜지스터 및 전계 효과 트랜지스터를 포함하고, 상기 강유전 전계 효과 트랜지스터는 접지된 제1 소스/드레인, 제1 게이트, 및 제2 소스/드레인을 포함하고, 상기 전계 효과 트랜지스터는 상기 제1 게이트에 연결되는 제3 소스/드레인, 제2 게이트, 및 제4 소스/드레인을 포함하는, 제1 내지 제4 메모리 셀;
상기 제1 메모리 셀 및 상기 제2 메모리 셀 각각의 상기 제2 게이트에 연결된 제1 선택 워드 라인;
상기 제3 메모리 셀 및 상기 제4 메모리 셀 각각의 상기 제2 게이트에 연결된 제2 선택 워드 라인;
상기 제1 메모리 셀 및 상기 제3 메모리 셀 각각의 상기 제2 소스/드레인에 연결된 제1 비트 라인;
상기 제2 메모리 셀 및 상게 제4 메모리 셀 각각의 상기 제2 소스/드레인에 연결된 제2 비트 라인;
상기 제1 메모리 셀 및 상기 제3 메모리 셀 각각의 상기 제4 소스/드레인에 연결된 제1 셀 워드 라인; 및
상기 제2 메모리 셀 및 상기 제4 메모리 셀 각각의 상기 제4 소스/드레인에 연결되는 제2 셀 워드 라인을 포함하고,
상기 제4 메모리 셀에 대한 쓰기 동작 시, 상기 제2 선택 워드 라인에 스위칭 전압이 인가되고, 상기 제2 셀 워드 라인에 쓰기 전압이 인가되고, 상기 제2 비트 라인에 0V가 인가되고, 상기 제1 선택 워드 라인에 0V가 인가되고, 상기 제1 셀 워드 라인에 0V가 인가되고, 상기 제2 비트 라인에 0V가 인가되는 것을 특징으로 하는 메모리 소자.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210135934A KR20230052647A (ko) | 2021-10-13 | 2021-10-13 | 메모리 소자 |
| US17/836,228 US11862220B2 (en) | 2021-10-13 | 2022-06-09 | Memory device |
| CN202211137851.1A CN115988884A (zh) | 2021-10-13 | 2022-09-19 | 存储器装置 |
| TW111137920A TWI844979B (zh) | 2021-10-13 | 2022-10-06 | 記憶體裝置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210135934A KR20230052647A (ko) | 2021-10-13 | 2021-10-13 | 메모리 소자 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230052647A true KR20230052647A (ko) | 2023-04-20 |
Family
ID=85797695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210135934A KR20230052647A (ko) | 2021-10-13 | 2021-10-13 | 메모리 소자 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US11862220B2 (ko) |
| KR (1) | KR20230052647A (ko) |
| CN (1) | CN115988884A (ko) |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5844832A (en) | 1996-08-22 | 1998-12-01 | Samsung Electronics Co., Ltd. | Cell array structure for a ferroelectric semiconductor memory and a method for sensing data from the same |
| US5770483A (en) | 1996-10-08 | 1998-06-23 | Advanced Micro Devices, Inc. | Multi-level transistor fabrication method with high performance drain-to-gate connection |
| KR100219519B1 (ko) | 1997-01-10 | 1999-09-01 | 윤종용 | 페로일렉트릭 플로팅 게이트 램을 구비하는 반도체 메모리 디바이스 및 그 제조방법 |
| KR100247934B1 (ko) | 1997-10-07 | 2000-03-15 | 윤종용 | 강유전체 램 장치 및 그 제조방법 |
| US6067244A (en) | 1997-10-14 | 2000-05-23 | Yale University | Ferroelectric dynamic random access memory |
| KR100290281B1 (ko) | 1998-03-03 | 2001-05-15 | 윤종용 | 강유전체 램 장치와 그것의 독출 및 기입 방법들 |
| DE19840824C1 (de) | 1998-09-07 | 1999-10-21 | Siemens Ag | Ferroelektrischer Transistor, dessen Verwendung in einer Speicherzellenanordnung und Verfahren zu dessen Herstellung |
| US6370056B1 (en) * | 2000-03-10 | 2002-04-09 | Symetrix Corporation | Ferroelectric memory and method of operating same |
| US6744087B2 (en) | 2002-09-27 | 2004-06-01 | International Business Machines Corporation | Non-volatile memory using ferroelectric gate field-effect transistors |
| KR100687051B1 (ko) | 2006-02-15 | 2007-02-26 | 삼성전자주식회사 | 스택형 강유전체 메모리 장치, 그 제조 방법, 강유전체메모리 회로 및 구동 방법 |
| JP2009230834A (ja) | 2008-03-25 | 2009-10-08 | Fujitsu Ltd | 強誘電体メモリセルおよび強誘電体メモリ |
| JP5898527B2 (ja) | 2011-03-04 | 2016-04-06 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2019179885A (ja) | 2018-03-30 | 2019-10-17 | ソニーセミコンダクタソリューションズ株式会社 | 半導体記憶装置、積和演算装置及び電子機器 |
| JP2019179499A (ja) | 2018-03-30 | 2019-10-17 | ソニー株式会社 | 半導体装置及び積和演算装置 |
| US10679688B2 (en) * | 2018-04-16 | 2020-06-09 | Samsung Electronics Co., Ltd. | Ferroelectric-based memory cell usable in on-logic chip memory |
| US10403631B1 (en) | 2018-08-13 | 2019-09-03 | Wuxi Petabyte Technologies Co., Ltd. | Three-dimensional ferroelectric memory devices |
| US11205467B2 (en) * | 2019-05-09 | 2021-12-21 | Namlab Ggmbh | Ferroelectric memory and logic cell and operation method |
| US10978485B2 (en) | 2019-09-09 | 2021-04-13 | Macronix International Co., Ltd. | Vertical-channel ferroelectric flash memory |
| US11568912B2 (en) * | 2020-05-29 | 2023-01-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory cell and method of operating the same |
-
2021
- 2021-10-13 KR KR1020210135934A patent/KR20230052647A/ko unknown
-
2022
- 2022-06-09 US US17/836,228 patent/US11862220B2/en active Active
- 2022-09-19 CN CN202211137851.1A patent/CN115988884A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US11862220B2 (en) | 2024-01-02 |
| TW202324403A (zh) | 2023-06-16 |
| CN115988884A (zh) | 2023-04-18 |
| US20230112070A1 (en) | 2023-04-13 |
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