JP2009230834A - 強誘電体メモリセルおよび強誘電体メモリ - Google Patents
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Abstract
【課題】強誘電体メモリセルに保持されたデータの読み出しマージンの低下を防止する。
【解決手段】強誘電体トランジスタFTRは、ゲート絶縁膜に強誘電体膜FFを有し、読み出しワード線RWLにソース/ドレインの一方が接続され、読み出しビット線RBLにソース/ドレインの他方が接続され、プレート線PLにウエルNWが接続されている。選択トランジスタSTRは、書き込みワード線WWLにゲートが接続され、書き込みビット線WBLにソース/ドレインの一方が接続され、強誘電体トランジスタのゲートにソース/ドレインの他方が接続されている。強誘電体トランジスタのソースおよびドレインを用いて読み出し動作を行うことで、読み出し動作時に、強誘電体トランジスタのゲート絶縁膜を構成する強誘電体膜に電圧が印加されることを避けることができ、強誘電体膜の分極状態が変化することを防止できる。
【選択図】図1
【解決手段】強誘電体トランジスタFTRは、ゲート絶縁膜に強誘電体膜FFを有し、読み出しワード線RWLにソース/ドレインの一方が接続され、読み出しビット線RBLにソース/ドレインの他方が接続され、プレート線PLにウエルNWが接続されている。選択トランジスタSTRは、書き込みワード線WWLにゲートが接続され、書き込みビット線WBLにソース/ドレインの一方が接続され、強誘電体トランジスタのゲートにソース/ドレインの他方が接続されている。強誘電体トランジスタのソースおよびドレインを用いて読み出し動作を行うことで、読み出し動作時に、強誘電体トランジスタのゲート絶縁膜を構成する強誘電体膜に電圧が印加されることを避けることができ、強誘電体膜の分極状態が変化することを防止できる。
【選択図】図1
Description
本発明は、強誘電体膜を有する強誘電体メモリセルおよびこの強誘電体メモリセルを有する強誘電体メモリに関する。
強誘電体メモリ等の不揮発性メモリは、ランダムアクセスができ、電源の供給を停止してもメモリセルに書き込まれたデータを保持できるため、ユビキタス社会の基盤を形成するデバイスとして個人認証やセキュリティ分野において有望視されている。特に、強誘電体を絶縁材料とする強誘電体キャパシタを有する強誘電体メモリは、消費電力が小さく、携帯機器や無線タグ(RFID)に搭載する次世代メモリとして期待されている。
例えば、ゲート絶縁膜の一部に強誘電体キャパシタが使用される電界効果トランジスタタイプの強誘電体メモリセルは、セルサイズが小さいため、高集積化が可能である(例えば、特許文献1参照)。
特開平9−82905号公報
従来の電界効果トランジスタタイプの強誘電体メモリセルは、書き込み動作だけでなく、読み出し動作においても強誘電体キャパシタの両極間に電圧が印加される。このため、例えば、読み出し動作が繰り返し実行されると、強誘電体キャパシタの残留分極値が減少するおそれがある。残留分極値が減少すると、メモリセルに保持されたデータの読み出しマージン(論理0と論理1の読み出し電流の差や、長期間にわたるデータ保持特性)が低下するという問題がある。
また、強誘電体メモリセルをマトリックス状に配置した強誘電体メモリでは、メモリセルの強誘電体キャパシタの一方の電極に接続されるワード線は、メモリセルアレイ内で他のメモリセルの強誘電体キャパシタの電極にも接続される。このため、着目するメモリセルをアクセスするためにワード線に電圧が印加されるとき、他のメモリセルの強誘電体キャパシタの電極にも電圧が印加される。これにより、他のメモリセルの分極状態が変化すると、このメモリセルに保持されたデータの読み出しマージン(ディスターブ特性)が低下するという問題がある。
本発明の目的は、強誘電体メモリセルに保持されたデータの読み出しマージンの低下を防止することである。
強誘電体メモリセルは、強誘電体トランジスタおよび選択トランジスタを有する。強誘電体トランジスタは、ゲート絶縁膜に強誘電体膜を有し、読み出し動作時に電圧が印加される読み出しワード線にソース/ドレインの一方が接続され、読み出し動作時にソースドレイン間電流が流れる読み出しビット線にソース/ドレインの他方が接続され、書き込み動作時に電圧が印加されるプレート線にウエルが接続されている。選択トランジスタは、書き込み動作時に電圧が印加される書き込みワード線にゲートが接続され、書き込み動作時に書き込みパルスが印加される書き込みビット線にソース/ドレインの一方が接続され、強誘電体トランジスタのゲートにソース/ドレインの他方が接続されている。
強誘電体トランジスタのソースおよびドレインを用いて読み出し動作を行うことで、読み出し動作時に、強誘電体トランジスタのゲート絶縁膜を構成する強誘電体膜に電圧が印加されることを避けることができる。この結果、強誘電体膜の残留分極値が読み出し動作の影響により変化することを防止でき、強誘電体メモリセルに保持されたデータの読み出しマージンが低下することを防止できる。
以下、実施形態を図面を用いて説明する。
図1は、一実施形態における強誘電体メモリセルMCの例を示している。メモリセルMCは、回路図に示すように、強誘電体トランジスタFTRおよび選択トランジスタSTRを有している。強誘電体トランジスタFTRは、ゲート絶縁膜に強誘電体膜FFを有し、ソース/ドレインの一方が読み出しワード線RWLに接続され、ソース/ドレインの他方が読み出しビット線RBLに接続されている。強誘電体トランジスタFTRの基板であるn形ウエル領域NWは、プレート線PLに接続されている。選択トランジスタSTRは、ゲートが書き込みワード線WWLに接続され、ソース/ドレインの一方が書き込みビット線WBLに接続され、ソース/ドレインの他方が強誘電体トランジスタFTRのゲートに接続されている。選択トランジスタSTRの基板(ウエル領域)は、例えば、p形シリコン基板PSUB(p−)である。なお、強誘電体メモリセルMCは、SOI基板を用いて作製されてもよい。
平面図に示すように、書き込みビット線WBL、読み出しビット線RBLおよびプレート線PLは、図の縦方向(第1方向)に配線されている。例えば、書き込みビット線WBLおよび読み出しビット線RBLは、強誘電体トランジスタFTRのゲート電極GEと同じ白金(Pt)を用いて形成されている。ゲート電極GEの材料を用いて配線を形成することで、図1に示した例では、強誘電体メモリFMを1つの金属配線層M1のみで設計できる。これにより、製造工程を簡易にでき、設計コストおよび製造コストを削減できる。書き込みワード線WWLおよび読み出しワード線RWLは、図の横方向(第2方向)に配線されている。読み出しビット線RBLは、金属配線M1およびプラグコンタクト(平面図にX印を付けた正方形)を介してソース/ドレインの他方に接続されている。
例えば、書き込みワード線WWLは、ポリシリコン等のゲート材料を用いて形成され、読み出しワード線RWLおよびプレート線PLは、アルミニウムや銅等の金属材料(金属配線M1)を用いて形成されている。平面図の破線は、拡散層(n形拡散層n+またはp形拡散層p+)を示す。プレート線PLは、n形拡散層n+を介してウエル領域NWに接続されている。選択トランジスタSTRのソース/ドレインの一方は、プラグコンタクトおよび金属配線M1を介して書き込みビット線WBLに接続されている。選択トランジスタSTRのソース/ドレインの他方は、プラグコンタクトおよび金属配線M1を介して強誘電体トランジスタFTRのゲート電極GEに接続されている。
強誘電体トランジスタFTRのゲートは、図のA−A’断面に示すように、例えば、酸化ハフニウム(HfO2)で構成されたゲート絶縁膜GIFと、SBT(タンタル酸ビスマス・ストロンチウム;SrBi2Ta2O9)で構成された強誘電体膜FFと、白金(Pt)で構成されたゲート電極GEとを、ウエル領域NW上に積層することにより形成されている。強誘電体トランジスタFTRのゲートは、図のB−B’断面に示すように、チャネル領域を除いてLOCOSやSTI等の素子分離膜IR上に形成されている。強誘電体トランジスタFTRは、p形(p+)のソースおよびドレインを有しており、pMOSトランジスタと同様に動作する。但し、強誘電体トランジスタFTRは、強誘電体膜FFの残留分極値に応じて、デプレッション形のpMOSトランジスタまたはエンハンスメント形のpMOSトランジスタとして動作する。回路図において、強誘電体トランジスタFTRのゲートに付けた丸印は、pMOSトランジスタとして動作することを示す。なお、A−A’断面およびB−B’断面は、層間絶縁膜の記載を省略している。
選択トランジスタSTRは、図のB−B’断面に示すように、n形(n+)のソースおよびドレインを有するnMOSトランジスタである。書き込みワード線WWLは、ゲート絶縁膜IFを介して基板PSUB上に形成されている。選択トランジスタSTRのゲート絶縁膜IFは、例えば、二酸化シリコン(SiO2)等の通常の熱酸化膜で形成されているが、酸化ハフニウム等の他の材料で形成されてもよい。
図2は、図1に示した強誘電体メモリセルMCのアクセス動作を示している。図2の動作は、メモリセルMCに接続された制御回路またはコントローラにより実現される。
論理1の書き込み動作(WR”1”)では、所定の期間高レベル(例えば、電源電圧VDD;3V)に変化する正の書き込み選択パルスが、書き込みワード線WWLに供給される(図2(a))。書き込みワード線WWLが高レベルに設定されている間に、所定の期間高レベルに変化する正のプレートパルスが、プレート線PLに供給される(図2(b))。書き込みビット線WBLは、プレート線PLの立ち上がりエッジと同じタイミングで高レベルに設定され、プレート線PLの立ち下がりエッジと同じタイミングで低レベルに設定される(図2(c、d))。これにより、プレート線PLの電圧が変化するときに、強誘電体トランジスタFTRの強誘電体膜FF(強誘電体キャパシタ)の両端に掛かる電圧を常に0Vに設定できる。この結果、書き込み動作の開始時および書き込み動作の終了時に強誘電体膜FFの残留分極値が変化することを防止できる。
書き込みビット線WBLは、書き込みワード線WWLおよびプレート線PLの高レベル期間に、一時的に低レベル(例えば、接地電圧GND;0V)に設定される(図2(e))。すなわち、論理1の書き込み動作では、プレート線PLのプレートパルスと同じ立ち上がりエッジおよび立ち下がりエッジを有し、プレートパルスの高レベル期間に一時的に低レベルに変化する書き込みパルスが、書き込みビット線WBLに供給される。一時的な低レベルにより、強誘電体トランジスタFTRのゲート電極GEおよびウエル領域NWに低電圧Lおよび高電圧Hがそれぞれ印加される。強誘電体膜FFのゲート電極GE側の表面は、正(+)に帯電する。強誘電体膜FFのウエル領域NW側の表面は、負(−)に帯電するため、ウエル領域NWの表面のチャネル領域に正孔が集まり、断面図に破線で示すようにp形反転層が形成される。強誘電体膜FFの分極状態は、書き込みビット線WBLが高レベルに戻された後も維持される。なお、強誘電体膜FFに示した矢印Eは、ウエル領域NWとゲート電極GEに掛かる外部電界の方向を示す。強誘電体膜FFの内部電界(自発分極方向)は、+から−の帯電方向で、矢印と逆となる。
このように、強誘電体トランジスタFTRのゲート電極GEに低電圧が印加され、ウエル領域NW(プレート線PL)に高電圧が印加されたとき、書き込み動作後に、強誘電体膜FFの残留分極値は、論理1を保持する状態に設定される。このとき、強誘電体膜FFの分極によりp形反転層が形成されるため、強誘電体トランジスタFTRは、デプレッション形のpMOSトランジスタとして動作する。残留分極値は、メモリセルMCに供給される電圧を遮断したときも残るため、メモリセルMCは、不揮発性メモリセルとして動作する。
次に、論理0の書き込み動作(WR”0”)では、所定の期間高レベルに変化する正の書き込み選択パルスが、書き込みワード線WWLに供給される(図2(f))。プレート線PLは、書き込みワード線WWLが高レベルに設定されている間に、低レベルに保持される(図2(g))。そして、書き込みワード線WWLの高レベル期間かつプレート線PLの低レベル期間に一時的に高レベルに変化する書き込みパルスが、書き込みビット線WBLに供給される(図2(h))。これにより、強誘電体トランジスタFTRのゲート電極およびウエル領域NWに高電圧Hおよび低電圧Lがそれぞれ印加される。強誘電体膜FFのゲート電極GE側の表面は、負(−)に帯電する。強誘電体膜FFのウエル領域NW側の表面は、正(+)に帯電するため、ウエル領域NWの表面のチャネル領域から正孔が逃げていき、p形反転層は形成されない。強誘電体膜FFの分極状態は、書き込みビット線WBLが低レベルに戻された後も維持される。
このように、強誘電体トランジスタFTRのゲート電極GEに高電圧が印加され、ウエル領域NWに低電圧が印加されたとき、書き込み動作後に、強誘電体膜FFの残留分極値は、論理0を保持する状態に設定される。このとき、強誘電体膜FFの分極によりp形反転層が形成されないため、強誘電体トランジスタFTRは、エンハンスメント形のpMOSトランジスタとして動作する。残留分極値は、メモリセルMCに供給される電圧を遮断したときも残るため、メモリセルMCは、不揮発性メモリセルとして動作する。
次に、読み出し動作(RD)では、書き込みワード線WWL、書き込みビット線WBLおよびプレート線PLは低レベルに設定される(図2(i、j、k))。強誘電体トランジスタFTRのゲート電極GEは低レベルのフローティング状態に設定され、プレート線PLは低レベルに保持される。このため、強誘電体トランジスタFTRの強誘電体膜FFの両極間の電圧は、読み出し動作中に0Vに保持される。したがって、読み出し動作が繰り返し行われる場合にも、強誘電体膜FFの残留分極値が変化することを防止でき、強誘電体メモリセルに保持されたデータの読み出しマージンが低下することを防止できる。
読み出しビット線RBLは、電流検出型のセンスアンプ等の読み出し回路に接続される。読み出しワード線RWLは、所定の期間に第1電圧V1(例えば、0.4V)に設定される(図2(k))。ここで、第1電圧V1は、強誘電体トランジスタFTRのpnジャンクションの順方向降下電圧(例えば、シリコンでは0.6−0.7V)より低く設定される。これにより、読み出しワード線RWLに高レベルV1が印加されたときに、強誘電体トランジスタFTRの拡散層領域p+(ソースおよびドレイン)からウエル領域NWにリーク電流が流れることを防止でき、リーク電流により読み出しマージンが低下することを防止できる。
強誘電体トランジスタFTRに論理1が書き込まれているとき、強誘電体トランジスタFTRはデプレッション形であるため、読み出しワード線RWLから読み出しビット線BBLに電流が流れる。強誘電体トランジスタFTRに論理0が書き込まれているとき、強誘電体トランジスタFTRはエンハンスメント形であるため、読み出しワード線RWLから読み出しビット線BBLに電流は流れない。この電流値の違いを、読み出し回路により検出することで、強誘電体トランジスタFTRに保持されている論理値が読み出される。なお、読み出しワード線RWLから読み出しビット線BBLに流れる電流(電荷)をキャパシタ等に蓄積して電圧を生成し、電圧値の違いにより強誘電体トランジスタFTRに保持されている論理値を読み出してもよい。
図3から図6は、図1に示した強誘電体メモリセルMCの製造方法を示している。この製造方法は、一般的なCMOS製造プロセスが使用される。まず、図3(A)に示すように、p形シリコン基板PSUB上にn形ウエル領域NWが選択的に形成され、この後、素子分離膜IRが選択的に形成される。次に、図3(B)に示すように、シリコン基板PSUB上に二酸化シリコン(SiO2)等の酸化膜IFが形成され、酸化膜IF上にポリシリコン膜PSが形成される。なお、酸化膜IRおよび基板の表面は、CMP法などにより平坦にされてもよい。次に、選択トランジスタSTRのゲートを形成する領域にレジストRESが形成される。
次に、図4(A)に示すように、n形拡散層を形成するためにレジストRESが選択的に形成され、リン(P)あるいは砒素(As)等の不純物が、基板PSUB上およびウエル領域NW上に導入される。これにより、n形拡散層n+が形成され、選択トランジスタSTRおよびNWコンタクト領域が形成される。次に、図4(B)に示すように、p形拡散層を形成するためにレジストRESが選択的に形成され、ボロン(B)等の不純物が、ウエル領域NW上に導入される。これにより、p形拡散層p+が形成され、強誘電体トランジスタFTRのソースおよびドレインが形成される。
次に、図5(A)に示すように、ゲート絶縁膜GIF(酸化ハフニウム)、強誘電体膜FF(SBT)およびゲート電極を構成する白金膜GE(白金)がシリコン基板PSUB上に順次形成される。次に、強誘電体トランジスタFTRのゲートと、書き込みビット線WBLと読み出しビット線RBLを形成する領域にレジストRESが形成される。次に、図5(B)に示すように、ゲート絶縁膜GIFをストッパとして白金膜GEおよび強誘電体膜FFが選択的にエッチングされ、図5(A)のレジストRESが除去され、強誘電体トランジスタFTRのゲートと、書き込みビット線WBLと読み出しビット線RBLが形成される。
次に、図6(A)に示すように、図5(A)のレジストRESが除去された後、二酸化シリコン(SiO2)等により層間絶縁膜IIF1が形成される。層間絶縁膜IIF1は、CMP法などにより平坦にされる。この後、層間絶縁膜IIF1にコンタクトホールが形成され、コンタクトホール内にタングステン(W)等によりプラグPLGが形成される。
次に、図6(B)に示すように、層間絶縁膜IIF1上にアルミニウム等の金属膜Mlが形成され、金属膜Mlにより配線を形成する領域にレジストRESが形成される。そして、金属膜Mlが選択的にエッチングされ、図6(B)のレジストRESが除去され、図1に示したメモリセルMCが完成する。
以上、この実施形態では、読み出し動作時に、強誘電体トランジスタFTRの強誘電体膜FFの両極間に電圧が印加されることを防止でき、強誘電体膜FFの分極状態が読み出し動作の影響で変化することを防止できる。この結果、強誘電体メモリセルMCに保持されたデータの読み出しマージンが低下することを防止できる。書き込みビット線WBLおよび読み出しビット線RBLを、強誘電体トランジスタFTRのゲート電極GEと同じ材料を用いて形成することにより、金属配線M1を1層にすることができる。これにより、メモリセルMCの製造工程が簡素になり、製造コストを削減できる。また、メモリセルMCの良品率である歩留を向上できる。
図7は、別の実施形態を示している。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。二重の四角印は、外部端子である。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、シリコン基板上にCMOSプロセスを使用して強誘電体メモリFMが形成されている。強誘電体メモリFMは、例えば、ICカード等の無線タグ(RFID)のワークメモリや、携帯電話等の携帯機器のワークメモリとして使用される。強誘電体メモリFMは、アドレスバッファADB、コントロール回路CTRL、ロウデコーダRDEC、タイミング生成回路TGEN、コラムデコーダCDEC、書き込みワード線ドライバWWD、読み出しワード線ドライバRWD、プレート線ドライバPD、書き込みビット線ドライバWBD、メモリコアCOREおよびデータ入出力バッファBUFを有している。
アドレスバッファADBは、アドレス信号ADをアドレス端子を介して受信し、受信した信号をロウデコーダRDECおよびコラムデコーダCDECへ出力する。ロウデコーダRDECは、アドレス信号の上位ビット(ロウアドレス)をデコードしてロウデコード信号RDAを生成し、生成した信号をワード線ドライバWWD、RWDへ出力する。コラムデコーダCDECは、アドレス信号の下位ビット(コラムアドレス)をデコードしてコラムデコード信号CDAを生成し、生成した信号をプレート線ドライバPD、書き込みビット線ドライバWBDおよびコラムスイッチCSW等へ出力する。
コントロール回路CTRLは、チップセレクト信号/CSおよびライトイネーブル信号/WE等のコントロール信号をコントロール端子を介して入力し、読み出し信号RDZまたは書き込み信号WRZをタイミング生成回路TGENに出力する。コントロール信号は、強誘電体メモリFMに読み出し動作または書き込み動作を実行させるためのアクセス要求である。タイミング生成回路TGENは、読み出し信号RDZまたは書き込み信号WRZを受け、ワード線ドライバWWD、RWD、プレート線ドライバPD、書き込みビット線ドライバWBD、データ入出力バッファBUF、コラムスイッチCSWおよびセンスアンプSA等を動作させる複数の制御信号CNTを順次に生成し、出力する。制御信号CNTは、これ等回路の動作タイミングを決めるタイミング信号である。
書き込みワード線ドライバWWDは、書き込み動作時に、タイミング生成回路TGENからの制御信号CNTに同期して、ロウデコーダRDECからのロウデコード信号RDAにより選択される書き込みワード線WWLへ、所定の期間高レベルに変化する正の書き込み選択パルスを出力する。読み出しワード線ドライバRWDは、読み出し動作時に、タイミング生成回路TGENからの制御信号CNTに同期して、ロウデコーダRDECからのロウデコード信号RDAにより選択される読み出しワード線RWLに、所定の期間高レベルに変化する正の読み出し選択パルスを出力する。
プレート線ドライバPDは、論理0の書き込み動作時に、タイミング生成回路TGENからの制御信号CNTに同期して、コラムデコーダCDECからのコラムデコード信号CDAにより選択されるプレート線PLへ、所定の期間高レベルに変化する正のプレートパルスを出力する。プレート線ドライバPDは、論理1の書き込み動作時に、リファレンスプレート線RPLおよびプレート線PLを低レベルに保持する。プレート線ドライバPDは、メモリセルMCに書き込む論理値を、データ入出力バッファBUFおよび書き込みデータバスWDB(WDB1−16)を介して受ける。書き込みデータバスWDB1−16は、データ端子I/O1−16にそれぞれ対応する。
書き込みビット線ドライバWBDは、書き込み動作時に、タイミング生成回路TGENからの制御信号CNTに同期して、リファレンス書き込みビット線RWBLとコラムデコーダCDECからのコラムデコード信号CDAにより選択される書き込みビット線WBLへ書き込みパルスを出力する。書き込みビット線ドライバWBDは、メモリセルMCに書き込む論理値を、データ入出力バッファBUFおよび書き込みデータバスWDB(WDB1−16)を介して受け、論理値に応じた書き込みパルスを生成する。
メモリコアCOREは、メモリセルアレイARY、コラムスイッチCSW、プリセンスアンプPSA、リファレンスプリセンスアンプRPSAおよびセンスアンプSAを有している。メモリセルアレイARYは、データ端子I/O(I/O1−16)で受けるデータをそれぞれ記憶する複数のメモリブロックBLK(BLK1−16)とリファレンスブロックRBLKとを有している。なお、メモリブロックBLKの数は、上記に限定されるものではなく、例えば、データ端子I/O1−16に共通の1つのメモリブロックBLKを配置してもよい。メモリセルアレイARYの詳細は、図9から図11に示す。
コラムスイッチCSWは、読み出し動作時にタイミング生成回路TGENからの制御信号CNTに同期して動作し、コラムデコーダCDECからのコラムデコード信号CDAに応じて、各メモリブロックBLK1−16の複数の読み出しビット線RBLのいずれかを、プリセンスアンプPSAに選択的に接続する。非選択の読み出しビット線RBLは、コラムスイッチCSW等により接地線GNDに固定される。
プリセンスアンプPSAは、コラムスイッチCSWを介して、選択する読み出しビット線RBLに接続される。リファレンスプリセンスアンプRPSAは、リファレンス読み出しビット線RRBLへ接続されている。プリセンスアンプPSAの出力SFは、センスアンプSAへ接続されている。リファレンスプリセンスアンプRPSAの出力RSF(リファレンス電圧)は、センスアンプSAへ接続されている。プリセンスアンプPSAは、読み出し動作時に、強誘電体トランジスタFTRに保持されているデータの論理値を判定するために、読み出しワード線RWLから読み出しビット線RBLを介してプリセンスアンプPSAに流れ込む電流を検出し、電圧へ変換して出力する電流電圧変換回路として動作する。また、プリセンスアンプPSAの入力(コラムスイッチCSWを介して選択された読み出しビット線RBLに接続される)は、接地電圧GNDに固定されて、電流を検出する。
センスアンプSAは、読み出し動作時にタイミング生成回路TGENからの制御信号CNTに同期して動作し、プリセンスアンプPSAの出力ノードSFとリファレンスプリセンスアンプRPSAのリファレンス出力ノードRSFの電圧差を増幅し、増幅した信号を読み出しデータとして読み出しデータバスRDB(RDB1−16)に出力する。読み出しデータバスRDB1−16は、データ端子I/O1−16にそれぞれ対応する。プリセンスアンプPSAおよびセンスアンプSAは、コラムスイッチCSWを介してメモリセルアレイARYに接続されるため、メモリブロックBLK1−16毎に複数の読み出しビット線RBLで共有できる。これにより、プリセンスアンプPSAとセンスアンプSAの数を少なくでき、強誘電体メモリFMのチップサイズを小さくできる。なお、プリセンスアンプPSAは、メモリセルアレイARYとコラムスイッチCSWの間に配置されてもよい。この場合、さらに、センスアンプSAは、メモリセルアレイARYとコラムスイッチCSWの間に配置されてもよい。
データ入出力バッファBUFは、書き込みデータをデータ端子I/Oを介して受信し、受信したデータを書き込みデータバスWDB(WDB1−16)へ出力する。また、データ入出力バッファBUFは、後述するメモリセルMCからの読み出しデータを読み出しデータバスRDB(RDB1−16)を介して受信し、受信したデータをデータ端子I/Oへ出力する。データ入出力端子I/Oは、例えば、16ビット(I/O1−I/O16)で構成されている。
図8は、図7に示したプリセンスアンプPSAの例を示している。プリセンスアンプPSAは、ビット線初期化回路10、電荷転送回路12(チャージトランスファ)、閾値電圧生成回路16、電荷蓄積回路18およびレベルシフタLSFTを有している。ビット線初期化回路10は、ゲートで制御信号BGNDを受け、ソースが接地線GNDに接続され、ドレインが読み出しビット線RBLに接続されたnMOSトランジスタN3で構成されている。電荷転送回路12は、ゲートが閾値電圧生成回路16の出力ノードVTHに接続され、ソースが読み出しビット線RBLに接続され、ドレインが読み出しノードVMINSに接続されたpMOSトランジスタP3で構成されている。
閾値電圧生成回路16は、制御信号VGENの論理レベルを反転して制御信号VGENXを生成するインバータI1、インバータI1の出力と電荷転送回路12のゲート(ノードVTH)との間に配置されたキャパシタC1、ノードVTHに接続されたクランプ回路16aを有している。クランプ回路16aは、ソースが接地線GNDに接続され、ゲートおよびドレインがノードVTHに接続されたpMOSトランジスタP4で構成されている。
電荷蓄積回路18は、制御信号MGENの論理レベルを反転して制御信号MGENXを生成するインバータI2と、インバータI2の出力とノードVMINSとの間に配置されたキャパシタC2を有している。電荷蓄積回路18は、読み出し動作時にメモリセルMCから読み出しビット線RBLに読み出される電荷(電流)を蓄積するとともに、蓄積される電荷に応じた読み出し電圧VMINSを生成する。レベルシフタLSFTは、ノードVMINSに生成される負電圧を正電圧に変換し、出力ノードSFに変換した電圧を出力する。
この例では、キャパシタC1、C2は、強誘電体トランジスタFTRのゲート絶縁膜と同じ強誘電体材料で構成されているが、二酸化シリコン膜等により構成されてもよい。トランジスタP3、P4の基板は、接地線GNDに接続され、各トランジスタP3、P4のドレイン(VMINSまたはVTH)と基板との間にPN接合が形成される。このため、ノードVMINSおよびVTHの電圧は、PN接合の順方向電圧(約0.8V)より上昇することはなく、専ら負の値に設定される。
なお、図7に示したリファレンスプリセンスアンプRPSAは、読み出しビット線RBLおよび出力ノードSFの代わりに、リファレンス読み出しビット線RRBLおよびリファレンス出力ノードRSFに接続されることを除き、プリセンスアンプPSAと同じ回路構成である。また、本実施形態に適用するプリセンスアンプは、読み出しビット線RBLに流れる電流を検出でき、入力電圧を接地電圧GNDに設定するタイプであれば、図8のプリセンスアンプでなくてもよい。
図9は、図7に示したメモリセルアレイARYの詳細を示している。各メモリブロックBLK1、2、...は、マトリックス状に配置された複数の強誘電体メモリセルMCを有している。太い破線枠で示した強誘電体メモリセルMCは、後述する図12でアクセスされるメモリセルMCを示している。各強誘電体メモリセルMCの回路および素子構造は、図1と同じである。
図の横方向(第1方向)に並ぶメモリセルMCの列は、メモリブロックBLK1−16およびリファレンスメモリブロックRBLKに共通の書き込みワード線WWL(WWL1、WWL2など)および共通の読み出しワード線RWL(RWL1、RWL2など)に接続されている。図の縦方向(第2方向)に並ぶメモリセルMCの列は、メモリブロックBLK1、2、...毎に、共通の書き込みビット線WBL(WBL11、WBL12など)、共通のプレート線PL(PL11、PL12など)、および共通の読み出しビット線RBL(RBL1、RBL2など)に接続されている。なお、プレート線PLは、後述する図11に示すように、実際には書き込みワード線WWL1に接続されたメモリセルMCのウエル領域NWに接続される。すなわち、図9のプレート線PLは、図の縦方向に並ぶメモリセルMCの列に共通のウエル領域NWを示している。
リファレンスメモリブロックRBLKは、図の縦方向に一列に並ぶリファレンスメモリセルRMCを有している。リファレンスメモリセルRMCは、共通のリファレンス書き込みビット線RWBL、リファレンスプレート線RPLおよびリファレンス読み出しビット線RRBLに接続されている。リファレンスメモリセルRMCは、強誘電体トランジスタFTRのサイズが異なることを除き、メモリセルMCと同じである。リファレンスプレート線RPLは、プレート線PLと同様に、実際には書き込みワード線WWL1に接続されたリファレンスメモリセルRMCのウエル領域NWに接続される。
図10は、図9に示したメモリセルアレイARYの要部の回路を示している。ここでは、メモリブロックBLK1の一部を示している。各メモリセルMCの回路は、図1と同じである。
図11は、図10に示したメモリセルアレイARYのレイアウトを示している。メモリセルアレイARYの各メモリブロックBLK1−16は、図1に示したメモリセルMCを繰り返し配置することにより形成されている。ここで、強誘電体トランジスタFTRの基板であるウエル領域NWは、図の縦方向に並ぶメモリセルMCに共通に設けられている。そして、プレート線PLは、ウエル領域NWの端部に接続されている。ウエル領域NWを共通にすることで、ウエル領域の間隔の領域をなくすことができ、メモリセルアレイARYの面積を小さくできる。また、プレート線PLを各メモリセルMCに接続するための金属配線等を不要にでき、製造プロセスを簡易にできる。
特に図示していないが、リファレンスメモリブロックRBLKのリファレンスメモリセルRMCは、メモリブロックBLK1の縦方向に並ぶメモリセルMCの列と同様にレイアウトされている。但し、例えば、リファレンスメモリセルRMCの強誘電体トランジスタFTRのゲート幅は、メモリセルMCの強誘電体トランジスタFTRのゲート幅の2分の1に設計されている。これにより、リファレンスメモリセルRMCの強誘電体トランジスタFTRのオン電流は、論理1を保持するメモリセルMCの強誘電体トランジスタFTRのオン電流より小さく、論理0を保持するメモリセルMCの強誘電体トランジスタFTRのオン電流より大きくなり、センスアンプSAの差動増幅動作によりメモリセルMCに保持されているデータの読み出しが可能になる。
具体的には、リファレンスメモリセルRMCには、論理1が常に書き込まれており、強誘電体トランジスタFTRは、デプレッションタイプである。読み出し動作時に、リファレンスメモリセルRMCの強誘電体トランジスタFTRのソースとドレインの間に流れる電流値は、論理1を保持しているメモリセルMCの強誘電体トランジスタFTRのソースとドレインの間に流れる電流値より小さく、論理0を保持しているメモリセルMCの強誘電体トランジスタFTRのソースとドレインの間に流れる電流値より大きい。プリセンスアンプPSAは、読み出しビット線RBLに流れる電流値に応じて出力ノードSFに読み出し電圧を生成する。リファレンスプリセンスアンプRPSAは、リファレンス読み出しビット線RRBLに流れる電流値に応じてリファレンス出力ノードRSFにリファレンス読み出し電圧を生成する。そして、センスアンプSAにより出力ノードSF、RSFの電圧差が差動増幅され、読み出しデータが生成される。
図12は、図7に示した強誘電体メモリFMのアクセス動作の例を示している。この例では、書き込み動作WRにおいて、書き込みワード線WWL2が高レベルに設定され(図12(a))、メモリブロックBLK1において、書き込みビット線WBL12に接続された図11に太い破線枠で示したメモリセルMC(アクセスメモリセル)に論理1が書き込まれる(図12(b))。また、メモリブロックBLK2において、書き込みビット線WBL22に接続されたメモリセルMC(アクセスメモリセル)に論理0が書き込まれる(図12(c))。この後、読み出し動作RDにおいて、読み出しワード線RWL2が高レベルに設定される(図12(d))。そして、プリセンスアンプPSA、リファレンスプリセンスアンプPSAおよびセンスアンプSAにより、読み出しワード線RWL2に接続されたメモリセルMCから読み出されるデータの論理が生成される(図12(e))。メモリセルMCへの論理0または論理1の書き込み動作、およびメモリセルMCからの読み出し動作は、図2と同じである。
書き込み動作では、書き込みワード線ドライバWWDは、アクセスメモリセルに接続された書き込みワード線WWL2を除く書き込みワード線WWL1、3、4、...を、書き込みワード線WWL2の立ち上がりエッジに同期して高レベルに設定し(図12(f))、書き込みワード線WWL2の立ち下がりエッジに同期して低レベルに設定する(図12(g))。さらに、書き込みワード線ドライバWWDは、書き込みワード線WWL1、3、4...を、書き込みビット線WBL12が低レベルに設定される期間および書き込みビット線WBL22が高レベルに設定される期間に低レベルに設定する(図12(h))。
換言すれば、書き込みワード線ドライバWWDは、書き込みビット線WBL12に供給される書き込みパルスの立ち上がりエッジより前に高レベルに変化し、書き込みパルスの立ち下がりエッジより後に低レベルに変化し、書き込みパルスの一時的な低レベル期間より広い低レベル期間を有する非選択パルスを、書き込みワード線WWL1、3、4、...に出力する。これにより、メモリブロックBLK1において、書き込みビット線WBL12に接続され、かつデータが書き込まれないメモリセルMCの強誘電体トランジスタFTRのゲート電極の電圧変化を、プレート線PL12の電圧変化と同じにできる。したがって、書き込みビット線WBL12の低レベルが、データが書き込まれないメモリセルMCの強誘電体トランジスタFTRのゲート電極に印加されることを防止できる。
また、メモリブロックBLK2において、書き込みビット線WBL22に接続され、かつデータが書き込まれないメモリセルMCの強誘電体トランジスタFTRのゲート電極の電圧を、プレート線PL22と同様に、常に低レベルに保持できる。換言すれば、書き込みビット線WBL22の高レベルが、データが書き込まれないメモリセルMCの強誘電体トランジスタFTRのゲート電極に印加されることを防止できる。したがって、書き込み動作時に電圧が変化する書き込みビット線WBL12、WBL22に接続され、かつデータが書き込まれないメモリセルMCの強誘電体トランジスタFTRの強誘電体膜FFの残留分極値が変化することを防止できる。この結果、データが書き込まれないメモリセルMCの強誘電体膜FFの分極状態が書き込み動作の影響により変化することを防止でき、強誘電体メモリセルMCに保持されたデータの読み出しマージンが低下することを防止できる。
さらに、メモリブロックBLK1において、書き込みビット線ドライバWBDは、データが書き込まないメモリセルMCに接続された書き込みビット線WBL11、13、14、...を低レベルに保持する(図12(i))。プレート線ドライバPDは、データが書き込まないメモリセルMCに接続されたプレート線PL11、13、14、...を低レベルに保持する(図12(j))。同様に、メモリブロックBLK2において、書き込みビット線ドライバWBDは、データが書き込まないメモリセルMCに接続された書き込みビット線WBL21、23、24、...を低レベルに保持する(図12(k))。プレート線ドライバPDは、データが書き込まないメモリセルMCに接続されたプレート線PL21、23、24、...を低レベルに保持する(図12(l))。
このように、書き込みビット線ドライバWBDは、論理1を書き込む強誘電体メモリセルMCに接続された書き込みビット線WBL12に、プレート線PLのプレートパルスと同じ立ち上がりエッジおよび立ち下がりエッジを有し、プレートパルスの高レベル期間に一時的に低レベルに変化する書き込みパルスを出力するとともに、論理1を書き込む強誘電体メモリセルに接続された書き込みビット線WBL12を除く書き込みビット線WBL11、13、14、...を低レベルに保持する。プレート線ドライバPDは、論理1を書き込む強誘電体メモリセルMCに接続されたプレート線PL12に、書き込みワード線WWL2の書き込み選択パルスの高レベル期間に含まれる正のプレートパルスを出力するとともに、論理1を書き込む強誘電体メモリセルMCに接続されたプレート線PL12を除くプレート線PL11、13、14、...を低レベルに保持する。これにより、書き込みビット線WBL12、WBL22に接続されていないメモリセルMCの強誘電体トランジスタFTRの強誘電体膜FFの残留分極値が変化することを防止できる。この結果、データが書き込まれないメモリセルMCの強誘電体膜FFの分極状態が書き込み動作の影響により変化することを防止でき、強誘電体メモリセルMCに保持されたデータの読み出しマージンが低下することを防止できる。
読み出し動作では、プリセンスアンプPSAは、読み出しワード線RWL2から読み出しビット線RBL11−14、21−24を介してプリセンスアンプPSAに流れ込む電流に応じて、出力ノードSFに読み出し電圧を生成する。読み出し動作では、書き込みワード線WWLおよび書き込みビット線WBLおよびプレート線PLは、低レベルに保持される。このため、強誘電体トランジスタFTRの強誘電体膜FFの両極間の電圧は、読み出し動作中に0Vに保持される。したがって、読み出し動作が繰り返し行われる場合にも、強誘電体膜FFの残留分極値が変化することを防止でき、強誘電体メモリセルに保持されたデータの読み出しマージンが低下することを防止できる。
ここで、読み出しビット線RBL12に接続され、論理1を保持しているアクセスメモリセル以外のメモリセルMCが論理1を保持しているとき、読み出しワード線RWL2から読み出しビット線RBL12に流れる電流の一部は、読み出しワード線RWL1またはWRL3等にリークする。しかし、論理1を保持するアクセスメモリセルに接続されたプリセンスアンプPSAは、キャパシタC2に電荷を蓄積し、論理0を保持するアクセスメモリセルに接続されたプリセンスアンプPSAは、キャパシタC2に電荷を蓄積しない。これにより、リーク電流がある場合にも、プリセンスアンプPSAは、アクセスメモリセルが保持する論理に応じた読み出し電圧を出力ノードSFに生成できる。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、データが書き込まれないメモリセルMCの強誘電体膜FFの分極状態が書き込み動作および読み出し動作の影響により変化することを防止でき、強誘電体メモリセルMCに保持されたデータの読み出しマージンが低下することを防止できる。
なお、上述した実施形態では、強誘電体メモリセルMCを、1つの強誘電体トランジスタFTRおよび1つ選択トランジスタSTRにより形成する例について述べた。しかし、強誘電体メモリセルMCを、2つの強誘電体トランジスタFTRおよび2つの選択トランジスタSTRにより形成してもよい。この場合、一方の強誘電体トランジスタFTRと、他方の強誘電体トランジスタFTRには、相補のデータが書き込まれる。メモリセルMCには相補の書き込みビット線と、相補の読み出しビット線が接続される。このとき、リファレンスメモリセルRMCは不要になる。センスアンプSAは、相補の読み出しビット線を介してメモリセルMCに接続された一対のプリセンスアンプPSAの出力電圧SFを差動増幅して、メモリセルMCに保持されている論理を読み出す。
上述した実施形態では、書き込みビット線WBLおよび読み出しビット線RBLを、強誘電体トランジスタFTRのゲート電極GEと同じ材料(Pt)を用いて形成し、読み出しワード線RWLおよびプレート線PLをアルミニウム等の金属材料を用いて形成する例について述べた。しかし、書き込みビット線WBLおよび読み出しビット線RBLを、アルミニウム等の金属材料を用いて形成し、読み出しワード線RWLおよびプレート線PLを強誘電体トランジスタFTRのゲート電極GEと同じ材料(Pt)を用いて形成してもよい。さらに、書き込みビット線WBLおよび読み出しビット線RBLを、第1金属配線層M1を用いて形成し、読み出しワード線RWLおよびプレート線PLを第1金属配線層M1の上方に設けられる第2金属配線層M2を用いて形成してもよい。
上述した図5では、ゲート絶縁膜GIF、強誘電体膜FFおよびゲート電極GEをシリコン基板PSUB上に順次形成した後、レジストRESを形成し、ゲート電極GEおよび強誘電体膜FFを選択的にエッチングする例について述べた。しかし、例えば、図13(A)に示すように、ゲート絶縁膜GIF、強誘電体膜FFおよびゲート電極GEを形成しない領域に選択的にレジストRESを形成し、図13(B)に示すように、ゲート絶縁膜GIF、強誘電体膜FFおよびゲート電極GEを、シリコン基板PSUB上およびレジストRES上に順次形成し、この後、レジストRESを、このレジストRES上のゲート絶縁膜GIF、強誘電体膜FFおよびゲート電極GEとともに除去してもよい(リフトオフ)。
上述した図6では、シリコン基板PSUB上に形成された層間絶縁膜IIF1を、CMP法などにより平坦化し、層間絶縁膜IIF1中にコンタクトホールを形成し、コンタクトホール内にプラグPLGを形成し、さらに金属膜M1により配線を形成する例について述べた。しかし、例えば、図14(A)に示すように、シリコン基板PSUB上に図6(A)より薄い層間絶縁膜IIF1を形成した後、コンタクトホールCHを形成し、図14(B)に示すように、金属膜M1をスパッタリング等により形成し、金属膜M1をレジストRESを用いて選択的に除去することで、図15に示すように、金属膜M1による配線を形成してもよい。この場合、CMP工程およびプラグの形成工程がないため、製造工程を簡略化でき、製造コストを削減できる。図15は、金属配線M1の形状が異なることを除き、図1に示したメモリセルMCと同じである。
以上の詳細な説明により、実施形態の特徴点及び利点は明らかになるであろう。これは、特許請求の範囲がその精神及び権利範囲を逸脱しない範囲で前述のような実施形態の特徴点及び利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良及び変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物及び均等物に拠ることも可能である。
ADB‥アドレスバッファ;ARY‥メモリセルアレイ;BLK‥メモリブロック;BUF‥データ入出力バッファ;CDEC‥コラムデコーダ;CORE‥メモリコア;CSW‥コラムスイッチ;CTRB‥コントロールバッファ;FF‥強誘電体膜;FTR‥強誘電体トランジスタ;GE‥ゲート電極;GIF‥ゲート絶縁膜;IIF1、IIF2‥層間絶縁膜;IR‥素子分離膜;Ml‥金属膜;MC‥強誘電体メモリセル;NW‥n形ウエル領域;PD‥プレート線ドライバ;PL‥プレート線;PLG‥プラグ;PS‥ポリシリコン膜;PSA‥プリセンスアンプ;PSUB‥p形シリコン基板;RBL‥読み出しビット線;RBLK‥リファレンスブロック;RDEC‥ロウデコーダ;RMC‥リファレンスメモリセル;RPL‥リファレンスプレート線;RPSA‥リファレンスプリセンスアンプ;RRBL‥リファレンス読み出しビット線;RWD‥読み出しワード線ドライバ;RWL‥読み出しワード線;SA‥センスアンプ;STR‥選択トランジスタ;TGEN‥タイミング生成回路;WBD‥書き込みビット線ドライバ;WBL‥書き込みビット線;WWD‥書き込みワード線ドライバ;WWL‥書き込みワード線
Claims (5)
- ゲート絶縁膜に強誘電体膜を有し、読み出し動作時に電圧が印加される読み出しワード線にソース/ドレインの一方が接続され、読み出し動作時にソースドレイン間電流が流れる読み出しビット線にソース/ドレインの他方が接続され、書き込み動作時に電圧が印加されるプレート線にウエルが接続された強誘電体トランジスタと、
書き込み動作時に電圧が印加される書き込みワード線にゲートが接続され、書き込み動作時に書き込みパルスが印加される書き込みビット線にソース/ドレインの一方が接続され、前記強誘電体トランジスタのゲートにソース/ドレインの他方が接続された選択トランジスタとを備えていることを特徴とする強誘電体メモリセル。 - 請求項1記載の複数の強誘電体メモリセルと、
書き込み動作時に、前記書き込みワード線に電圧を印加する書き込みワード線ドライバと、
書き込み動作時に、書き込みデータの論理に応じて前記書き込みビット線に書き込みパルスを印加する書き込みビット線ドライバと、
書き込み動作時に、書き込みデータの論理に応じて前記プレート線に電圧を印加するプレート線ドライバと、
読み出し動作時に、前記読み出しワード線に電圧を印加する読み出しワード線ドライバと、
読み出し動作時に、前記強誘電体トランジスタに保持されているデータの論理値を判定するために、前記読み出しワード線から前記読み出しビット線を介して流れる電流を検出する読み出し回路とを備えていることを特徴とする強誘電体メモリ。 - 請求項2記載の強誘電体メモリにおいて、
2値の論理のうち一方の論理を前記強誘電体トランジスタに書き込む書き込み動作において、
前記書き込みワード線ドライバは、前記書き込みワード線に、正の書き込み選択パルスを出力し、
前記プレート線ドライバは、前記プレート線に、前記書き込み選択パルスの高レベル期間に含まれる正のプレートパルスを出力し、
前記書き込みビット線ドライバは、前記書き込みビット線に、前記プレートパルスと同じ立ち上がりエッジおよび立ち下がりエッジを有し、前記プレートパルスの高レベル期間に一時的に低レベルに変化する書き込みパルスを出力することを特徴とする強誘電体メモリ。 - 請求項2記載の強誘電体メモリにおいて、
2値の論理のうち他方の論理を前記強誘電体トランジスタに書き込む書き込み動作において、
前記書き込みワード線ドライバは、前記書き込みワード線に、正の書き込み選択パルスを出力し、
前記プレート線ドライバは、前記プレート線を低レベルに保持し、
前記書き込みビット線ドライバは、前記書き込みビット線に、前記プレート線の低レベル期間に一時的に高レベルに変化する書き込みパルスを出力することを特徴とする強誘電体メモリ。 - 請求項2記載の強誘電体メモリにおいて、
前記強誘電体メモリセルに保持されている論理を読み出す読み出し動作において
前記書き込みワード線ドライバは、前記書き込みワード線に低レベルを印加し、
前記読み出しワード線ドライバは、前記読み出しワード線に第1電圧を印加し、
前記書き込みビット線ドライバは、前記書き込みビット線に低レベルを印加し、
前記プレート線ドライバは、前記プレート線に低レベルを印加することを特徴とする強誘電体メモリ。
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