CN111883448B - 一种应用于小芯片的背面研磨优化方法及装置 - Google Patents

一种应用于小芯片的背面研磨优化方法及装置 Download PDF

Info

Publication number
CN111883448B
CN111883448B CN202010559436.XA CN202010559436A CN111883448B CN 111883448 B CN111883448 B CN 111883448B CN 202010559436 A CN202010559436 A CN 202010559436A CN 111883448 B CN111883448 B CN 111883448B
Authority
CN
China
Prior art keywords
grinding
state information
test
test wafer
groups
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010559436.XA
Other languages
English (en)
Other versions
CN111883448A (zh
Inventor
刘凤
方梁洪
任超
李春阳
刘明明
梁于壕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ningbo Chipex Semiconductor Co ltd
Original Assignee
Ningbo Chipex Semiconductor Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ningbo Chipex Semiconductor Co ltd filed Critical Ningbo Chipex Semiconductor Co ltd
Priority to CN202010559436.XA priority Critical patent/CN111883448B/zh
Publication of CN111883448A publication Critical patent/CN111883448A/zh
Application granted granted Critical
Publication of CN111883448B publication Critical patent/CN111883448B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00—Lapping machines or devices; Accessories
    • B24B37/04—Lapping machines or devices; Accessories designed for working plane surfaces
    • B24B37/042—Lapping machines or devices; Accessories designed for working plane surfaces operating processes therefor
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00—Lapping machines or devices; Accessories
    • B24B37/04—Lapping machines or devices; Accessories designed for working plane surfaces
    • B24B37/07—Lapping machines or devices; Accessories designed for working plane surfaces characterised by the movement of the work or lapping tool
    • B24B37/10—Lapping machines or devices; Accessories designed for working plane surfaces characterised by the movement of the work or lapping tool for single side lapping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

本发明公开了一种应用于小芯片的背面研磨优化方法及装置，所述方法包括：提供多组测试晶圆；在正面进行预切割操作，并贴上研磨保护膜，依次对测试晶圆的背面进行研磨处理，获取第一状态信息；其中晶粒第一状态信息最好的测试晶圆所对应的研磨保护膜为预设研磨保护膜；再次提供多组测试晶圆，对测试晶圆正面进行预切割操作，并贴上预设研磨保护膜；获取多组研磨参数，并对测试晶圆分别进行研磨，获取第二状态信息；其中晶粒第二状态信息最好的测试晶圆所所对应的研磨参数为预设研磨参数，通过对研磨保护膜和研磨参数的合理选择，能减少在背部研磨过程中出现飞晶、裂晶等情况，提高背部研磨的质量，保护了研磨机。

Description

一种应用于小芯片的背面研磨优化方法及装置
技术领域
本发明涉及半导体技术领域，特别涉及一种应用于小芯片的背面研磨优化方法及装置。
背景技术
集成电路芯片不断向高密度、高性能和轻薄短小方向发展，为满足IC封装要求，图形硅片的背面减薄成为半导体后半制程中的重要工序。DBG加工工艺(Dicing BeforeGrinding)是在背面磨削之前，将硅片的正面切割出一定的深度切口，然后再进行磨削，这样可以很好的避免了或减少了减薄引起的硅片翘曲以及划片引起的边缘损害，大大增强芯片的抗碎能力了。随着大直径硅片的应用，硅片的厚度相应增大，而先进的封装技术则要求更薄的芯片，DBG作为硅片背面减薄主要工艺得到广泛应用。
但是在小芯片研磨时，特别是芯片尺寸在1mm*1mm以下时，由于晶粒(die)尺寸较小的因素，在完成预切割(pre-cut)之后，产品研磨过程中会造成了较大飞die和裂die，飞die对研磨机磨轮及Gauge均有较大的安全隐患，当芯片存在大量飞die和裂die，对产品的良率及品质和研磨机造成很大的影响。
因此亟需新的技术方案解决现有技术存在的问题。
发明内容
针对现有技术的上述问题，本发明的目的在于，提供一种应用于小芯片的背面研磨优化方法及装置，能够获取小芯片背部研磨更合适的研磨保护膜和研磨参数，提高产品的良率和品质。
为了解决上述技术问题，本发明的具体技术方案如下：
本发明提供一种应用于小芯片的背面研磨优化方法，其特征在于，包括以下步骤：
提供多组测试晶圆，所述测试晶圆包括形成有集成电路的正面和对应于所述正面的背面；
在所述正面进行预切割操作，并贴上研磨保护膜，多组所述测试晶圆贴上不同研磨保护膜；
依次对所述测试晶圆的背面进行研磨处理，获取粘结在所述研磨保护膜上晶粒的第一状态信息；
比较所述第一状态信息，其中所述晶粒第一状态信息最好的所述测试晶圆所对应的研磨保护膜为预设研磨保护膜；
再次提供多组测试晶圆，对所述测试晶圆正面进行预切割操作，并贴上所述预设研磨保护膜；
获取多组研磨参数，并对所述测试晶圆分别进行研磨，获取粘结在所述研磨保护膜上晶粒的第二状态信息，其中所述研磨参数包括研磨转速和研磨真空度；
比较所述第二状态信息，其中所述晶粒第二状态信息最好的所述测试晶圆所所对应的研磨参数为预设研磨参数。
进一步地，所述在所述正面进行预切割操作，并贴上研磨保护膜，多组所述测试晶圆贴上不同研磨保护膜之前还包括：
获取多组不同类型研磨保护膜，每组所述研磨保护膜包括多个不同厚度的研磨保护膜。
进一步地，所述多组所述测试晶圆贴上不同研磨保护膜包括：
多组所述测试晶圆贴上不同类型研磨保护膜，其中每组所述测试晶圆包括多个所述测试晶圆，多个所述测试晶圆贴有不同厚度研磨保护膜。
作为可选地，所述研磨保护膜包括UV膜E-8310、UV膜E-3281和UV膜D-210，所述研磨保护膜厚度为100um-400um。
进一步地，所述依次对所述测试晶圆的背面进行研磨处理，获取粘结在所述研磨保护膜上晶粒的第一状态信息包括：
获取所述测试晶圆预设研磨厚度，并根据所述预设研磨厚度依次对所述测试晶圆的背面进行研磨处理；
获取粘结在所述研磨保护膜上的晶粒的数量和完整性信息；
根据所述晶粒的数量和完整性信息，获取粘结在所述研磨保护膜上晶粒的第一状态信息。
进一步地，所述获取多组研磨参数，并对所述测试晶圆分别进行研磨，获取粘结在所述研磨保护膜上晶粒的第二状态信息，其中所述研磨参数包括研磨转速和研磨真空度包括：
获取多组研磨参数和预设研磨厚度，所述研磨参数包括研磨转速和研磨真空度；
根据所述研磨参数和预设研磨厚度，依次对所述测试晶圆的背面进行研磨处理；
获取粘结在所述研磨保护膜上的晶粒的数量和完整性信息；
根据所述晶粒的数量和完整性信息，获取粘结在所述研磨保护膜上晶粒的第二状态信息。
作为可选地，所述预设研磨厚度为50um-80um。
作为可选地，所述研磨转速为4000r/m-6000r/m，所述研磨真空度大于50Kpa。
作为可选地，对所述测试晶圆正面进行预切割操作之后还包括：
在所述测试晶圆正面形成保护层。
另一方面，在上述提供的一种应用于小芯片的背面研磨优化方法的基础上，本发明还公开了一种应用于小芯片的背面研磨优化装置，所述装置包括：
测试晶圆获取模块，用于提供多组测试晶圆，所述测试晶圆包括形成有集成电路的正面和对应于所述正面的背面；
第一预处理模块，用于在所述正面进行预切割操作，并贴上研磨保护膜，多组所述测试晶圆贴上不同研磨保护膜；
第一状态信息获取模块，用于依次对所述测试晶圆的背面进行研磨处理，获取粘结在所述研磨保护膜上晶粒的第一状态信息；
预设研磨保护膜确定模块，用于比较所述第一状态信息，其中所述晶粒第一状态信息最好的所述测试晶圆所对应的研磨保护膜为预设研磨保护膜；
第二预处理模块，用于再次提供多组测试晶圆，对所述测试晶圆正面进行预切割操作，并贴上所述预设研磨保护膜；
第二状态信息获取模块，用于获取多组研磨参数，并对所述测试晶圆分别进行研磨，获取粘结在所述研磨保护膜上晶粒的第二状态信息，其中所述研磨参数包括研磨转速和研磨真空度；
预设研磨参数获取模块，用于比较所述第二状态信息，其中所述晶粒第二状态信息最好的所述测试晶圆所所对应的研磨参数为预设研磨参数。
采用上述技术方案，本发明所述的一种应用于小芯片的背面研磨优化方法及装置具有如下有益效果：
1.本发明所述的一种应用于小芯片的背面研磨优化方法及装置，通过对研磨保护膜和研磨参数的合理选择，能减少在背部研磨过程中出现飞晶、裂晶等情况，提高背部研磨的质量。
2.本发明所述的一种应用于小芯片的背面研磨优化方法及装置，通过实验方式可以试验多组试验数据，获取更优的结果，避免了晶圆的浪费。
3.本发明所述的一种应用于小芯片的背面研磨优化方法及装置，由于飞晶、裂晶的减少，从而减少了对研磨机的破坏，保证了研磨机使用的安全性。
附图说明
为了更清楚地说明本发明的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它附图。
图1本发明所述的一种应用于小芯片的背面研磨优化方法的步骤图解；
图2本发明所述的一种应用于小芯片的背面研磨优化装置的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、装置、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
实施例1
芯片背部减薄作为半导体后半制程中的重要工序，可以实现集成电路芯片不断向高密度、高性能和轻薄短小方向发展，在整个晶圆进行背部减薄时易出现芯片碎裂情况，DBG加工工艺能有效解决晶圆背部减薄时芯片碎裂的情况，但是当芯片较小时，比如芯片尺寸要求在1mm*1mm以下，由于晶粒(die)尺寸小，在研磨过程中也会出现芯片飞晶(Fly-die)和裂晶(crack-die)的等情况，这不止会对研磨机设备产生一定的安全隐患，同时也会降低产品的良率。
首先，针对DBG加工工艺主要的工艺流程可以为：
(1)Half dicing：半切割：将晶圆切割到深度的一半，晶圆并未分开。
(2)BG tape lamination：BG膜的粘贴，贴背研磨保护胶带。
(3)Grinding：研磨，对晶圆的背面进行研磨，此时晶圆分开成为小块，并且粘在BG膜上。
(4)UV irradiation：UV光照射，UV照射，降低BG胶带粘性。
(5)Mounting：粘贴dicing tape，在正面粘贴dicing tape，将ring frame粘在晶圆一起。
(6)Peeling：撕胶带，将BG胶带撕掉。
(7)Restore：产品推出，将加工好的退到cassette。
(8)Die bond:把取出的die贴到极板上，并且用晶线连接。
(9)Mould：封装成块，这就是常见的颗粒外面的褐色的外壳。
(10)Test：测试。
本说明书实施例是在上述(2)和(3)中对研磨保护膜(即BG膜)和研磨参数进行合理的优化，从而减少在研磨过程中出现飞晶和裂晶。
如图1所示，其所示为本发明实施例提供的一种应用于小芯片的背面研磨优化方法的流程示图，本说明书提供了如实施例或流程图所述的方法操作步骤，但基于常规；或者无创造性的劳动可以包括更多或者更少的操作步骤。实施例中列举的步骤顺序仅仅为众多步骤执行顺序中的一种方式，不代表唯一的执行顺序，应用于小芯片的背面研磨优化方法，可以按照实施例或附图所示的方法顺序执行。具体地，所述方法包括以下步骤：
S101：提供多组测试晶圆，所述测试晶圆包括形成有集成电路的正面和对应于所述正面的背面；
所述测试晶圆为已经完成图案化的晶片，即已经完成了集成电路的铺设，然后根据芯片封测要求进行背部的减薄，达到预设的要求。为了保护晶圆正面集成电路免收背部研磨过程中的应力，则需要在晶圆正面附着BG胶带，用来保护晶圆的正面。
S103：在所述正面进行预切割操作，并贴上研磨保护膜，多组所述测试晶圆贴上不同研磨保护膜；
针对小芯片的研磨，在预切割时需要将晶圆上的大量集成电路分成单个芯片，在切割的厚度应该芯片的预设厚度，因此在步骤S103之间还需要提前确定芯片的尺寸和要求，在已经获得芯片尺寸和要求的基础上，还可以包括以下步骤：
获取多组不同类型研磨保护膜，每组所述研磨保护膜包括多个不同厚度的研磨保护膜。
不同的类型研磨保护膜的抗磨性和粘合性都不同，因此在研磨过程中针对不同尺寸和要求的芯片产生的保护能力也不同，同时不同厚度的研磨保护膜也会影响保护的结果，因此在确定芯片的尺寸和要求后，可以设置多组不同类型的研磨保护膜，每组研磨保护膜上则可以包括多个不同厚度的研磨保护膜。示例性地，可以选择研磨保护膜为UV膜，其可以包括不同类型，比如UV膜E-8310、UV膜E-3281和UV膜D-210，当然了也可以根据客户的需求选择其他非UV膜或其他类型UV膜，这里不受限制。每组研磨保护膜的厚度可以选择100um-400um，作为可选地，每组研磨保护膜中可以设置的厚度为200um、300um和400um，当然也不限于此。
在一些其他实施例中，在贴上研磨保护膜之前还可以在测试晶圆正面贴上一层保护层，进一步保护测试晶圆正面集成电路。
S105：依次对所述测试晶圆的背面进行研磨处理，获取粘结在所述研磨保护膜上晶粒的第一状态信息；
具体地，对每个测试晶圆研磨时采用相同的研磨参数，这样才能测试不同类型和厚度的研磨保护膜的保护效果，每个经过预切割处理的芯片经过研磨之后都会形成单独的芯片，因此在研磨前应该首先确定研磨厚度，这样就能避免研磨过大或过小，在理想情况下，每个被分离的芯片都会粘结在研磨保护膜上，但是由于不同的研磨保护膜粘结性和厚度不同，粘结在上面的数量，以及每个芯片的完整性信息，即是否出现裂晶，碎晶等情况。
在一些其他实施例中，所述步骤S105还可以包括以下步骤：
S501：获取所述测试晶圆预设研磨厚度，并根据所述预设研磨厚度依次对所述测试晶圆的背面进行研磨处理；
S503：获取粘结在所述研磨保护膜上的晶粒的数量和完整性信息；
S505：根据所述晶粒的数量和完整性信息，获取粘结在所述研磨保护膜上晶粒的第一状态信息。
所述晶粒就是芯片，所述晶粒的完整性信息可以是粘结在研磨保护膜上晶粒的完整性信息，这样就能避免考虑脱落的晶粒，原则上，脱落的晶粒不具有使用的价值，可作为废弃产品处理。其中完整的芯片可以是完全没有损坏的芯片，也可以是指有损坏但没有破坏其有效功能区的芯片。
而在获取第一状态信息时，可以将晶粒的数量和完整性信息设置一定比重进行，示例性地，比如两者比较重都为50％，在测试晶圆中最多可以切割1000粒晶粒，研磨过后粘结在研磨保护膜上的晶粒为900粒，其中900粒中有800粒是完整有效的，则本次研磨测试晶圆的第一状态信息就为900*50％+800*50％＝850，需要说明的是，在进行第一状态信息计算时，应该选择同一尺寸晶圆，并且芯片尺寸也是一样的，这样获得的第一状态信息就有比较性。
上述第一状态信息获取方法只是本说明书实施例中的一种，还可以有其他表现形式，都在本申请技术方案的保护范围内。
S107：比较所述第一状态信息，其中所述晶粒第一状态信息最好的所述测试晶圆所对应的研磨保护膜为预设研磨保护膜；
通过上述提供的一种第一状态信息获取方法，可以通过比较得到数值的大小，得到晶粒第一状态最好的测试晶圆，比如测试三组研磨保护膜，分别是UV膜E-8310、UV膜E-3281和UV膜D-210；每个所述研磨保护膜的厚度相同，在相同研磨环境下进行研磨，得到的状态最好的研磨保护膜为预设研磨保护膜，需要说明的是，在一些其他环境下，研磨保护膜的厚度也可能影响研磨结果，也可以每种研磨保护膜设置不同的厚度进行比较，示例性地，每组包括三个厚度，分别是UV膜E-8310：200um、300um和400um；UV膜E-3281：200um、300um和400um；UV膜D-210：200um、300um和400um，获得的分数分别是800、1000、850；500、650、600；780，750、700；则其中UV膜E-8310在300um时可以得到最佳状态的晶粒，所以可以将其作为预设研磨保护膜。
S109：再次提供多组测试晶圆，对所述测试晶圆正面进行预切割操作，并贴上所述预设研磨保护膜；
在已经确定预设研磨保护膜的基础上，还需要对研磨参数进行优化，重复步骤S101，提供具有集成电路的正面和与所述正面对应的背面的测试晶圆，在获取芯片尺寸和要求的前提下，对测试晶圆进行预切割的操作，预切割完成后在测试晶圆正面贴上上述确定的预设研磨保护膜。
在一些其他实施例中，在贴上研磨保护膜之前还可以在测试晶圆正面贴上一层保护层，进一步保护测试晶圆正面集成电路。
S111：获取多组研磨参数，并对所述测试晶圆分别进行研磨，获取粘结在所述研磨保护膜上晶粒的第二状态信息，其中所述研磨参数包括研磨转速和研磨真空度；
在本说明书实施例中，通过对研磨参数的优化可以获得更多更好的芯片质量，同时也会提高研磨机的效率。具体地，可以设置多组研磨参数，比如研磨转速和研磨真空度，比如，所述研磨转速为4000r/m-6000r/m，所述研磨真空度大于50Kpa，在一些其他实施例中，也可以选择研磨时间等参数。
在一些其他实施例中，所述步骤S111可以包括以下步骤：
S1101：获取多组研磨参数和预设研磨厚度，所述研磨参数包括研磨转速和研磨真空度；
S1103：根据所述研磨参数和预设研磨厚度，依次对所述测试晶圆的背面进行研磨处理；
S1105：获取粘结在所述研磨保护膜上的晶粒的数量和完整性信息；
S1107：根据所述晶粒的数量和完整性信息，获取粘结在所述研磨保护膜上晶粒的第二状态信息。
同一批采用相同操作的测试晶圆通过不同的研磨过程，即可以比较其中较好的那一组研磨参数，而进行比较时，可以选择粘结在研磨保护膜上晶粒的第二状态信息作为参数，作为可选地，所述第二状态信息的获取可以选择与所述第一状态信息相同的获取方式，当然也可以选择其他能实现比较不同晶粒状态信息的方法。
作为可选地，预设研磨厚度是根据测试晶圆厚度和芯片的厚度决定的，比如可以是50um-80um。
S113：比较所述第二状态信息，其中所述晶粒第二状态信息最好的所述测试晶圆所所对应的研磨参数为预设研磨参数。
通过上述获得的第二状态信息，可以通过比较得到最佳的研磨参数，比如所述第二状态信息参考第一状态信息计算方法，就可以通过数值大小得到。
在上述提供的一种应用于小芯片的背面研磨优化方法的基础上，本说明书实施例还可以提供一种装置，所述装置可以包括：
测试晶圆获取模块，用于提供多组测试晶圆，所述测试晶圆包括形成有集成电路的正面和对应于所述正面的背面；
第一预处理模块，用于在所述正面进行预切割操作，并贴上研磨保护膜，多组所述测试晶圆贴上不同研磨保护膜；
第一状态信息获取模块，用于依次对所述测试晶圆的背面进行研磨处理，获取粘结在所述研磨保护膜上晶粒的第一状态信息；
预设研磨保护膜确定模块，用于比较所述第一状态信息，其中所述晶粒第一状态信息最好的所述测试晶圆所对应的研磨保护膜为预设研磨保护膜；
第二预处理模块，用于再次提供多组测试晶圆，对所述测试晶圆正面进行预切割操作，并贴上所述预设研磨保护膜；
第二状态信息获取模块，用于获取多组研磨参数，并对所述测试晶圆分别进行研磨，获取粘结在所述研磨保护膜上晶粒的第二状态信息，其中所述研磨参数包括研磨转速和研磨真空度；
预设研磨参数获取模块，用于比较所述第二状态信息，其中所述晶粒第二状态信息最好的所述测试晶圆所所对应的研磨参数为预设研磨参数。
通过所述装置可以实现背面研磨优化的自主化操作，提高了效率，同时也避免人为参与影响优化过程。
通过上述提供的一种应用于小芯片的背面研磨优化方法及装置可以取得如下有益效果：
1)本发明所述的一种应用于小芯片的背面研磨优化方法及装置，通过对研磨保护膜和研磨参数的合理选择，能减少在背部研磨过程中出现飞晶、裂晶等情况，提高背部研磨的质量。
2)本发明所述的一种应用于小芯片的背面研磨优化方法及装置，通过实验方式可以试验多组试验数据，获取更优的结果，避免了晶圆的浪费。
3)本发明所述的一种应用于小芯片的背面研磨优化方法及装置，由于飞晶、裂晶的减少，从而减少了对研磨机的破坏，保证了研磨机使用的安全性。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (10)

1.一种应用于小芯片的背面研磨优化方法，所述小芯片尺寸为1mm*1mm以下，其特征在于，包括以下步骤：
提供多组测试晶圆，所述测试晶圆包括形成有集成电路的正面和对应于所述正面的背面；
在所述正面进行预切割操作，并贴上研磨保护膜，多组所述测试晶圆贴上不同研磨保护膜；
采用相同的研磨参数依次对所述测试晶圆的背面进行研磨处理，获取粘结在所述研磨保护膜上晶粒的第一状态信息；
比较所述第一状态信息，其中所述晶粒第一状态信息最好的所述测试晶圆所对应的研磨保护膜为预设研磨保护膜；
再次提供多组测试晶圆，对所述测试晶圆正面进行预切割操作，并贴上所述预设研磨保护膜；
获取多组研磨参数，并对所述测试晶圆分别进行研磨，获取粘结在所述研磨保护膜上晶粒的第二状态信息，其中所述研磨参数包括研磨转速和研磨真空度；
比较所述第二状态信息，其中所述晶粒第二状态信息最好的所述测试晶圆所所对应的研磨参数为预设研磨参数。
2.根据权利要求1所述的应用于小芯片的背面研磨优化方法，其特征在于，所述在所述正面进行预切割操作，并贴上研磨保护膜，多组所述测试晶圆贴上不同研磨保护膜之前还包括：
获取多组不同类型研磨保护膜，每组所述研磨保护膜包括多个不同厚度的研磨保护膜。
3.根据权利要求1所述的应用于小芯片的背面研磨优化方法，其特征在于，所述多组所述测试晶圆贴上不同研磨保护膜包括：
多组所述测试晶圆贴上不同类型研磨保护膜，其中每组所述测试晶圆包括多个所述测试晶圆，多个所述测试晶圆贴有不同厚度研磨保护膜。
4.根据权利要求2所述的应用于小芯片的背面研磨优化方法，其特征在于，所述研磨保护膜包括UV膜E-8310、UV膜E-3281和UV膜D-210，所述研磨保护膜厚度为100um-400um。
5.根据权利要求1所述的应用于小芯片的背面研磨优化方法，其特征在于，所述依次对所述测试晶圆的背面进行研磨处理，获取粘结在所述研磨保护膜上晶粒的第一状态信息包括：
获取所述测试晶圆预设研磨厚度，并根据所述预设研磨厚度依次对所述测试晶圆的背面进行研磨处理；
获取粘结在所述研磨保护膜上的晶粒的数量和完整性信息；
根据所述晶粒的数量和完整性信息，获取粘结在所述研磨保护膜上晶粒的第一状态信息。
6.根据权利要求1所述的应用于小芯片的背面研磨优化方法，其特征在于，所述获取多组研磨参数，并对所述测试晶圆分别进行研磨，获取粘结在所述研磨保护膜上晶粒的第二状态信息，其中所述研磨参数包括研磨转速和研磨真空度包括：
获取多组研磨参数和预设研磨厚度，所述研磨参数包括研磨转速和研磨真空度；
根据所述研磨参数和预设研磨厚度，依次对所述测试晶圆的背面进行研磨处理；
获取粘结在所述研磨保护膜上的晶粒的数量和完整性信息；
根据所述晶粒的数量和完整性信息，获取粘结在所述研磨保护膜上晶粒的第二状态信息。
7.根据权利要求5或6所述的应用于小芯片的背面研磨优化方法，其特征在于，所述预设研磨厚度为50um-80um。
8.根据权利要求6所述的应用于小芯片的背面研磨优化方法，其特征在于，所述研磨转速为4000r/m-6000r/m，所述研磨真空度大于50Kpa。
9.根据权利要求1所述的应用于小芯片的背面研磨优化方法，其特征在于，对所述测试晶圆正面进行预切割操作之后还包括：
在所述测试晶圆正面形成保护层。
10.一种应用于小芯片的背面研磨优化装置，其特征在于，所述小芯片尺寸为1mm*1mm以下，所述装置包括：
测试晶圆获取模块，用于提供多组测试晶圆，所述测试晶圆包括形成有集成电路的正面和对应于所述正面的背面；
第一预处理模块，用于在所述正面进行预切割操作，并贴上研磨保护膜，多组所述测试晶圆贴上不同研磨保护膜；
第一状态信息获取模块，用于采用相同的研磨参数依次对所述测试晶圆的背面进行研磨处理，获取粘结在所述研磨保护膜上晶粒的第一状态信息；
预设研磨保护膜确定模块，用于比较所述第一状态信息，其中所述晶粒第一状态信息最好的所述测试晶圆所对应的研磨保护膜为预设研磨保护膜；
第二预处理模块，用于再次提供多组测试晶圆，对所述测试晶圆正面进行预切割操作，并贴上所述预设研磨保护膜；
第二状态信息获取模块，用于获取多组研磨参数，并对所述测试晶圆分别进行研磨，获取粘结在所述研磨保护膜上晶粒的第二状态信息，其中所述研磨参数包括研磨转速和研磨真空度；
预设研磨参数获取模块，用于比较所述第二状态信息，其中所述晶粒第二状态信息最好的所述测试晶圆所对应的研磨参数为预设研磨参数。
CN202010559436.XA 2020-06-18 2020-06-18 一种应用于小芯片的背面研磨优化方法及装置 Active CN111883448B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010559436.XA CN111883448B (zh) 2020-06-18 2020-06-18 一种应用于小芯片的背面研磨优化方法及装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010559436.XA CN111883448B (zh) 2020-06-18 2020-06-18 一种应用于小芯片的背面研磨优化方法及装置

Publications (2)

Publication Number Publication Date
CN111883448A CN111883448A (zh) 2020-11-03
CN111883448B true CN111883448B (zh) 2022-04-15

Family

ID=73156651

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010559436.XA Active CN111883448B (zh) 2020-06-18 2020-06-18 一种应用于小芯片的背面研磨优化方法及装置

Country Status (1)

Country Link
CN (1) CN111883448B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012228745A (ja) * 2011-04-26 2012-11-22 Sumco Corp 研磨装置、および、研磨方法
CN103441103A (zh) * 2013-08-29 2013-12-11 华进半导体封装先导技术研发中心有限公司 晶圆切割方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5599423A (en) * 1995-06-30 1997-02-04 Applied Materials, Inc. Apparatus and method for simulating and optimizing a chemical mechanical polishing system
US6213848B1 (en) * 1999-08-11 2001-04-10 Advanced Micro Devices, Inc. Method for determining a polishing recipe based upon the measured pre-polish thickness of a process layer
US6439964B1 (en) * 1999-10-12 2002-08-27 Applied Materials, Inc. Method of controlling a polishing machine
CN106716603B (zh) * 2015-09-15 2020-01-07 古河电气工业株式会社 半导体晶圆表面保护用粘合带
CN109742017B (zh) * 2019-01-25 2020-11-13 北京半导体专用设备研究所（中国电子科技集团公司第四十五研究所） 晶圆减薄工艺
CN110024102B (zh) * 2019-02-26 2020-10-30 长江存储科技有限责任公司 用于在晶圆表面贴黏胶膜的方法和装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012228745A (ja) * 2011-04-26 2012-11-22 Sumco Corp 研磨装置、および、研磨方法
CN103441103A (zh) * 2013-08-29 2013-12-11 华进半导体封装先导技术研发中心有限公司 晶圆切割方法

Also Published As

Publication number Publication date
CN111883448A (zh) 2020-11-03

Similar Documents

Publication Publication Date Title
CN103681297B (zh) 晶片加工方法
JP5307593B2 (ja) 積層ウェーハの分割方法
KR102216978B1 (ko) 서포트 플레이트, 서포트 플레이트의 형성 방법 및 웨이퍼 가공 방법
US7833601B2 (en) Methods for releasably attaching support members to microfeature workpieces and microfeature assemblies formed using such methods
JP2011124266A (ja) ウエーハの加工方法
JP2015217461A (ja) ウェーハの加工方法
US20080188061A1 (en) Method of protecting front surface structure of wafer and method of wafer dividing
GB2351606A (en) Semiconductor wafer holder with process data memory
CN105097631B (zh) 晶片的加工方法及中间部件
JPH11307488A (ja) 半導体装置、その製造方法、加工ガイドおよびその加工装置
CN107808821B (zh) 层叠晶片的加工方法
CN108987268A (zh) 晶片的加工方法
CN111883448B (zh) 一种应用于小芯片的背面研磨优化方法及装置
US20130264686A1 (en) Semiconductor wafer processing
JP6657020B2 (ja) ウェーハの加工方法
JP5486865B2 (ja) 金属層付きチップの製造方法
JP2007180252A (ja) 半導体装置の製造方法
TW201126586A (en) Wafer processing method
TWI722002B (zh) 製造電子組件或晶粒的方法
JP2008293508A (ja) 半導体ウエハの加工方法および半導体ウエハ支持部材
CN111668110B (zh) 半导体芯片的封装方法
US6944370B2 (en) Method of processing a semiconductor wafer
JP2010093005A (ja) ウエーハの加工方法
CN112117186A (zh) 晶圆切割方法
JP2003273042A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant