CN111697080A - 半导体元胞单元、制造方法和半导体器件 - Google Patents

半导体元胞单元、制造方法和半导体器件 Download PDF

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Abstract

本申请提供一种半导体元胞单元、制造方法和半导体器件，该元胞单元包括：基底；外延层，生长在所述基底上；体区，形成于所述外延层上；源区，形成于所述体区上；栅极沟槽，依次穿过所述源区和所述体区，并延伸至与所述外延层接触；注入区，形成于所述外延层内，并位于所述栅极沟槽之下，所述注入区的掺杂类型与所述外延层的掺杂类型相同。本申请通过在栅极沟槽底部下方形成与外延层掺杂类型相同的注入区，来降低沟槽底部与外延层的电阻，进而提高半导体器件的性能。

Description

半导体元胞单元、制造方法和半导体器件
技术领域
本申请涉及半导体技术领域，具体而言，涉及一种半导体元胞单元、制造方法和半导体器件。
背景技术
场效应管，是利用控制输入回路的电场效应来控制输出回路电流的一种半导体器件。MOSFET(MetalOxideSemiconductorFieldEffect Transistor，金属氧化物半导体场效应管)，是场效应管的一种。沟槽式MOSFET，即栅极采用沟槽式结构。沟槽式MOSFET，属于高元胞密度器件，因其具有低导通电阻、低栅漏电荷密度的特点。同时，由于其沟道是垂直的，可进一步提高其沟道密度，减小芯片尺寸，使功率场效应管的微型封装成为现实，上述优点使得沟槽式MOSFET被广泛应用在各类电子产品中。
沟槽式MOSFET的栅极与漏源之间的沟道通过氧化层绝缘，加在栅极上的控制电压不需要提供电流，而是通过电场的感应在沟道侧积聚电荷形成漏极D与源极S之间的电流通路，因此它又称为绝缘栅场效应晶体管。正是因为这个特性，场效应管可以很好地并联使用。场效应管在设计时采用了元胞结构，即每个场效应管由成千上万个元胞单元并联组成，场效应管导通时由成千上万个元胞单元的沟道并联导电。
然而，在普通沟槽MOSFET结构中，由沟道区流出的电流在进入外延体区后以近似45°的发散角向漏区扩展，电流在整个外延层的分布不均匀，使沟槽底部区域附近的电势分布不均匀，进而使得导通电阻升高，不利于沟槽式MOSFET的功率输出，因此，如何降低沟槽式MOSFET导通电阻成为一个亟待解决的问题。
发明内容
本申请实施例的目的在于提供一种半导体元胞单元、制造方法和半导体器件，用以通过在栅极沟槽底部下方形成与外延层掺杂类型相同的注入区，来降低沟槽底部与外延层的电阻，进而提高半导体器件的性能。
本申请实施例第一方面提供了一种半导体元胞单元，包括：基底；外延层，生长在所述基底上；体区，形成于所述外延层上；源区，形成于所述体区上；栅极沟槽，依次穿过所述源区和所述体区，并延伸至与所述外延层接触；注入区，形成于所述外延层内，并位于所述栅极沟槽之下，所述注入区的掺杂类型与所述外延层的掺杂类型相同。
于一实施例中，所述注入区的掺杂浓度大于所述外延层的掺杂浓度。
于一实施例中，所述注入区的掺杂浓度范围为60kev/2.0E12至60kev/6.0E12。
于一实施例中，所述注入区形成于所述栅极沟槽的底部下方。
于一实施例中，所述注入区形成于所述栅极沟槽的底部下方的深度范围为0.05μm至0.1μm。
于一实施例中，所述外延层的厚度范围为2.5μm至3.0μm。
于一实施例中，所述栅极沟槽的深度范围为0.6μm至1.0μm。
于一实施例中，还包括：接触孔，穿过所述源区，并延伸至与所述体区接触；引出电极，通过所述接触孔连接于所述体区。
于一实施例中，所述栅极沟槽内壁形成有栅极氧化层。
于一实施例中，所述栅极沟槽内部填充有半导体材料。
于一实施例中，还包括：漏区，形成于所述基底上且背向所述外延层的一侧。
本申请实施例第二方面提供了一种半导体制造方法，包括：在基底的表面形成外延层；在所述外延层上形成栅极沟槽，所述栅极沟槽延伸至所述外延层内部；向所述栅极沟槽的底部注入掺杂物，以在所述栅极沟槽底部以下形成注入区；其中，所述注入区的掺杂类型与所述外延层的掺杂类型相同；在所述栅极沟槽内形成半导体栅极。
于一实施例中，所述在所述外延层上形成栅极沟槽，所述栅极沟槽延伸至所述外延层内部，包括：在所述外延层的表面形成掩膜层；蚀刻所述掩膜层，以在所述外延层的表面形成所述掩膜层构成的间隙；从所述间隙向所述外延层内部蚀刻，以在所述外延层内形成所述栅极沟槽。
于一实施例中，采用自对准干蚀刻方式形成所述栅极沟槽，所述栅极沟槽的蚀刻深度范围为0.6μm至1.0μm。
于一实施例中，所述向所述栅极沟槽的底部注入掺杂物，以在所述栅极沟槽底部以下形成注入区，包括：在所述栅极沟槽内形成牺牲层，所述牺牲层覆盖所述栅极沟槽内壁；蚀刻掉位于所述栅极沟槽内底部的所述牺牲层，以使所述栅极沟槽内底部形成开口，所述开口暴露所述外延层；从所述开口处，向所述栅极沟槽的底部注入掺杂物，以在所述栅极沟槽的底部以下形成所述注入区。
于一实施例中，多次从所述开口处向所述栅极沟槽的底部注入所述掺杂物，以使所述注入区的掺杂浓度大于所述外延层的掺杂浓度；所述注入区的掺杂浓度范围为60kev/2.0E12至60kev/6.0E12。
于一实施例中，所述注入区位于所述栅极沟槽底部下方的深度范围为0.05μm至0.1μm。
于一实施例中，所述在所述栅极沟槽内形成半导体栅极，包括：蚀刻去除全部的所述掩膜层和所述牺牲层，暴露出所述栅极沟槽内壁和所述外延层表面；在所述栅极沟槽内壁形成栅极氧化层，所述栅极氧化层从所述栅极沟槽内壁延伸至所述外延层的表面；在所述栅极沟槽内沉积半导体材料，形成所述半导体栅极。
于一实施例中，还包括：在所述外延层内形成体区，所述体区分布在所述栅极沟槽周围；在所述体区上形成源区。
于一实施例中，蚀刻所述栅极氧化层和所述源区，形成接触孔，所述接触孔穿过所述源区，并延伸至与所述体区接触；在所述接触孔内注入导电材料，并在所述栅极氧化层表面形成引出电极。
于一实施例中，在所述基底背向所述外延层的一侧形成漏区。
本申请实施例第三方面提供了一种半导体器件，包括：多个如本申请实施例第一方面所述的元胞单元。
本申请提供的半导体元胞单元、制造方法和半导体器件，通过在外延层内形成同类型掺杂的注入区，并将注入区形成于栅极沟槽的底部下方，可以有效降低外延层的电阻，进而可以降低元胞单元的导通电阻，进而提高半导体器件的工作性能。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1A为本申请一实施例的半导体器件的示意图；
图1B为本申请一实施例的元胞单元的结构示意图；
图1C为本申请一实施例的元胞单元的结构示意图；
图2为本申请一实施例的半导体制造方法的流程意图；
图3A为本申请一实施例的半导体制造方法的流程意图；
图3B至图3O为本申请一实施例的半导体制造方法的工艺过程示意图。
附图标记：
1-半导体器件，10-元胞单元，110-基底，120-外延层，121-掩膜层，122-间隙，130-栅极沟槽，131-牺牲层，132-开口，133-栅极氧化层，134-半导体栅极，140-注入区，150-体区，160-源区，161-接触孔，170-引出电极，180-漏区，RSOURCE-源区电阻，RCH-导通通道电阻，RAC-通道与外延层接触面的电阻，REPI-外延层电阻，RSUB-基底电阻。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。在本申请的描述中，术语“上”、“下”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
请参看图1A，其为本申请一实施例的半导体器件1的示意图，本实施例的半导体器件1包括：多个半导体元胞单元10，各个元胞单元10之间电性连接。半导体器件1可以作为功率器件应用于电路中，比如可以应用于开关电路或放大电路中。
于一实施例中，每个元胞单元10在沟道底部增加离子布值的注入区140，即在栅极沟槽130底部与外延层120增加一道浓度相对于外延层120较高的离子布值(注入区140)，其中此离子布值与外延层120掺杂类型相同，来降低沟槽底部与外延层120的电阻率。
请参看图1B，其为本申请一实施例的半导体元胞单元10的示意图，每个元胞单元10可以包括：漏区180、基底110、外延层120、体区150、源区160、栅极沟槽130和注入区140。
本实施例的元胞单元10的结构组成具体如下：
基底110，为N+型掺杂或者N++型重掺杂基底110，其掺杂材料可以是砷或磷，基底110的电阻值一般小于0.001ohm-cm。
外延层120，为N-型掺杂，生长在基底110上，其掺杂材料可以是砷或磷。
于一实施例中，外延层120的厚度范围可以在2.5μm至3.0μm，外延层120的电阻值可以落在0.05ohm-cm至0.12ohm-cm的范围内。
漏区180，形成于基底110上且背向外延层120的一侧。
体区150，为P-型体区150，形成于外延层120上，其掺杂材料可以是硼。
源区160，可以在P-型体区150上形成有浅N+型源区160，其掺杂材料可以是砷或磷。
于一实施例中，源区160也可以是P型源区160，同时体区150需要替换成N型体区150。
栅极沟槽130，可以采用自对准沟槽干蚀刻工艺形成“U”型栅极沟槽130，其依次穿过N+型源区160和P-型体区150，并延伸至与N-型外延层120接触。
于一实施例中，栅极沟槽130的蚀刻深度范围可以为0.6μm至1.0μm。
于一实施例中，还包括：接触孔161，穿过源区160，并延伸至与体区150接触。引出电极170，通过接触孔161连接于体区150。该引出电极170可以通过接触孔161的金属材料连通体区150和源区160，并引出到外表面。
于一实施例中，栅极沟槽130内壁形成有栅极氧化层133，可以通过化学气相沉积工艺或者热氧化工艺，在整个栅极沟槽130内形成栅极氧化物。
于一实施例中，内壁形成有栅极氧化层133的栅极沟槽130内部填充有半导体材料，用以形成半导体栅极134。该半导体材料可以是多晶硅。可以通过低压力化学气相沉积工艺在栅极沟槽130内部沉积多晶硅。
注入区140，形成于N-型外延层120内，并位于栅极沟槽130之下，注入区140的掺杂类型与N-型外延层120的掺杂类型相同，在外延层120的掺杂类型为N-型时，注入区140的掺杂类型也为N-型。
于一实施例中，注入区140形成于栅极沟槽130的底部下方。
于一实施例中，注入区140形成于栅极沟槽130的底部下方的深度范围为0.05μm至0.1μm，以使注入区140处于沟道的下面。
于一实施例中，注入区140的掺杂浓度大于外延层120的掺杂浓度。
如图1C所示，在实际应用中，元胞单元10的导通电阻RDS(ON)可以为：源区电阻RSOURCE、导通通道电阻RCH、通道与外延层接触面的电阻RAC、外延层电阻REPI和基底电阻RSUB之和(即RDS(ON)＝RSOURCE+RCH+RAC+REPI+RSUB)，半导体元胞单元10的导通电阻RDS(ON)越小，半导体器件1的工作性能相应的也会较好。
而在低压MOSFET元件中，在维持必需的崩溃电压下，直接通过降低外延浓度或厚度来降低导通电阻RDS(ON)是不可行的，因为直接降低外延层电阻REPI或厚度可能导致崩溃电压过低，影响半导体器件1性能。
于一实施例中，以低压MOSFET小于20V的元件为例，注入区140的掺杂浓度范围为60kev/2.0E12至60kev/6.0E12，此范围内，在实际的模拟计算中，可以将元胞单元10的实际导通电阻RDS(ON)降低2％-8％，且不影响崩溃电压(BVDss)和通道导通电压(VTH)。
于一实施例中，当栅极沟槽130底部增加离子布值的浓度为60KeV/4.0E12的条件下，最终可以得到实际的导通电阻RDS(ON)落在2.1mohm-cm至2.3mohm-cm，导通电阻RDS(ON)降低了4％-5％。实现了在低压MOSFET元件上要保有超低导通电阻RDS(ON)，同时维持应有的崩溃电压的效果。
在普通沟槽式MOSFET结构中，由沟道区流出的电流在进入外延层120后，会以近似45度的发散角向漏区180扩展。上述元胞单元10，在引入浓度相对于外延层120较高的离子布值的注入区140后，使得电流在整个外延层120的分布更加均匀，发散角度更大，从而降低了器件的导通电阻RDS(ON)。同时这也使沟槽底部区域附近的电势分布更加均匀。
由上述元胞单元10组成的半导体器件1，同样芯片尺寸下可以增加更密集的渠道数量(电流密度增加)进而降低导通电阻RDS(ON)。
请参看图2，其为本申请一实施例的半导体制造方法的流程图，该方法可以用于制造如图1A至图1C所示的元胞单元10的工艺中，用以改善半导体器件1的性能。该方法可以包括去下步骤：
步骤201：在基底110的表面形成外延层120。
在本步骤中，外延层120生长在基底110上。以N+型掺杂基底110为例，其掺杂材料可以是砷或磷，基底110的电阻值一般小于0.001ohm-cm。外延层120可以为N-型掺杂，其掺杂材料可以是砷或磷。于一实施例中，外延层120的厚度范围可以在2.5μm至3.0μm，外延层120的电阻值可以落在0.05ohm-cm至0.12ohm-cm的范围内。
步骤202：在外延层120上形成栅极沟槽130，栅极沟槽130延伸至外延层120内部。
在本步骤中，可以采用自对准干蚀刻工艺，在从外延层120表面开始蚀刻，并延伸至外延层120内部，形成栅极沟槽130，该栅极沟槽130用于后续形成半导体栅极134。
步骤203：向栅极沟槽130的底部注入掺杂物，以在栅极沟槽130底部以下形成注入区140。其中，注入区140的掺杂类型与外延层120的掺杂类型相同。
在本步骤中，通过向半导体栅极134的栅极沟槽130底部注入掺杂类型与外延层120的掺杂类型相同的掺杂物，比如在外延层120的掺杂类型为N-型时，注入区140的掺杂类型也为N-型。以在栅极沟槽130底部以下形成注入区140，该注入区140的掺杂物可以均衡电压在元胞单元10中的分布，进而降低元胞单元10的导通电阻。
步骤204：在栅极沟槽130内形成半导体栅极134。
在本步骤中，形成注入区140之后，再进行半导体栅极134的制造工艺，可以保证半导体栅极134不受注入区140工艺的影响，进而维持元胞单元10的基本性能。
上述半导体制造方法，通过通过向栅极的栅极沟槽130底部，注入与外延层120掺杂类型相同的掺杂物，可以降低半导体芯片的导通电阻，进而改善半导体器件1的性能。
请参看图3A，其为本申请一实施例的半导体制造方法的流程图，该方法可以用于制造如图1A至图1C所示的元胞单元10的工艺中，用以改善半导体器件1的性能。该方法可以包括去下步骤：
步骤301：在基底110的表面形成外延层120。详细参见上述实施例中对步骤201的描述。
步骤302：在外延层120的表面形成掩膜层121。
在本步骤中，如图3C所示，该掩膜层121可以为硬质掩膜层121，可以通过CVD(Chemical Vapor Deposition，化学气相沉积)在外延层120表面生成无机薄膜材料，形成该掩膜层121。
步骤303：蚀刻掩膜层121，以在外延层120的表面形成掩膜层121构成的间隙122。
在本步骤中，如图3D所示，然后蚀刻掩膜层121，以在外延层120的表面形成掩膜层121构成的间隙122，可以藉由光刻定义硬质掩膜层121干蚀刻法，蚀刻掉部分掩膜层121，以在外延层120的表面形成掩膜层121构成的间隙122，该间隙122可以暴露外延层120。
步骤304：从间隙122向外延层120内部蚀刻，以在外延层120内形成栅极沟槽130。
在本步骤中，如图3E所示，采用自对准干蚀刻工艺，从间隙122向外延层120内部蚀刻，以在外延层120内形成“U”型栅极沟槽130。栅极沟槽130的蚀刻深度范围可以为0.6μm至1.0μm。
步骤305：在栅极沟槽130内形成牺牲层131，牺牲层131覆盖栅极沟槽130内壁。
在本步骤中，如图3F所示，可以藉由热氧化的工艺方法，在栅极沟槽130的内壁形成牺牲层131，牺牲层131的厚度范围可以为68A至500A。牺牲层131可以改善元胞单元10在制造工艺中的损伤。
步骤306：蚀刻掉位于栅极沟槽130内底部的牺牲层131，以使栅极沟槽130内底部形成开口132，开口132暴露外延层120。
在本步骤中，如图3G所示，可以采用干蚀刻的工艺方法，将位于栅极沟槽130内底部的部分牺牲层131蚀刻去除掉，并形成开口132，从开口132处暴露出外延层120的材料。
步骤307：从开口132处，向栅极沟槽130的底部注入掺杂物，以在栅极沟槽130的底部以下形成注入区140。
在本步骤中，如图3H所示，开口132暴露出了栅极沟槽130底部的外延层120，可以从开口132处，向栅极沟槽130底部的外延层120注入掺杂物，掺杂物会在栅极沟槽130底部的外延层120内形成注入区140。通过牺牲氧化层干蚀刻后的开口132结构，可以定义注入区140掺杂后的形貌，有效控制注入区140掺杂物的均匀性，让掺杂更为集中在栅极沟槽130底部区域，使其在不影响通道浓度的情况下降低元胞单元10的导通电阻，保证元胞单元10具有稳定的导通电压。
于一实施例中，可以采用多次注入的方式，从开口132处向栅极沟槽130的底部注入掺杂物，以使注入区140的掺杂浓度大于外延层120的掺杂浓度。掺杂物的材质可以是砷或者磷。注入区140的掺杂浓度范围为60kev/2.0E12至60kev/6.0E12。
于一实施例中，注入区140形成在栅极沟槽130的底部下方的深度范围为0.05μm至0.1μm，以使注入区140处于沟道的下面。
步骤308：蚀刻去除全部的掩膜层121和牺牲层131，暴露出栅极沟槽130内壁和外延层120表面。
在本步骤中，如图3I所示，可以藉由湿式蚀刻法，去除全部的掩膜层121和牺牲层131，以使栅极沟槽130内壁和外延层120表面暴露出来。
步骤309：在栅极沟槽130内壁形成栅极氧化层133，栅极氧化层133从栅极沟槽130内壁延伸至外延层120的表面。
在本步骤中，如图3J所示，可以通过化学气相沉积工艺或者热氧化工艺，在整个栅极沟槽130内生成氧化物，以形成栅极氧化层133，该栅极氧化层133从栅极沟槽130内壁延伸至外延层120的表面。
步骤310：在栅极沟槽130内沉积半导体材料，形成半导体栅极134。
在本步骤中，如图3J所示，可以通过低压力化学气相沉积工艺向栅极沟槽130内部沉积半导体材料，该半导体材料可以是多晶硅，以形成半导体栅极134。
步骤311：在外延层120内形成体区150，体区150分布在栅极沟槽130周围。
在本步骤中，如图3K所示，体区150靠近外延层120的上表面，可以藉由扩散工艺形成体区150，比如在炉管温度1000℃情况下，推进20至30分钟左右，最后使得栅极沟槽130可以穿过体区150延伸至外延层120内部。体区150掺杂类型可以为P-，其掺杂材料可以是硼。
步骤312：在体区150上形成源区160。
在本步骤中，如图3L所示，可以在P-型体区150上形成有浅N+型源区160，其掺杂材料可以是砷或磷。
于一实施例中，源区160也可以是P型源区160，同时体区150需要替换成N型体区150140。
步骤313：蚀刻栅极氧化层133和源区160，形成接触孔161，接触孔161穿过源区160，并延伸至与体区150接触。
在本步骤中，如图3M所示，可以首先在栅极氧化层133上沉积另一层氧化层，然后采用干蚀刻工艺，从该氧化层开始蚀刻，一直延伸贯穿源区160，使得形成的接触孔161穿过源区160，延伸至与体区150接触。
步骤314：在接触孔161内注入导电材料，并在栅极氧化层133表面形成引出电极170。
在本步骤中，如图3N所示，可以在接触孔161内填充金属材料，用以导电，并在栅极氧化层133表面覆盖金属层，形成引出电极170，该引出电极170可以通过接触孔161的金属材料连通体区150和源区160，并将其引出到外表面。
步骤315：在基底110背向外延层120的一侧形成漏区180。
在本步骤中，如图3N所示，可以在基底110的背面形成漏区180，使得元胞单元10形成垂直走向的漏源电流方向，减小元胞单元10的体积。
如图3O所示，在实际应用中，元胞单元10的导通电阻RDS(ON)可以为：源区电阻RSOURCE、导通通道电阻RCH、通道与外延层120接触面的电阻RAC、外延层120电阻REPI和基底110电阻RSUB之和(即RDS(ON)＝RSOURCE+RCH+RAC+REPI+RSUB)，半导体元胞单元10的导通电阻RDS(ON)越小，半导体器件1的工作性能相应的越好。
于一实施例中，以低压MOSFET小于20V的元件为例，注入区140的掺杂浓度范围为60kev/2.0E12至60kev/6.0E12，此范围内，在实际的模拟计算中，可以将元胞单元10的实际导通电阻RDS(ON)降低2％-8％，且不影响崩溃电压(BVDss)和通道导通电压(VTH)。
于一实施例中，当栅极沟槽130底部增加离子布值的浓度为60KeV/4.0E12的条件下，最终可以得到实际的导通电阻RDS(ON)落在2.1mohm-cm至2.3mohm-cm，导通电阻RDS(ON)降低了4％-5％。实现了在低压MOSFET元件上要保有超低导通电阻RDS(ON)，同时维持应有的崩溃电压的效果。
上述半导体制造方法，通过在栅极沟槽130底部与外延体层增加于外延层120相同同掺杂类型的离子布值来降低元胞单元10的导通电阻RDS。其中，通过控制牺牲氧化层结构的工艺方式，有效控制注入区140离子布值的均匀性，使得注入区140集中在栅极沟槽130底部，降低外延层120阻值，实现了在不影响通道浓度的条件下，使元件能维持稳定的导通电压。
以上仅为本申请的优选实施例而已，并不用于限制本申请。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (18)

1.一种半导体元胞单元，其特征在于，包括：
基底；
外延层，生长在所述基底上；
体区，形成于所述外延层上；
源区，形成于所述体区上；
栅极沟槽，依次穿过所述源区和所述体区，并延伸至与所述外延层接触；
注入区，形成于所述外延层内，并位于所述栅极沟槽之下，所述注入区的掺杂类型与所述外延层的掺杂类型相同。
2.根据权利要求1所述的元胞单元，其特征在于，所述注入区的掺杂浓度大于所述外延层的掺杂浓度。
3.根据权利要求1所述的元胞单元，其特征在于，所述注入区的掺杂浓度范围为60kev/2.0E12至60kev/6.0E12。
4.根据权利要求1所述的元胞单元，其特征在于，所述注入区形成于所述栅极沟槽的底部下方。
5.根据权利要求4所述的元胞单元，其特征在于，所述注入区形成于所述栅极沟槽的底部下方的深度范围为0.05μm至0.1μm。
6.根据权利要求1所述的元胞单元，其特征在于，所述外延层的厚度范围为2.5μm至3.0μm。
7.根据权利要求1所述的元胞单元，其特征在于，所述栅极沟槽的深度范围为0.6μm至1.0μm。
8.根据权利要求1所述的元胞单元，其特征在于，还包括：
接触孔，穿过所述源区，并延伸至与所述体区接触；
引出电极，通过所述接触孔连接于所述体区。
9.根据权利要求1所述的元胞单元，其特征在于，还包括：
漏区，形成于所述基底上且背向所述外延层的一侧。
10.一种半导体制造方法，其特征在于，包括：
在基底的表面形成外延层；
在所述外延层上形成栅极沟槽，所述栅极沟槽延伸至所述外延层内部；
向所述栅极沟槽的底部注入掺杂物，以在所述栅极沟槽底部以下形成注入区；其中，所述注入区的掺杂类型与所述外延层的掺杂类型相同；
在所述栅极沟槽内形成半导体栅极。
11.根据权利要求10所述的方法，其特征在于，所述在所述外延层上形成栅极沟槽，所述栅极沟槽延伸至所述外延层内部，包括：
在所述外延层的表面形成掩膜层；
蚀刻所述掩膜层，以在所述外延层的表面形成所述掩膜层构成的间隙；
从所述间隙向所述外延层内部蚀刻，以在所述外延层内形成所述栅极沟槽。
12.根据权利要求11所述的方法，其特征在于，所述向所述栅极沟槽的底部注入掺杂物，以在所述栅极沟槽底部以下形成注入区，包括：
在所述栅极沟槽内形成牺牲层，所述牺牲层覆盖所述栅极沟槽内壁；
蚀刻掉位于所述栅极沟槽内底部的所述牺牲层，以使所述栅极沟槽内底部形成开口，所述开口暴露所述外延层；
从所述开口处，向所述栅极沟槽的底部注入掺杂物，以在所述栅极沟槽的底部以下形成所述注入区。
13.根据权利要求12所述的方法，其特征在于，多次从所述开口处向所述栅极沟槽的底部注入所述掺杂物，以使所述注入区的掺杂浓度大于所述外延层的掺杂浓度；
所述注入区的掺杂浓度范围为60kev/2.0E12至60kev/6.0E12。
14.根据权利要求12所述的方法，其特征在于，所述在所述栅极沟槽内形成半导体栅极，包括：
蚀刻去除全部的所述掩膜层和所述牺牲层，暴露出所述栅极沟槽内壁和所述外延层表面；
在所述栅极沟槽内壁形成栅极氧化层，所述栅极氧化层从所述栅极沟槽内壁延伸至所述外延层的表面；
在所述栅极沟槽内沉积半导体材料，形成所述半导体栅极。
15.根据权利要求10所述的方法，其特征在于，还包括：
在所述外延层内形成体区，所述体区分布在所述栅极沟槽周围；
在所述体区上形成源区。
16.根据权利要求15所述的方法，其特征在于，还包括：
蚀刻所述栅极氧化层和所述源区，形成接触孔，所述接触孔穿过所述源区，并延伸至与所述体区接触；
在所述接触孔内注入导电材料，并在所述栅极氧化层表面形成引出电极。
17.根据权利要求16所述的方法，其特征在于，还包括：
在所述基底背向所述外延层的一侧形成漏区。
18.一种半导体器件，其特征在于，包括：多个如上述权利要求1至9中任一项所述的元胞单元。
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