CN107919149A - 半导体器件 - Google Patents

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Abstract

提供一种半导体器件。半导体器件可以包括输入信息信号发生电路和命令发生电路。输入信息信号发生电路可以被配置为同步于分频时钟信号被输入的时间点来锁存命令。命令发生电路可以被配置为同步于倍频时钟信号来移位锁存的命令的相位以移位命令。

Description

半导体器件
相关申请的交叉引用
本申请要求2016年10月6日提交的申请号为10-2016-0129366的韩国申请的优先权，其通过引用整体合并于此。
技术领域
本公开的实施例总体而言可以涉及一种用倍频时钟信号来移位命令的相位的半导体器件。
背景技术
随着开发以高速度操作的半导体***，对构成每个半导体***的半导体器件之间的高数据传输速率(或高带宽的数据通信)的需求已经增加。响应于这种需求，已经提出了各种电路方案以获得串行输入到半导体器件或从半导体器件输出的数据的高传输速率或高带宽。此外，为了获得并行数据，在半导体器件中产生包括不同相位的时钟信号(例如，多相分频时钟信号)，并且该时钟信号被用于输入或输出数据。由于根据半导体器件的内部操作的各种延迟，用于控制半导体器件的操作的命令可以被移相。
发明内容
根据实施例，可以提供一种半导体器件。半导体器件可以包括输入信息信号发生电路和命令发生电路。输入信息信号发生电路可以被配置为同步于分频时钟信号被输入的时间点来锁存命令。命令发生电路可以被配置为同步于倍频时钟信号来移位锁存的命令的相位以移位命令。
附图说明
图1是图示根据实施例的半导体器件的配置的框图。
图2是图示包括在图1的半导体器件中的分频电路的配置的框图。
图3是图示包括在图1的半导体器件中的输入信息信号发生电路的配置的框图。
图4是图示包括在图3的输入信息信号发生电路中的编码器的示例的电路图。
图5是图示包括在图3的输入信息信号发生电路中的编码器的另一示例的电路图。
图6是图示根据实施例的包括在半导体器件中的输入信息信号发生电路的操作的图表。
图7是图示包括在图1的半导体器件中的移位电路的配置的框图。
图8是图示包括在图1的半导体器件中的内部命令发生电路的电路图。
图9是图示根据实施例的半导体器件的操作的时序图。
图10是图示根据实施例的半导体器件的配置的框图。
图11是图示包括在图10的半导体器件中的分频电路的配置的框图。
图12是图示包括在图10的半导体器件中的输入信息信号发生电路的配置的框图。
图13是图示根据实施例的包括在半导体器件中的输入信息信号发生电路的操作的图表。
图14是图示包括在图10的半导体器件中的移位电路的配置的框图。
图15是图示包括在图10的半导体器件中的内部命令发生电路的电路图。
图16是图示采用参考图1至图15所述的至少一个半导体器件的电子***的配置的框图。
具体实施方式
下面将参考附图描述本公开的各种实施例。然而，本文中所描述的实施例仅用于说明的目的，并非意在限制本公开的范围。
各种实施例可以针对移位命令的相位的半导体器件。
参考图1，根据实施例的半导体器件可以包括分频电路10、输入信息信号发生电路20、命令发生电路30以及存储电路40。
分频电路10可以响应于时钟信号CLK产生第一分频时钟信号至第四分频时钟信号ICLK<1:4>。分频电路10可以对时钟信号CLK的频率进行分频以产生第一分频时钟信号至第四分频时钟信号ICLK<1:4>。分频电路10可以对时钟信号CLK的频率进行分频以产生具有不同相位的第一分频时钟信号至第四分频时钟信号ICLK<1:4>。可以产生第一分频时钟信号至第四分频时钟信号ICLK<1:4>以使它们之间具有，例如但不限于，90度的相位差。分频电路10还可以产生具有低频的第一倍频时钟信号至第四倍频时钟信号(图2的CLK4A、CLK4B、CLK4C和CLK4D)，该低频为时钟信号CLK的频率的(4N)分之一(其中，数字“N”可以是自然数)。即，第一倍频时钟信号至第四倍频时钟信号(图2的CLK4A、CLK4B、CLK4C和CLK4D)可以被产生具有时钟信号CLK的周期“4N”倍大的周期。
输入信息信号发生电路20可以响应于命令CMD并且同步于第一分频时钟信号至第四分频时钟信号ICLK<1:4>来产生第一输入信息信号MS和第二输入信息信号LS。输入信息信号发生电路20可以根据命令CMD的输入时刻、同步于第一分频时钟信号至第四分频时钟信号ICLK<1:4>来产生具有特定组合(即，逻辑电平组合)的第一输入信息信号MS和第二输入信息信号LS。输入信息信号发生电路20可以产生如果第一输入信息信号MS和第二输入信息信号LS产生则被使能的输入命令CMDI。输入信息信号发生电路20可以产生如果命令CMD被输入到输入信息信号发生电路20则被使能的输入命令CMDI。
可以从同步于时钟信号CLK输入到外部引脚的信号来产生命令CMD。可以通过对在时钟信号CLK被切换预定次数的期间输入到外部引脚的信号进行解码来产生命令CMD。例如，可以通过对在第一次切换时钟信号CLK时输入的信号以及在第二次切换时钟信号CLK时输入的信号进行解码来产生命令CMD。命令CMD可以对应于用于执行半导体器件的内部操作(诸如读取操作或写入操作)的信号。稍后将描述第一输入信息信号MS和第二输入信息信号LS的组合(即，逻辑电平组合)。
命令发生电路30可以包括移位电路31和内部命令发生电路32。
移位电路31可以同步于第一倍频时钟信号CLK4A来移位第一输入信息信号MS和第二输入信息信号LS的相位，以产生第一控制信号MSO和第二控制信号LSO。移位电路31可以同步于第一倍频时钟信号CLK4A来移位输入命令CMDI的相位，以产生移位命令CMDO。在移位电路31中第一输入信息信号MS和第二输入信息信号LS被移位的相位量可以根据实施例而被设置为不同。在移位电路31中输入命令CMDI被移位的相位量可以根据实施例而被设置为不同。第一输入信息信号MS和第二输入信息信号LS的相移可以被设置为等于输入命令CMDI的相移。
内部命令发生电路32可以根据第一控制信号MSO和第二控制信号LSO的组合，同步于第一分频时钟信号至第四分频时钟信号ICLK<1:4>来将移位命令CMDO输出为内部命令ICMD。内部命令发生电路32可以根据对第一控制信号MSO和第二控制信号LSO进行解码的结果，同步于第一分频时钟信号至第四分频时钟信号ICLK<1:4>来将移位命令CMDO输出为内部命令ICMD。可以根据第一控制信号MSO和第二控制信号LSO的组合来控制从内部命令发生电路32输出内部命令ICMD的时间点。内部命令发生电路32可以根据产生第一分频时钟信号至第四分频时钟信号ICLK<1:4>的时间点来将移位命令CMDO输出为内部命令ICMD。
具有上述配置的命令发生电路30可以同步于第一倍频时钟信号CLK4A来移位输入命令CMDI以产生移位命令CMDO，以及可以同步于第一分频时钟信号到第四分频时钟信号ICLK<1:4>来将移位命令CMDO输出为内部命令ICMD。
存储电路40可以被实现为包括响应于内部命令ICMD储存或输出数据的多个存储单元。存储电路40可以使用用于接收或输出数据的易失性存储电路或非易失性存储电路来实现。
参考图2，分频电路10可以包括倍频时钟发生电路11和分频时钟发生电路12。
倍频时钟发生电路11可以响应于时钟信号CLK产生第一倍频时钟信号至第四倍频时钟信号CLK4A、CLK4B、CLK4C和CLK4D。倍频时钟发生电路11可以产生具有低频的第一倍频时钟信号到第四倍频时钟信号CLK4A、CLK4B、CLK4C和CLK4D，该低频为时钟信号CLK的频率的(4N)分之一(其中，数字“N”可以是自然数)。可以产生第一倍频时钟信号到第四倍频时钟信号CLK4A、CLK4B、CLK4C和CLK4D以使它们之间具有，例如90度的相位差。可以产生图2所示的第一倍频时钟信号至第四倍频时钟信号CLK4A、CLK4B、CLK4C和CLK4D以具有时钟信号CLK的频率的四分之一的低频。第一倍频时钟信号至第四倍频时钟信号CLK4A、CLK4B、CLK4C和CLK4D的频率可以根据实施例而被设置为不同。
分频时钟发生电路12可以产生同步于第一倍频时钟信号至第四倍频时钟信号CLK4A、CLK4B、CLK4C和CLK4D而依次创建的第一分频时钟信号至第四分频时钟信号ICLK<1:4>。第一分频时钟信号ICLK<1>可以包括同步于第一倍频时钟信号CLK4A的上升沿发生的脉冲。第二分频时钟信号ICLK<2>可以包括同步于第二倍频时钟信号CLK4B的上升沿发生的脉冲。第三分频时钟信号ICLK<3>可以包括同步于第三倍频时钟信号CLK4C的上升沿发生的脉冲。第四分频时钟信号ICLK<4>可以包括同步于第四倍频时钟信号CLK4D的上升沿发生的脉冲。
参考图3，输入信息信号发生电路20可以包括锁存电路21和编码器22。
锁存电路21可以包括第一锁存器211、第二锁存器212、第三锁存器213以及第四锁存器214。
第一锁存器211可以同步于第一分频时钟信号ICLK<1>来锁存命令CMD。第一锁存器211可以响应于输出控制信号PO来将锁存的命令输出为第一锁存命令LC<1>。在第一分频时钟信号ICLK<1>的脉冲发生的时间点，第一锁存器211可以锁存命令CMD以产生第一锁存命令LC<1>。
第二锁存器212可以同步于第二分频时钟信号ICLK<2>来锁存命令CMD。第二锁存器212可以响应于输出控制信号PO来将锁存的命令输出为第二锁存命令LC<2>。在第二分频时钟信号ICLK<2>的脉冲发生的时间点，第二锁存器212可以锁存命令CMD以产生第二锁存命令LC<2>。
第三锁存器213可以同步于第三分频时钟信号ICLK<3>来锁存命令CMD。第三锁存器213可以响应于输出控制信号PO来将锁存的命令输出为第三锁存命令LC<3>。在第三分频时钟信号ICLK<3>的脉冲发生的时间点，第三锁存器213可以锁存命令CMD以产生第三锁存命令LC<3>。
第四锁存器214可以同步于第四分频时钟信号ICLK<4>来锁存命令CMD。第四锁存器214可以响应于输出控制信号PO来将锁存的命令输出为第四锁存命令LC<4>。在第四分频时钟信号ICLK<4>的脉冲发生的时间点，第四锁存器214可以锁存命令CMD以产生第四锁存命令LC<4>。
输出控制信号PO可以被设置为在第四分频时钟信号ICLK<4>的脉冲发生之后被使能的信号。
编码器22可以根据第一锁存命令至第四锁存命令LC<1:4>的组合来产生第一输入信息信号MS和第二输入信息信号LS。编码器22可以产生如果输入第一锁存命令至第四锁存命令LC<1:4>，则被使能的输入命令CMDI。编码器22可以产生如果第一锁存命令至第四锁存命令LC<1:4>中的任意一个被使能，则被使能的输入命令CMDI。稍后将描述根据第一锁存命令至第四锁存命令LC<1:4>的组合而产生的第一输入信息信号MS和第二输入信息信号LS的组合。
参考图4，与图3所示的编码器22的示例相对应的编码器22a可以包括第一逻辑电路221和第二逻辑电路222。
第一逻辑电路221可以使用，例如但不限于，或门OR21和OR22来实现。
或门OR21可以产生如果第三锁存命令和第四锁存命令LC<3:4>中的任意一个被使能以具有逻辑“高”电平，则被使能以具有逻辑“高”电平的第一输入信息信号MS。或门OR21可以执行第三锁存命令和第四锁存命令LC<3:4>的逻辑或运算，以产生第一输入信息信号MS。
或门OR22可以产生如果第二锁存命令LC<2>和第四锁存命令LC<4>中的任意一个被使能以具有逻辑“高”电平，则被使能以具有逻辑“高”电平的第二输入信息信号LS。或门OR22可以执行第二锁存命令LC<2>和第四锁存命令LC<4>的逻辑或运算，以产生第二输入信息信号LS。
第二逻辑电路222可以使用，例如但不限于，或门OR23来实现。
或门OR23可以产生如果第一锁存命令至第四锁存命令LC<1:4>中的任意一个被使能以具有逻辑“高”电平，则被使能以具有逻辑“高”电平的输入命令CMDI。或门OR23可以执行第一锁存命令至第四锁存命令LC<1:4>的逻辑或运算，以产生输入命令CMDI。
参考图5，与图3所示的编码器22的另一示例相对应的编码器22b可以包括第三逻辑电路223、第一传输电路224以及第二传输电路225。
第三逻辑电路223可以使用，例如但不限于，或门OR24来实现。
或门OR24可以产生如果第一锁存命令至第四锁存命令LC<1:4>中的任意一个被使能以具有逻辑“高”电平，则被使能以具有逻辑“高”电平的输入命令CMDI。或门OR24可以执行第一锁存命令至第四锁存命令LC<1:4>的逻辑或运算，以产生输入命令CMDI。
第一传输电路224可以被实现为包括传输门T21和T22以及缓冲器2241。第一传输电路224可以响应于输入命令CMDI来产生如果第三锁存命令和第四锁存命令LC<3:4>中的任意一个被使能，则被使能的第一输入信息信号MS。第一传输电路224可以产生如果输入命令CMDI被使能以具有逻辑“高”电平以及第三锁存命令和第四锁存命令LC<3:4>中的任意一个被使能以具有逻辑“高”电平，则被使能以具有逻辑“高”电平的第一输入信息信号MS。
第二传输电路225可以被实现为包括传输门T23和T24以及缓冲器2251。第二传输电路225可以响应于输入命令CMDI来产生如果第二锁存命令LC<2>和第四锁存命令LC<4>中的任意一个被使能，则被使能的第二输入信息信号LS。第二传输电路225可以产生如果输入命令CMDI被使能以具有逻辑“高”电平以及第二锁存命令LC<2>和第四锁存命令LC<4>中的任意一个被使能以具有逻辑“高”电平，则被使能以具有逻辑“高”电平的第二输入信息信号LS。
下面将参考图6与根据命令CMD被输入的时间点来设置的第一锁存命令至第四锁存命令LC<1:4>以及第一输入信息信号MS和第二输入信息信号LS的各种组合一起来更全面地描述输入信息信号发生电路20的操作。
如果在第一分频时钟信号ICLK<1>的脉冲发生的时间点输入命令CMD，则可以产生具有逻辑“高(H)”电平的第一锁存命令LC<1>以及可以产生具有逻辑“低(L)”电平的第二锁存命令至第四锁存命令LC<2:4>。在这种情况下，可以根据第一锁存命令至第四锁存命令LC<1:4>的组合，来产生具有逻辑“低(L)”电平的第一输入信息信号MS和第二输入信息信号LS两者。
如果在第二分频时钟信号ICLK<2>的脉冲发生的时间点输入命令CMD，则可以产生具有逻辑“低(L)”电平的第一锁存命令LC<1>、第三锁存命令LC<3>和第四锁存命令LC<4>，以及可以产生具有逻辑“高(H)”电平的第二锁存命令LC<2>。在这种情况下，可以根据第一锁存命令至第四锁存命令LC<1:4>的组合，来分别产生具有逻辑“低(L)”电平和逻辑“高(H)”电平的第一输入信息信号MS和第二输入信息信号LS。
如果在第三分频时钟信号ICLK<3>的脉冲发生的时间点输入命令CMD，则可以产生具有逻辑“低(L)”电平的第一锁存命令LC<1>、第二锁存命令LC<2>和第四锁存命令LC<4>，以及可以产生具有逻辑“高(H)”电平的第三锁存命令LC<3>。在这种情况下，可以根据第一锁存命令至第四锁存命令LC<1:4>的组合，来分别产生具有逻辑“高(H)”电平和逻辑“低(L)”电平的第一输入信息信号MS和第二输入信息信号LS。
如果在第四分频时钟信号ICLK<4>的脉冲发生的时间点输入命令CMD，则可以产生具有逻辑“低(L)”电平的第一锁存命令至第三锁存命令LC<1:3>，以及可以产生具有逻辑“高(H)”电平的第四锁存命令LC<4>。在这种情况下，可以根据第一锁存命令至第四锁存命令LC<1:4>的组合，来产生具有逻辑“高(H)”电平的第一输入信息信号MS和第二输入信息信号LS两者。
参考图7，移位电路31可以包括第一移位电路311、第二移位电路312以及第三移位电路313。
第一移位电路311可以同步于第一倍频时钟信号CLK4A来移位第一输入信息信号MS的相位以产生第一控制信号MSO。第一移位电路311可以使用多个寄存器来实现，并且可以根据第一倍频时钟信号CLK4A的频率来延迟第一输入信息信号MS以产生第一控制信号MSO。
第二移位电路312可以同步于第一倍频时钟信号CLK4A来移位第二输入信息信号LS的相位以产生第二控制信号LSO。第二移位电路312可以使用多个寄存器来实现，并且可以根据第一倍频时钟信号CLK4A的频率来延迟第二输入信息信号LS以产生第二控制信号LSO。
第三移位电路313可以同步于第一倍频时钟信号CLK4A来移位输入命令CMDI的相位以产生移位命令CMDO。第三移位电路313可以使用多个寄存器来实现，并且可以根据第一倍频时钟信号CLK4A的频率来延迟输入命令CMDI以产生移位命令CMDO。
第一移位电路至第三移位电路311、312和313可以被设计成具有相同的延迟时间。第一移位电路至第三移位电路311、312和313的延迟时间可以根据半导体器件的时延而被设定为不同。
参考图8，内部命令发生电路32可以包括传输命令发生电路321和内部命令输出电路322。
传输命令发生电路321可以包括，例如但不限于，用于执行AND运算的逻辑门。例如，传输命令发生电路321可以包括，例如但不限于，与门AD31、AD32、AD33和AD34。
与门AD31可以产生如果第一控制信号MSO和第二控制信号LSO具有预定组合，则同步于第一分频时钟信号ICLK<1>而被使能的第一传输命令TC<1>。与门AD31可以产生如果第一控制信号MSO和第二控制信号LSO两者都具有逻辑“低”电平，则在第一分频时钟信号ICLK<1>的脉冲被输入的时间点处被使能以具有逻辑“高”电平的第一传输命令TC<1>。
与门AD32可以产生如果第一控制信号MSO和第二控制信号LSO具有预定组合，则同步于第二分频时钟信号ICLK<2>而被使能的第二传输命令TC<2>。与门AD32可以产生如果第一控制信号MSO具有逻辑“低”电平而第二控制信号LSO具有逻辑“高”电平，则在第二分频时钟信号ICLK<2>的脉冲被输入的时间点处被使能以具有逻辑“高”电平的第二传输命令TC<2>。
与门AD33可以产生如果第一控制信号MSO和第二控制信号LSO具有预定组合，则同步于第三分频时钟信号ICLK<3>而被使能的第三传输命令T<3>。与门AD33可以产生如果第一控制信号MSO具有逻辑“高”电平而第二控制信号LSO具有逻辑“低”电平，则在第三分频时钟信号ICLK<3>的脉冲被输入的时间点处被使能以具有逻辑“高”电平的第三传输命令TC<3>。
与门AD34可以产生如果第一控制信号MSO和第二控制信号LSO具有预定组合，则同步于第四分频时钟信号ICLK<4>而被使能的第四传输命令TC<4>。与门AD34可以产生如果第一控制信号MSO和第二控制信号LSO两者都具有逻辑“高”电平，则在第四分频时钟信号ICLK<4>的脉冲被输入的时间点处被使能以具有逻辑“高”电平的第四传输命令TC<4>。
内部命令输出电路322可以包括反相器IV31、IV32、IV33和IV34。
反相器IV31可以响应于第一传输命令TC<1>来反相缓冲移位命令CMDO以将反相缓冲的信号输出为内部命令ICMD。如果第一传输命令TC<1>被使能以具有逻辑“高”电平，则反相器IV31可以反相缓冲移位命令CMDO以将反相缓冲的信号输出为内部命令ICMD。
反相器IV32可以响应于第二传输命令TC<2>来反相缓冲移位命令CMDO以将反相缓冲的信号输出为内部命令ICMD。如果第二传输命令TC<2>被使能以具有逻辑“高”电平，则反相器IV32可以反相缓冲移位命令CMDO以将反相缓冲的信号输出为内部命令ICMD。
反相器IV33可以响应于第三传输命令TC<3>来反相缓冲移位命令CMDO以将反相缓冲的信号输出为内部命令ICMD。如果第三传输命令TC<3>被使能以具有逻辑“高”电平，则反相器IV33可以反相缓冲移位命令CMDO以将反相缓冲的信号输出为内部命令ICMD。
反相器IV34可以响应于第四传输命令TC<4>来反相缓冲移位命令CMDO以将反相缓冲的信号输出为内部命令ICMD。如果第四传输命令TC<4>被使能以具有逻辑“高”电平，则反相器IV34可以反相缓冲移位命令CMDO以将反相缓冲的信号输出为内部命令ICMD。
下面将参考图9结合在第二分频时钟信号ICLK<2>的脉冲发生的时间点处输入命令CMD的示例来描述具有上述配置的半导体器件的操作。
在时间点“T1”处，倍频时钟发生电路11可以响应于时钟信号CLK来产生具有逻辑“高”电平的第一倍频时钟信号CLK4A。第一倍频时钟信号CLK4A可以被产生以具有为时钟信号CLK的频率的四分之一的低频。分频时钟发生电路12可以同步于第一倍频时钟信号CLK4A的上升沿来产生第一分频时钟信号ICLK<1>的脉冲。
在时间点“T2”处，倍频时钟发生电路11可以响应于时钟信号CLK来产生具有逻辑“高”电平的第二倍频时钟信号CLK4B。第二倍频时钟信号CLK4B可以被产生以具有为时钟信号CLK的频率的四分之一的低频。分频时钟发生电路12可以同步于第二倍频时钟信号CLK4B的上升沿来产生第二分频时钟信号ICLK<2>的脉冲。
在时间点“T3”处，倍频时钟发生电路11可以响应于时钟信号CLK来产生具有逻辑“高”电平的第三倍频时钟信号CLK4C。第三倍频时钟信号CLK4C可以被产生以具有为时钟信号CLK的频率的四分之一的低频。分频时钟发生电路12可以同步于第三倍频时钟信号CLK4C的上升沿来产生第三分频时钟信号ICLK<3>的脉冲。
在时间点“T4”处，倍频时钟发生电路11可以响应于时钟信号CLK来产生具有逻辑“高”电平的第四倍频时钟信号CLK4D。第四倍频时钟信号CLK4D可以被产生以具有为时钟信号CLK的频率的四分之一的低频。分频时钟发生电路12可以同步于第四倍频时钟信号CLK4D的上升沿来产生第四分频时钟信号ICLK<4>的脉冲。
由于在与第二分频时钟信号ICLK<2>的脉冲发生的时间点相对应的时间点“T2”处输入命令CMD，因此可以产生具有逻辑“低”电平的第一锁存命令LC<1>、第三锁存命令LC<3>和第四锁存命令LC<4>，以及可以产生具有逻辑“高”电平的第二锁存命令LC<2>。因此，可以根据第一锁存命令到第四锁存命令LC<1:4>的组合，来分别产生具有逻辑“低”电平和逻辑“高”电平的第一输入信息信号MS和第二输入信息信号LS。
在时间点“T5”处，移位电路31可以同步于第一倍频时钟信号CLK4A来移位时间点“T4”的第一输入信息信号MS和第二输入信息信号LS的相位，由此产生具有逻辑“低”电平的第一控制信号MSO和具有逻辑“高”电平的第二控制信号LSO。移位电路31可以同步于第一倍频时钟信号CLK4A来移位输入命令CMDI的相位，以产生具有逻辑“高”电平的移位命令CMDO。
倍频时钟发生电路11可以响应于时钟信号CLK来产生具有逻辑“高”电平的第一倍频时钟信号CLK4A。第一倍频时钟信号CLK4A可以被产生以具有为时钟信号CLK的频率的四分之一的低频。分频时钟发生电路12可以同步于第一倍频时钟信号CLK4A的上升沿来产生第一分频时钟信号ICLK<1>的脉冲。
在时间点“T6”处，倍频时钟发生电路11可以响应于时钟信号CLK来产生具有逻辑“高”电平的第二倍频时钟信号CLK4B。第二倍频时钟信号CLK4B可以被产生以具有为时钟信号CLK的频率的四分之一的低频。分频时钟发生电路12可以同步于第二倍频时钟信号CLK4B的上升沿来产生第二分频时钟信号ICLK<2>的脉冲。
在时间点“T7”处，倍频时钟发生电路11可以响应于时钟信号CLK来产生具有逻辑“高”电平的第三倍频时钟信号CLK4C。第三倍频时钟信号CLK4C可以被产生以具有为时钟信号CLK的频率的四分之一的低频。分频时钟发生电路12可以同步于第三倍频时钟信号CLK4C的上升沿来产生第三分频时钟信号ICLK<3>的脉冲。
在时间点“T8”处，倍频时钟发生电路11可以响应于时钟信号CLK来产生具有逻辑“高”电平的第四倍频时钟信号CLK4D。第四倍频时钟信号CLK4D可以被产生以具有为时钟信号CLK的频率的四分之一的低频。分频时钟发生电路12可以同步于第四倍频时钟信号CLK4D的上升沿来产生第四分频时钟信号ICLK<4>的脉冲。
在时间点“T6”处，因为第一控制信号MSO具有逻辑“低”电平而第二控制信号LSO具有逻辑“高”电平，所以内部命令发生电路32可以同步于第二分频时钟信号ICLK<2>来将移位命令CMDO输出为内部命令ICMD。
如上所述，根据实施例的半导体器件可以同步于分频时钟信号被输入的时间点来锁存命令，以及可以同步于倍频时钟信号来移位被锁存的命令的相位，以减少用于移位命令的寄存器的数量。
参考图10，根据其他实施例的半导体器件可以包括分频电路50、输入信息信号发生电路60、命令发生电路70以及存储电路80。
分频电路50可以响应于时钟信号CLK来产生第一分频时钟信号至第八分频时钟信号ICLK<1:8>。分频电路50可以对时钟信号CLK的频率进行分频，以产生第一分频时钟信号至第八分频时钟信号ICLK<1:8>。分频电路50可以对时钟信号CLK的频率进行分频，以产生具有不同相位的第一分频时钟信号至第八分频时钟信号ICLK<1:8>。可以产生第一分频时钟信号至第八分频时钟信号ICLK<1:8>以使它们之间具有，例如但不限于，45度的相位差。分频电路50还可以产生具有低频的第一倍频时钟信号至第八倍频时钟信号(图11的CLK8A、CLK8B、CLK8C、CLK8D、CLK8E、CLK8F、CLK8G和CLK8H)，该低频为时钟信号CLK的频率的(8N)分之一(其中，数字“N”可以是自然数)。例如，第一倍频时钟信号至第八倍频时钟信号(图11的CLK8A、CLK8B、CLK8C、CLK8D、CLK8E、CLK8F、CLK8G和CLK8H)可以被产生以具有时钟信号CLK周期“8N”倍大的周期。在一些实施例中，分频电路50可以产生具有低频的第一倍频时钟信号到第十六倍频时钟信号(未示出)，该低频为时钟信号CLK的频率的(16N)分之一(其中，数字“N”可以是自然数)。例如，第一倍频时钟信号至第十六倍频时钟信号(未示出)可以被产生以具有时钟信号CLK周期“16N”倍大的周期。在一些实施例中，分频电路50可以产生具有低频的第一倍频时钟信号至第M倍频时钟信号(未示出)，该低频为时钟信号CLK的频率的(MN)分之一(其中，数字“M”和“N”可以是自然数)。
输入信息信号发生电路60可以响应于命令CMD并且同步于第一分频时钟信号至第八分频时钟信号ICLK<1:8>来产生第一输入信息信号MS、第二输入信息信号NS以及第三输入信息信号LS。输入信息信号发生电路60可以根据命令CMD的输入时刻，同步于第一分频时钟信号至第八分频时钟信号ICLK<1:8>来产生具有特定组合(即，逻辑电平组合)的第一输入信息信号至第三输入信息信号MS、NS和LS。输入信息信号发生电路60可以产生如果第一输入信息信号至第三输入信息信号MS、NS和LS产生则被使能的输入命令CMDI。输入信息信号发生电路60可以产生如果命令CMD被输入到输入信息信号发生电路60，则被使能的输入命令CMDI。稍后将描述第一输入信息信号至第三输入信息信号MS、NS和LS的组合(即，逻辑电平组合)。
命令发生电路70可以包括移位电路71和内部命令发生电路72。
移位电路71可以同步于第一倍频时钟信号CLK8A来移位第一输入信息信号至第三输入信息信号MS、NS和LS的相位，以产生第一控制信号MSO、第二控制信号NSO和第三控制信号LSO。移位电路71可以同步于第一倍频时钟信号CLK8A来移位输入命令CMDI的相位，以产生移位命令CMDO。在移位电路71中第一输入信息信号至第三输入信息信号MS，NS和LS被移位的相位量可以根据实施例而被设置为不同。在移位电路71中输入命令CMDI被移位的相位量可以根据实施例而被设置为不同。第一输入信息信号至第三输入信息信号MS、NS和LS的相移可以被设置为等于输入命令CMDI的相移。
内部命令发生电路72可以根据第一控制信号至第三控制信号MSO、NSO和LSO的组合，同步于第一分频时钟信号至第八分频时钟信号ICLK<1:8>来将移位命令CMDO输出为内部命令ICMD。可以根据第一控制信号至第三控制信号MSO、NSO和LSO的组合来控制从内部命令发生电路72输出内部命令ICMD的时间点。
具有上述配置的命令发生电路70可以同步于第一倍频时钟信号CLK8A来移位输入命令CMDI，以产生移位命令CMDO，以及可以同步于第一分频时钟信号到第八分频时钟信号ICLK<1:8>来将移位命令CMDO输出为内部命令ICMD。
存储电路80可以被实现为包括响应于内部命令ICMD储存或输出数据的多个存储单元。存储电路80可以使用用于接收或输出数据的易失性存储电路或非易失性存储电路来实现。
参考图11，分频电路50可以包括倍频时钟发生电路51和分频时钟发生电路52。
倍频时钟发生电路51可以响应于时钟信号CLK来产生第一倍频时钟信号至第八倍频时钟信号CLK8A、CLK8B、CLK8C、CLK8D、CLK8E、CLK8F、CLK8G和CLK8H。倍频时钟发生电路51可以产生具有低频的第一倍频时钟信号至第八倍频时钟信号CLK8A、CLK8B、CLK8C、CLK8D、CLK8E、CLK8F、CLK8G和CLK8H，该低频为时钟信号CLK的频率的(8N)分之一(其中，数字“N”可以是自然数)。可以产生第一倍频时钟信号到第八倍频时钟信号CLK8A、CLK8B、CLK8C、CLK8D、CLK8E、CLK8F、CLK8G和CLK8H以使它们之间具有45度的相位差。图11所示的第一倍频时钟信号至第八倍频时钟信号CLK8A、CLK8B、CLK8C、CLK8D、CLK8E、CLK8F、CLK8G和CLK8H可以被产生以具有为时钟信号CLK的频率的八分之一的低频。第一倍频时钟信号至第八倍频时钟信号CLK8A、CLK8B、CLK8C、CLK8D、CLK8E、CLK8F、CLK8G和CLK8H的频率可以根据实施例而被设置为不同。
分频时钟发生电路52可以产生同步于第一倍频时钟信号至第八倍频时钟信号CLK8A、CLK8B、CLK8C、CLK8D、CLK8E、CLK8F、CLK8G和CLK8H而依次创建的第一分频时钟信号至第八分频时钟信号ICLK<1:8>。第一分频时钟信号ICLK<1>可以包括同步于第一倍频时钟信号CLK8A的上升沿发生的脉冲。第二分频时钟信号ICLK<2>可以包括同步于第二倍频时钟信号CLK8B的上升沿发生的脉冲。第三分频时钟信号ICLK<3>可以包括同步于第三倍频时钟信号CLK8C的上升沿发生的脉冲。第四分频时钟信号ICLK<4>可以包括同步于第四倍频时钟信号CLK8D的上升沿发生的脉冲。第五分频时钟信号ICLK<5>可以包括同步于第五倍频时钟信号CLK8E的上升沿发生的脉冲。第六分频时钟信号ICLK<6>可以包括同步于第六倍频时钟信号CLK8F的上升沿发生的脉冲。第七分频时钟信号ICLK<7>可以包括同步于第七倍频时钟信号CLK8G的上升沿发生的脉冲。第八分频时钟信号ICLK<8>可以包括同步于第八倍频时钟信号CLK8H的上升沿发生的脉冲。
参考图12，输入信息信号发生电路60可以包括锁存电路61和编码器62。
锁存电路61可以包括第一锁存器至第八锁存器611、612、613、614、615、616、617和618。
第一锁存器611可以同步于第一分频时钟信号ICLK<1>来锁存命令CMD。第一锁存器611可以响应于输出控制信号PO而将锁存的命令输出为第一锁存命令LC<1>。在第一分频时钟信号ICLK<1>的脉冲发生的时间点，第一锁存器611可以锁存命令CMD以产生第一锁存命令LC<1>。
第二锁存器612可以同步于第二分频时钟信号ICLK<2>来锁存命令CMD。第二锁存器612可以响应于输出控制信号PO而将锁存的命令输出为第二锁存命令LC<2>。在第二分频时钟信号ICLK<2>的脉冲发生的时间点，第二锁存器612可以锁存命令CMD以产生第二锁存命令LC<2>。
第三锁存器613(未示出)可以同步于第三分频时钟信号ICLK<3>来锁存命令CMD。第三锁存器613可以响应于输出控制信号PO将锁存的命令输出为第三锁存命令LC<3>。在第三分频时钟信号ICLK<3>的脉冲发生的时间点，第三锁存器613可以锁存命令CMD以产生第三锁存命令LC<3>。
第四锁存器614(未示出)可以同步于第四分频时钟信号ICLK<4>来锁存命令CMD。第四锁存器614可以响应于输出控制信号PO将锁存的命令输出为第四锁存命令LC<4>。在第四分频时钟信号ICLK<4>的脉冲发生的时间点，第四锁存器614可以锁存命令CMD以产生第四锁存命令LC<4>。
第五锁存器615(未示出)可以同步于第五分频时钟信号ICLK<5>来锁存命令CMD。第五锁存器615可以响应于输出控制信号PO将锁存的命令输出为第五锁存命令LC<5>。在第五分频时钟信号ICLK<5>的脉冲发生的时间点，第五锁存器615可以锁存命令CMD以产生第五锁存命令LC<5>。
第六锁存器616(未示出)可以同步于第六分频时钟信号ICLK<6>来锁存命令CMD。第六锁存器616可以响应于输出控制信号PO将锁存的命令输出为第六锁存命令LC<6>。在第六分频时钟信号ICLK<6>的脉冲发生的时间点，第六锁存器616可以锁存命令CMD以产生第六锁存命令LC<6>。
第七锁存器617(未示出)可以同步于第七分频时钟信号ICLK<7>来锁存命令CMD。第七锁存器617可以响应于输出控制信号PO将锁存的命令输出为第七锁存命令LC<7>。在第七分频时钟信号ICLK<7>的脉冲发生的时间点，第七锁存器617可以锁存命令CMD以产生第七锁存命令LC<7>。
第八锁存器618可以同步于第八分频时钟信号ICLK<8>来锁存命令CMD。第八锁存器618可以响应于输出控制信号PO将锁存的命令输出为第八锁存命令LC<8>。在第八分频时钟信号ICLK<8>的脉冲发生的时间点，第八锁存器618可以锁存命令CMD以产生第八锁存命令LC<8>。
输出控制信号PO可以被设置为在第八分频时钟信号ICLK<8>的脉冲发生之后被使能的信号。
编码器62可以根据第一锁存命令至第八锁存命令LC<1:8>的组合来产生第一输入信息信号至第三输入信息信号MS、NS和LS。编码器62可以产生如果输入第一锁存命令至第八锁存命令LC<1:8>则被使能的输入命令CMDI。编码器62可以产生如果第一锁存命令至第八锁存命令LC<1:8>中的任意一个被使能则被使能的输入命令CMDI。稍后将描述根据第一锁存命令至第八锁存命令LC<1:8>的组合来产生的第一输入信息信号至第三输入信息信号MS、NS和LS的组合。
下面将参考图13与根据命令CMD被输入的时间点来设置的第一锁存命令至第八锁存命令LC<1:8>和第一输入信息信号至第三输入信息信号MS、NS和LS的各种组合一起来描述输入信息信号发生电路60的操作。
如果在第一分频时钟信号ICLK<1>的脉冲发生的时间点输入命令CMD，则可以产生具有逻辑“高(H)”电平的第一锁存命令LC<1>，并且可以产生具有逻辑“低(L)”电平的第二锁存命令至第八锁存命令LC<2:8>。在这种情况下，可以根据第一锁存命令至第八锁存命令LC<1:8>的组合，来产生具有逻辑“低(L)”电平的第一输入信息信号至第三输入信息信号MS、NS和LS的全部。
如果在第二分频时钟信号ICLK<2>的脉冲发生的时间点输入命令CMD，则可以产生具有逻辑“低(L)”电平的第一锁存命令LC<1>和第三锁存命令至第八锁存命令LC<3>～LC<8>，并且可以产生具有逻辑“高(H)”电平的第二锁存命令LC<2>。在这种情况下，根据第一锁存命令至第八锁存命令LC<1:8>的组合，可以产生具有逻辑“低(L)”电平的第一输入信息信号MS和第二输入信息信号NS，并且可以产生具有逻辑“高(H)”电平的第三输入信息信号LS。
如果在第三分频时钟信号ICLK<3>的脉冲发生的时间点输入命令CMD，则可以产生具有逻辑“低(L)”电平的第一锁存命令LC<1>、第二锁存命令LC<2>以及第四锁存命令至第八锁存命令LC<4>～LC<8>，并且可以产生具有逻辑“高(H)”电平的第三锁存命令LC<3>。在这种情况下，根据第一锁存命令至第八锁存命令LC<1:8>的组合，可以产生具有逻辑“低(L)”电平的第一输入信息信号MS和第三输入信息信号LS，并且可以产生具有逻辑“高(H)”电平的第二输入信息信号NS。
如果在第四分频时钟信号ICLK<4>的脉冲发生的时间点输入命令CMD，则可以产生具有逻辑“低(L)”电平的第一锁存命令至第三锁存命令LC<1:3>和第五锁存命令至第八锁存命令LC<5:8>，并且可以产生具有逻辑“高(H)”电平的第四锁存命令LC<4>。在这种情况下，根据第一锁存命令至第八锁存命令LC<1:8>的组合，可以产生具有逻辑“低(L)”电平的第一输入信息信号MS，并且可以产生具有逻辑“高(H)”电平的第二输入信息信号NS和第三输入信息信号LS两者。
如果在第五分频时钟信号ICLK<5>的脉冲发生的时间点输入命令CMD，则可以产生具有逻辑“低(L)”电平的第一锁存命令至第四锁存命令LC<1:4>和第六锁存命令至第八锁存命令LC<6:8>，并且可以产生具有逻辑“高(H)”电平的第五锁存命令LC<5>。在这种情况下，根据第一锁存命令至第八锁存命令LC<1:8>的组合，可以产生具有逻辑“高(H)”电平的第一输入信息信号MS，并且可以产生具有逻辑“低(L)”电平的第二输入信息信号NS和第三输入信息信号LS两者。
如果在第六分频时钟信号ICLK<6>的脉冲发生的时间点输入命令CMD，则可以产生具有逻辑“低(L)”电平的第一锁存命令至第五锁存命令LC<1:5>和第七锁存命令和第八锁存命令LC<7：8>，并且可以产生具有逻辑“高(H)”电平的第六锁存命令LC<6>。在这种情况下，根据第一锁存命令至第八锁存命令LC<1:8>的组合，可以产生具有逻辑“高(H)”电平的第一输入信息信号MS和第三输入信息信号LS两者，并且可以产生具有逻辑“低(L)”电平的第二输入信息信号NS。
如果在第七分频时钟信号ICLK<7>的脉冲发生的时间点输入命令CMD，则可以产生具有逻辑“低(L)”电平的第一锁存命令至第六锁存命令LC<1:6>和第八锁存命令LC<8>，并且可以产生具有逻辑“高(H)”电平的第七锁存命令LC<7>。在这种情况下，根据第一至第八锁存命令LC<1:8>的组合，可以产生具有逻辑“高(H)”电平的第一输入信息信号MS和第二输入信息信号NS两者，并且可以产生具有逻辑“低(L)”电平的第三输入信息信号LS。
如果在第八分频时钟信号ICLK<8>的脉冲发生的时间点输入命令CMD，则可以产生具有逻辑“低(L)”电平的第一锁存命令至第七锁存命令LC<1:7>，并且可以产生具有逻辑“高(H)”电平的第八锁存命令LC<8>。在这种情况下，可以根据第一锁存命令至第八锁存命令LC<1:8>的组合，来产生具有逻辑“高(H)”电平的第一输入信息信号至第三输入信息信号MS、NS和LS的全部。
参见图14，移位电路71可以包括第一移位电路711、第二移位电路712、第三移位电路713以及第四移位电路714。
第一移位电路711可以同步于第一倍频时钟信号CLK8A来移位第一输入信息信号MS的相位以产生第一控制信号MSO。第一移位电路711可以使用多个寄存器来实现，并且可以根据第一倍频时钟信号CLK8A的频率来延迟第一输入信息信号MS以产生第一控制信号MSO。
第二移位电路712可以同步于第一倍频时钟信号CLK8A来移位第二输入信息信号NS的相位以产生第二控制信号NSO。第二移位电路712可以使用多个寄存器来实现，并且可以根据第一倍频时钟信号CLK8A的频率来延迟第二输入信息信号NS以产生第二控制信号NSO。
第三移位电路713可以同步于第一倍频时钟信号CLK8A来移位第三输入信息信号LS的相位以产生第三控制信号LSO。第三移位电路713可以使用多个寄存器来实现，并且可以根据第一倍频时钟信号CLK8A的频率来延迟第三输入信息信号LS以产生第三控制信号LSO。
第四移位电路714可以同步于第一倍频时钟信号CLK8A来移位输入命令CMDI的相位以产生移位命令CMDO。第四移位电路714可以使用多个寄存器来实现，并且可以根据第一倍频时钟信号CLK8A的频率来延迟输入命令CMDI以产生移位命令CMDO。
第一移位电路至第四移位电路711、712、713和714可以被设计为具有相同的延迟时间。第一移位电路至第四移位电路711、712、713和714的延迟时间可以根据半导体器件的时延而被设置为不同。
参见图15，内部命令发生电路72可以包括传输命令发生电路721和内部命令输出电路722。
传输命令发生电路721可以包括，例如但不限于，用于执行与运算的逻辑门。例如，传输命令发生电路321可以包括，例如但不限于，与门AD71、AD72、AD73、AD74、AD75、AD76、AD77和AD78。
与门AD71可以产生如果第一控制信号至第三控制信号MSO、NSO和LSO具有预定组合，则同步于第一分频时钟信号ICLK<1>而被使能的第一传输命令TC<1>。与门AD71可以产生如果第一控制信号至第三控制信号MSO、NSO和LSO全都具有逻辑“低”电平，则在第一分频时钟信号ICLK<1>的脉冲被输入的时间点处被使能以具有逻辑“高”电平的第一传输命令TC<1>。
与门AD72可以产生如果第一控制信号至第三控制信号MSO、NSO和LSO具有预定组合，则同步于第二分频时钟信号ICLK<2>而被使能的第二传输命令TC<2>。与门AD72可以产生如果第一控制信号MSO和第二控制信号NSO具有逻辑“低”电平而第三控制信号LSO具有逻辑“高”电平，则在第二分频时钟信号ICLK<2>的脉冲被输入的时间点处被使能以具有逻辑“高”电平的第二传输命令TC<2>。
与门AD73可以产生如果第一控制信号至第三控制信号MSO、NSO和LSO具有预定组合，则同步于第三分频时钟信号ICLK<3>而被使能的第三传输命令TC<3>。与门AD73可以产生如果第一控制信号MSO和第三控制信号LSO具有逻辑“低”电平而第二控制信号NSO具有逻辑“高”电平，则在第三分频时钟信号ICLK<3>的脉冲被输入的时间点处被使能以具有逻辑“高”电平的第三传输命令TC<3>。
与门AD74可以产生如果第一控制信号至第三控制信号MSO、NSO和LSO具有预定组合，则同步于第四分频时钟信号ICLK<4>而被使能的第四传输命令TC<4>。与门AD74可以产生如果第一控制信号MSO具有逻辑“低”电平而第二控制信号SNO和第三控制信号LSO两者具有逻辑“高”电平，则在第四分频时钟信号ICLK<4>的脉冲被输入的时间点处被使能以具有逻辑“高”电平的第四传输命令TC<4>。
与门AD75可以产生如果第一控制信号至第三控制信号MSO、NSO和LSO具有预定组合，则同步于第五分频时钟信号ICLK<5>而被使能的第五传输命令TC<5>。与门AD75可以产生如果第一控制信号MSO具有逻辑“高”电平而第二控制信号NSO和第三控制信号LSO两者具有逻辑“低”电平，则在第五分频时钟信号ICLK<5>的脉冲被输入的时间点处被使能以具有逻辑“高”电平的第五传输命令TC<5>。
与门AD76可以产生如果第一控制信号MSO至第三控制信号MSO、NSO和LSO具有预定组合，则同步于第六分频时钟信号ICLK<6>而被使能的第六传输命令TC<6>。与门AD76可以产生如果第一控制信号MSO和第三控制信号LSO两者具有逻辑“高”电平而第二控制信号NSO具有逻辑“低”电平，则在第六分频时钟信号ICLK<6>的脉冲被输入的时间点处被使能以具有逻辑“高”电平的第六传输命令TC<6>。
与门AD77可以产生如果第一控制信号至第三控制信号MSO、NSO和LSO具有预定组合，则同步于第七分频时钟信号ICLK<7>而被使能的第七传输命令TC<7>。与门AD77可以产生如果第一控制信号MSO和第二控制信号NSO两者具有逻辑“高”电平而第三控制信号LSO具有逻辑“低”电平，则在第七分频时钟信号ICLK<7>的脉冲被输入的时间点处被使能以具有逻辑“高”电平的第七传输命令TC<7>。
与门AD78可以产生如果第一控制信号至第三控制信号MSO、NSO和LSO具有预定组合，则同步于第八分频时钟信号ICLK<8>而被使能的第八传输命令TC<8>。与门AD78可以产生如果第一控制信号到第三控制信号MSO、NSO和LSO全部具有逻辑“高”电平，则在第八分频时钟信号ICLK<8>的脉冲被输入的时间点处被使能以具有逻辑“高”电平的第八传输命令TC<8>。
内部命令输出电路722可以包括反相器IV71、IV72、IV73、IV74、IV75、IV76、IV77和IV78。
反相器IV71可以响应于第一传输命令TC<1>来反相缓冲移位命令CMDO以将反相缓冲的信号输出为内部命令ICMD。如果第一传输命令TC<1>被使能以具有逻辑“高”电平，则反相器IV71可以反相缓冲移位命令CMDO以将反相缓冲的信号输出为内部命令ICMD。
反相器IV72可以响应于第二传输命令TC<2>来反相缓冲移位命令CMDO以将反相缓冲的信号输出为内部命令ICMD。如果第二传输命令TC<2>被使能以具有逻辑“高”电平，则反相器IV72可以反相缓冲移位命令CMDO以将反相缓冲的信号输出为内部命令ICMD。
反相器IV73可以响应于第三传输命令TC<3>来反相缓冲移位命令CMDO以将反相缓冲的信号输出为内部命令ICMD。如果第三传输命令TC<3>被使能以具有逻辑“高”电平，则反相器IV73可以反相缓冲移位命令CMDO以将反相缓冲的信号输出为内部命令ICMD。
反相器IV74可以响应于第四传输命令TC<4>来反相缓冲移位命令CMDO以将反相缓冲的信号输出为内部命令ICMD。如果第四传输命令TC<4>被使能以具有逻辑“高”电平，则反相器IV74可以反相缓冲移位命令CMDO以将反相缓冲的信号输出为内部命令ICMD。
反相器IV75可以响应于第五传输命令TC<5>来反相缓冲移位命令CMDO以将反相缓冲的信号输出为内部命令ICMD。如果第五传输命令TC<5>被使能以具有逻辑“高”电平，则反相器IV75可以反相缓冲移位命令CMDO以将反相缓冲的信号输出为内部命令ICMD。
反相器IV76可以响应于第六传输命令TC<6>来反相缓冲移位命令CMDO以将反相缓冲的信号输出为内部命令ICMD。如果第六传输命令TC<6>被使能以具有逻辑“高”电平，则反相器IV76可以反相缓冲移位命令CMDO以将反相缓冲的信号输出为内部命令ICMD。
反相器IV77可以响应于第七传输命令TC<7>来反相缓冲移位命令CMDO以将反相缓冲的信号输出为内部命令ICMD。如果第七传输命令TC<7>被使能以具有逻辑“高”电平，则反相器IV77可以反相缓冲移位命令CMDO以将反相缓冲的信号输出为内部命令ICMD。
反相器IV78可以响应于第八传输命令TC<8>来反相缓冲移位命令CMDO以将反相缓冲的信号输出为内部命令ICMD。如果第八传输命令TC<8>被使能以具有逻辑“高”电平，则反相器IV78可以反相缓冲移位命令CMDO以将反相缓冲的信号输出为内部命令ICMD。
如上所述，根据实施例的半导体器件可以同步于分频时钟信号被输入的时间点来锁存命令，以及可以同步于倍频时钟信号来移位锁存的命令的相位，以减少用于移位命令的寄存器的数量。
参考图1至图15描述的半导体器件中的至少一个可以应用于包括存储***、图形***、计算***、移动***等的电子***。例如，如图16所示，根据实施例的电子***1000可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003以及输入和输出(输入/输出)(I/O)接口1004。
数据储存电路1001可以根据从存储器控制器1002输出的控制信号来储存从存储器控制器1002输出的数据或者将储存的数据读取并输出到存储器控制器1002。数据储存电路1001可以包括图1至图15中所示的半导体器件中的至少一个。数据储存电路1001可以产生具有内部设置的逻辑电平的内部数据而不管外部数据如何，以及可以执行用于将内部数据储存到存储单元阵列中的初始化操作。数据储存电路1001可以包括即使当其电源中断时也能够保留其储存的数据的非易失性存储器。非易失性存储器可以是诸如NOR型快闪存储器或NAND型快闪存储器的快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1002可以通过I/O接口1004接收从外部设备(例如，主机设备)输出的命令，以及可以对从主机设备输出的命令进行解码，以控制用于将数据输入到数据储存电路1001或缓冲存储器1003中的操作或用于输出储存在数据储存电路1001或缓冲存储器1003中的数据的操作。存储器控制器1002可以将数据和用于选通数据的选通信号施加到数据储存电路1001。从存储器控制器1002输出的选通信号可以在初始化操作期间不被切换，并且可以在初始化操作终止之后被切换。尽管图16图示出了具有单个方框的存储器控制器1002，但是存储器控制器1002可以包括用于控制包括非易失性存储器的数据储存电路1001的一个控制器以及用于控制包括易失性存储器的缓冲存储器1003的另一个控制器。
缓冲存储器1003可以暂时储存由存储器控制器1002处理的数据。即，缓冲存储器1003可以暂时储存从数据储存电路1001输出或输入到数据储存电路1001的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以将储存的数据读取并输出到存储器控制器1002。缓冲存储器1003可以包括易失性存储器，诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)。
I/O接口1004可以将存储器控制器1002物理地和电连接到外部设备(即，主机)。因此，存储器控制器1002可以通过I/O接口1004接收从外部设备(即，主机)供应的控制信号和数据，以及可以通过I/O接口1004将从存储器控制器1002产生的数据输出到外部设备(即，主机)。即，电子***1000可以通过I/O接口1004与主机通信。I/O接口1004可以包括各种接口协议(诸如，通用串行总线(USB)驱动器、多媒体卡(MMC)、***组件互连-快速(PCI-E)、串行附接SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机***接口(SCSI)、增强型小型设备接口(ESDI)以及集成驱动电路(IDE))中的任意一种。
电子***1000可以用作主机的辅助储存设备或外部储存设备。电子***1000可以包括固态盘(SSD)、USB驱动器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、紧凑型闪存(CF)卡等。

Claims (31)

1.一种半导体器件，包括：
输入信息信号发生电路，被配置为根据输入命令的时间点、同步于分频时钟信号来产生具有组合的输入信息信号，以及被配置为产生如果输入信息信号产生则被使能的输入命令；以及
命令发生电路，被配置为同步于倍频时钟信号来移位输入命令的相位以产生移位命令，以及被配置为同步于分频时钟信号来将移位命令输出为内部命令，
其中，根据输入信息信号的组合来控制从命令发生电路输出内部命令的时间点。
2.如权利要求1所述的半导体器件，其中，输入信息信号包括关于命令被输入的时间点的信息。
3.如权利要求1所述的半导体器件，其中，分频时钟信号通过对从半导体器件外部提供的时钟信号的频率进行分频而产生。
4.如权利要求3所述的半导体器件，其中，倍频时钟信号具有为时钟信号的频率的4N分之一的频率，其中“N”是自然数。
5.如权利要求1所述的半导体器件，还包括分频电路，所述分频电路被配置为通过对时钟信号的频率进行分频来产生分频时钟信号，
其中，分频时钟信号包括第一分频时钟信号至第四分频时钟信号，以及
其中，第一分频时钟信号至第四分频时钟信号之间的相位差为90度。
6.如权利要求1所述的半导体器件，
其中，分频时钟信号包括第一分频时钟信号至第四分频时钟信号；
其中，输入信息信号包括第一输入信息信号和第二输入信息信号；以及
其中，输入信息信号发生电路包括：
锁存电路，被配置为在第一分频时钟信号至第四分频时钟信号的脉冲的产生时刻处锁存命令，以产生第一锁存命令至第四锁存命令，所述第一锁存命令至第四锁存命令中的一个被选择性地使能；以及
编码器，被配置为根据第一锁存命令至第四锁存命令的组合来产生第一输入信息信号和第二输入信息信号以及输入命令。
7.如权利要求6所述的半导体器件，其中，锁存电路包括：
第一锁存器，被配置为同步于第一分频时钟信号来锁存命令，以及被配置为基于输出控制信号将锁存的命令输出为第一锁存命令；
第二锁存器，被配置为同步于第二分频时钟信号来锁存命令，以及被配置为基于输出控制信号将锁存的命令输出为第二锁存命令；
第三锁存器，被配置为同步于第三分频时钟信号来锁存命令，以及被配置为基于输出控制信号将锁存的命令输出为第三锁存命令；以及
第四锁存器，被配置为同步于第四分频时钟信号来锁存命令，以及被配置为基于输出控制信号将锁存的命令输出为第四锁存命令。
8.如权利要求6所述的半导体器件，其中，第一分频时钟信号至第四分频时钟信号依次产生。
9.如权利要求6所述的半导体器件，
其中，倍频时钟信号包括第一倍频时钟信号至第四倍频时钟信号，
其中，第一分频时钟信号至第四分频时钟信号同步于第一倍频时钟信号至第四倍频时钟信号而依次产生，
其中，第一分频时钟信号包括同步于第一倍频时钟信号的上升沿发生的脉冲，
其中，第二分频时钟信号包括同步于第二倍频时钟信号的上升沿发生的脉冲，
其中，第三分频时钟信号包括同步于第三倍频时钟信号的上升沿发生的脉冲，以及
其中，第四分频时钟信号包括同步于第四倍频时钟信号的上升沿发生的脉冲。
10.如权利要求6所述的半导体器件，其中，编码器包括：
第一逻辑电路，被配置为产生如果第三锁存命令和第四锁存命令中的任意一个被使能，则被使能的第一输入信息信号，以及被配置为产生如果第二锁存命令和第四锁存命令中的任意一个被使能，则被使能的第二输入信息信号；以及
第二逻辑电路，被配置为产生如果第一锁存命令至第四锁存命令中的任意一个被使能，则被使能的输入命令。
11.如权利要求10所述的半导体器件，
其中，第一逻辑电路包括第一或门，所述第一或门被配置为接收第三锁存命令和第四锁存命令，以及输出第一输入信息信号，
其中，第一逻辑电路包括第二或门，所述第二或门被配置为接收第二锁存命令和第四锁存命令，以及输出第二输入信息信号，以及
其中，第二逻辑电路包括第三或门，所述第三或门被配置为接收第一锁存命令至第四锁存命令，以及输出输入命令。
12.如权利要求6所述的半导体器件，其中，编码器包括：
逻辑电路，被配置为产生如果第一锁存命令至第四锁存命令中的任意一个被使能，则被使能的输入命令；
第一传输电路，被配置为响应于输入命令来产生如果第三锁存命令和第四锁存命令中的任意一个被使能，则被使能的第一输入信息信号；以及
第二传输电路，被配置为响应于输入命令来产生如果第二锁存命令和第四锁存命令中的任意一个被使能，则被使能的第二输入信息信号。
13.如权利要求1所述的半导体器件，
其中，分频时钟信号包括第一分频时钟信号至第四分频时钟信号；
其中，输入信息信号包括第一输入信息信号和第二输入信息信号；以及
其中，命令发生电路包括：
移位电路，被配置为同步于倍频时钟信号来移位第一输入信息信号和第二输入信息信号的相位，以产生第一控制信号和第二控制信号，以及被配置为同步于倍频时钟信号来移位输入命令的相位以产生移位命令；以及
内部命令发生电路，被配置为根据第一控制信号和第二控制信号的组合，同步于第一分频时钟信号至第四分频时钟信号来将移位命令输出为内部命令。
14.如权利要求13所述的半导体器件，其中，移位电路包括：
第一移位电路，被配置为同步于倍频时钟信号来移位第一输入信息信号的相位以产生第一控制信号；
第二移位电路，被配置为同步于倍频时钟信号来移位第二输入信息信号的相位以产生第二控制信号；以及
第三移位电路，被配置为同步于倍频时钟信号来移位输入命令的相位以产生移位命令。
15.如权利要求14所述的半导体器件，其中，第一移位电路至第三移位电路具有实质相同的延迟时间。
16.如权利要求13所述的半导体器件，其中，内部命令发生电路包括：
传输命令发生电路，被配置为根据第一控制信号和第二控制信号的组合，同步于第一分频时钟信号至第四分频时钟信号来产生第一传输命令至第四传输命令，所述第一传输命令至第四传输命令中的一个被选择性地使能；以及
内部命令输出电路，被配置为响应于第一传输命令至第四传输命令来将移位命令输出为内部命令。
17.一种半导体器件，包括：
输入信息信号发生电路，被配置为根据输入命令的时间点、同步于分频时钟信号来产生具有组合的输入信息信号，以及被配置为产生如果输入信息信号产生则被使能的输入命令；
移位电路，被配置为同步于倍频时钟信号来移位输入信息信号的相位以产生控制信号，以及被配置为同步于倍频时钟信号来移位输入命令的相位以产生移位命令；以及
内部命令发生电路，被配置为根据控制信号的组合，同步于分频时钟信号来将移位命令输出为内部命令。
18.如权利要求17所述的半导体器件，其中，输入信息信号包括关于命令被输入的时间点的信息。
19.如权利要求17所述的半导体器件，还包括分频电路，所述分频电路被配置为对时钟信号的频率进行分频以产生分频时钟信号和倍频时钟信号，
其中，倍频时钟信号被产生以具有为时钟信号的频率的4N分之一的频率，其中，“N”是自然数。
20.如权利要求17所述的半导体器件，还包括分频电路，所述分频电路被配置为通过对时钟信号的频率进行分频来产生分频时钟信号，
其中，分频时钟信号包括第一分频时钟信号至第四分频时钟信号，以及
其中，第一分频时钟信号至第四分频时钟信号之间的相位差为90度。
21.如权利要求19所述的半导体器件，
其中，分频时钟信号包括第一分频时钟信号至第四分频时钟信号；
其中，倍频时钟信号包括第一倍频时钟信号至第四倍频时钟信号；以及
其中，分频电路包括：
倍频时钟发生电路，被配置为响应于时钟信号来产生具有为时钟信号的频率的4N分之一的频率的第一倍频时钟信号至第四倍频时钟信号；以及
分频时钟发生电路，被配置为产生同步于第一倍频时钟信号至第四倍频时钟信号而依次创建的第一分频时钟信号至第四分频时钟信号。
22.如权利要求17所述的半导体器件，
其中，分频时钟信号包括第一分频时钟信号至第四分频时钟信号；
其中，输入信息信号包括第一输入信息信号和第二输入信息信号；以及
其中，输入信息信号发生电路包括：
锁存电路，被配置为在第一分频时钟信号至第四分频时钟信号的脉冲的产生时刻处锁存命令以产生第一锁存命令至第四锁存命令，所述第一锁存命令至第四锁存命令中的一个被选择性地使能；以及
编码器，被配置为根据第一锁存命令至第四锁存命令的组合来产生第一输入信息信号和第二输入信息信号以及输入命令。
23.如权利要求22所述的半导体器件，其中，锁存电路包括：
第一锁存器，被配置为同步于第一分频时钟信号来锁存命令，以及被配置为基于输出控制信号来将锁存的命令输出为第一锁存命令；
第二锁存器，被配置为同步于第二分频时钟信号来锁存命令，以及被配置为基于输出控制信号来将锁存的命令输出为第二锁存命令；
第三锁存器，被配置为同步于第三分频时钟信号来锁存命令，以及被配置为基于输出控制信号来将锁存的命令输出为第三锁存命令；以及
第四锁存器，被配置为同步于第四分频时钟信号来锁存命令，以及被配置为基于输出控制信号来将锁存的命令输出为第四锁存命令。
24.如权利要求22所述的半导体器件，
其中，倍频时钟信号包括第一倍频时钟信号至第四倍频时钟信号，
其中，第一分频时钟信号至第四分频时钟信号同步于第一倍频时钟信号至第四倍频时钟信号而依次产生，
其中，第一分频时钟信号包括同步于第一倍频时钟信号的上升沿发生的脉冲，
其中，第二分频时钟信号包括同步于第二倍频时钟信号的上升沿发生的脉冲，
其中，第三分频时钟信号包括同步于第三倍频时钟信号的上升沿发生的脉冲，以及
其中，第四分频时钟信号包括同步于第四倍频时钟信号的上升沿发生的脉冲。
25.如权利要求22所述的半导体器件，其中，编码器包括：
第一逻辑电路，被配置为产生如果第三锁存命令和第四锁存命令中的任意一个被使能，则被使能的第一输入信息信号，以及被配置为产生如果第二锁存命令和第四锁存命令中的任意一个被使能，则被使能的第二输入信息信号；以及
第二逻辑电路，被配置为产生如果第一锁存命令至第四锁存命令中的任意一个被使能，则被使能的输入命令。
26.如权利要求25所述的半导体器件，
其中，第一逻辑电路包括第一或门，所述第一或门被配置为接收第三锁存命令和第四锁存命令，以及输出第一输入信息信号，
其中，第一逻辑电路包括第二或门，所述第二或门被配置为接收第二锁存命令和第四锁存命令，以及输出第二输入信息信号，以及
其中，第二逻辑电路包括第三或门，所述第三或门被配置为接收第一锁存命令至第四锁存命令，以及输出输入命令。
27.如权利要求22所述的半导体器件，其中，编码器包括：
逻辑电路，被配置为产生如果第一锁存命令至第四锁存命令中的任意一个被使能，则被使能的输入命令；
第一传输电路，被配置为响应于输入命令来产生如果第三锁存命令和第四锁存命令中的任意一个被使能，则被使能的第一输入信息信号；以及
第二传输电路，被配置为响应于输入命令来产生如果第二锁存命令和第四锁存命令中的任意一个被使能，则被使能的第二输入信息信号。
28.如权利要求17所述的半导体器件，
其中，输入信息信号包括第一输入信息信号和第二输入信息信号；
其中，控制信号包括第一控制信号和第二控制信号；以及
其中，移位电路包括：
第一移位电路，被配置为同步于倍频时钟信号来移位第一输入信息信号的相位以产生第一控制信号；
第二移位电路，被配置为同步于倍频时钟信号来移位第二输入信息信号的相位以产生第二控制信号；以及
第三移位电路，被配置为同步于倍频时钟信号来移位输入命令的相位以产生移位命令。
29.如权利要求28所述的半导体器件，其中，第一移位电路至第三移位电路具有实质相同的延迟时间。
30.如权利要求17所述的半导体器件，
其中，分频时钟信号包括第一分频时钟信号至第四分频时钟信号；
其中，控制信号包括第一控制信号和第二控制信号；以及
其中，内部命令发生电路包括：
传输命令发生电路，被配置为根据第一控制信号和第二控制信号的组合，同步于第一分频时钟信号至第四分频时钟信号来产生第一传输命令至第四传输命令，所述第一传输命令至第四传输命令中的一个被选择性地使能；以及
内部命令输出电路，被配置为响应于第一传输命令至第四传输命令来将移位命令输出为内部命令。
31.一种半导体器件，包括：
输入信息信号发生电路，被配置为同步于分频时钟信号被输入的时间点来锁存命令；以及
命令发生电路，被配置为同步于倍频时钟信号来移位锁存的命令的相位以移位命令。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110718248A (zh) * 2018-07-13 2020-01-21 爱思开海力士有限公司 半导体器件
CN110931061A (zh) * 2018-09-20 2020-03-27 爱思开海力士有限公司 半导体器件
CN111261207A (zh) * 2018-12-03 2020-06-09 爱思开海力士有限公司 半导体器件
CN111383677A (zh) * 2018-12-27 2020-07-07 爱思开海力士有限公司 半导体器件
CN111435602A (zh) * 2019-01-15 2020-07-21 爱思开海力士有限公司 与时钟信号同步的信号生成电路及使用其的半导体装置
CN111435601A (zh) * 2019-01-15 2020-07-21 爱思开海力士有限公司 命令生成方法及与命令生成方法有关的半导体器件

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11658668B2 (en) 2018-06-14 2023-05-23 SK Hynix Inc. Semiconductor device
KR102608910B1 (ko) 2018-06-14 2023-12-04 에스케이하이닉스 주식회사 반도체장치
KR102638792B1 (ko) * 2018-10-01 2024-02-21 에스케이하이닉스 주식회사 반도체장치
KR20210077081A (ko) * 2019-12-16 2021-06-25 에스케이하이닉스 주식회사 반도체시스템 및 반도체장치
KR20220136838A (ko) 2021-04-01 2022-10-11 에스케이하이닉스 주식회사 리드동작을 수행하는 장치

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1209628A (zh) * 1997-08-21 1999-03-03 三菱电机株式会社 时钟移位电路及采用该电路的同步型半导体存储装置
US6757212B2 (en) * 2001-03-28 2004-06-29 Renesas Technology Corp. Clock synchronous type semiconductor memory device
CN1508804A (zh) * 2002-12-10 2004-06-30 ���ǵ�����ʽ���� 同步半导体存储器件及在其中产生输出控制信号的方法
CN1591368A (zh) * 2003-08-12 2005-03-09 三星电子株式会社 存储控制器、智能卡以及控制存储器的读操作的方法
US20050206535A1 (en) * 2004-03-01 2005-09-22 Nec Electronics Corporation Semiconductor device
CN1767055A (zh) * 2004-10-29 2006-05-03 海力士半导体有限公司 延迟锁定回路及其锁定方法
US20060104150A1 (en) * 2004-11-15 2006-05-18 Elpida Memory, Inc Semiconductor memory device
JP2011120204A (ja) * 2009-11-30 2011-06-16 Hynix Semiconductor Inc 内部コマンド生成回路
CN102916914A (zh) * 2012-09-21 2013-02-06 北京空间机电研究所 一种模拟前端的数据接收处理***
CN103365602A (zh) * 2012-04-04 2013-10-23 爱思开海力士有限公司 半导体存储电路和使用半导体存储电路的数据处理***
CN104810047A (zh) * 2014-01-28 2015-07-29 爱思开海力士有限公司 半导体器件
CN104851445A (zh) * 2014-02-18 2015-08-19 爱思开海力士有限公司 半导体器件

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100271717B1 (ko) * 1997-12-31 2000-11-15 김영환 클럭 주파수 체배 장치를 포함하는 반도체 메모리 장치의 데이터 전송 장치
JP2001118383A (ja) * 1999-10-20 2001-04-27 Fujitsu Ltd リフレッシュを自動で行うダイナミックメモリ回路
KR100753412B1 (ko) * 2006-01-13 2007-08-30 주식회사 하이닉스반도체 반도체 메모리 장치의 커맨드 디코더 회로
KR100951571B1 (ko) 2007-12-14 2010-04-09 주식회사 하이닉스반도체 어드레스 래치 클럭 제어장치
US8094507B2 (en) 2009-07-09 2012-01-10 Micron Technology, Inc. Command latency systems and methods
JP2013118033A (ja) * 2011-12-05 2013-06-13 Elpida Memory Inc 半導体装置
JP5932347B2 (ja) * 2012-01-18 2016-06-08 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
KR102161083B1 (ko) * 2013-12-04 2020-10-05 에스케이하이닉스 주식회사 반도체 메모리 장치
US9570135B2 (en) * 2014-02-06 2017-02-14 Micron Technology, Inc. Apparatuses and methods to delay memory commands and clock signals
KR20150142851A (ko) * 2014-06-12 2015-12-23 에스케이하이닉스 주식회사 동작 타이밍 마진을 개선할 수 있는 반도체 장치
TWI542155B (zh) 2014-07-02 2016-07-11 瑞昱半導體股份有限公司 時脈產生器、通訊裝置與循序時脈閘控電路

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1209628A (zh) * 1997-08-21 1999-03-03 三菱电机株式会社 时钟移位电路及采用该电路的同步型半导体存储装置
US6757212B2 (en) * 2001-03-28 2004-06-29 Renesas Technology Corp. Clock synchronous type semiconductor memory device
CN1508804A (zh) * 2002-12-10 2004-06-30 ���ǵ�����ʽ���� 同步半导体存储器件及在其中产生输出控制信号的方法
CN1591368A (zh) * 2003-08-12 2005-03-09 三星电子株式会社 存储控制器、智能卡以及控制存储器的读操作的方法
US20050206535A1 (en) * 2004-03-01 2005-09-22 Nec Electronics Corporation Semiconductor device
CN1767055A (zh) * 2004-10-29 2006-05-03 海力士半导体有限公司 延迟锁定回路及其锁定方法
US20060104150A1 (en) * 2004-11-15 2006-05-18 Elpida Memory, Inc Semiconductor memory device
JP2011120204A (ja) * 2009-11-30 2011-06-16 Hynix Semiconductor Inc 内部コマンド生成回路
CN103365602A (zh) * 2012-04-04 2013-10-23 爱思开海力士有限公司 半导体存储电路和使用半导体存储电路的数据处理***
CN102916914A (zh) * 2012-09-21 2013-02-06 北京空间机电研究所 一种模拟前端的数据接收处理***
CN104810047A (zh) * 2014-01-28 2015-07-29 爱思开海力士有限公司 半导体器件
CN104851445A (zh) * 2014-02-18 2015-08-19 爱思开海力士有限公司 半导体器件

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110718248A (zh) * 2018-07-13 2020-01-21 爱思开海力士有限公司 半导体器件
CN110718248B (zh) * 2018-07-13 2023-09-05 爱思开海力士有限公司 半导体器件
CN110931061A (zh) * 2018-09-20 2020-03-27 爱思开海力士有限公司 半导体器件
CN110931061B (zh) * 2018-09-20 2023-11-14 爱思开海力士有限公司 半导体器件
CN111261207A (zh) * 2018-12-03 2020-06-09 爱思开海力士有限公司 半导体器件
CN111383677A (zh) * 2018-12-27 2020-07-07 爱思开海力士有限公司 半导体器件
CN111383677B (zh) * 2018-12-27 2023-08-25 爱思开海力士有限公司 半导体器件
CN111435602A (zh) * 2019-01-15 2020-07-21 爱思开海力士有限公司 与时钟信号同步的信号生成电路及使用其的半导体装置
CN111435601A (zh) * 2019-01-15 2020-07-21 爱思开海力士有限公司 命令生成方法及与命令生成方法有关的半导体器件
CN111435602B (zh) * 2019-01-15 2023-04-07 爱思开海力士有限公司 与时钟信号同步的信号生成电路及使用其的半导体装置
CN111435601B (zh) * 2019-01-15 2023-08-25 爱思开海力士有限公司 命令生成方法及与命令生成方法有关的半导体器件

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