CN111192611B - 半导体器件 - Google Patents

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Abstract

本发明公开一种半导体器件。半导体器件包括延迟电路、读取控制电路和寄存器控制电路。在读取操作期间，延迟电路通过将包括基于操作模式信号而顺序地产生的脉冲的列控制脉冲和内部列控制脉冲延迟来产生读取控制信号；以及在模式寄存器读取操作期间，延迟电路通过将包括基于模式寄存器使能信号而产生的脉冲的列控制脉冲延迟来产生寄存器控制信号。当读取控制信号被使能时，读取控制电路从存储体地址信号产生输入/输出(I/O)控制信号。当寄存器控制信号被使能时，寄存器控制电路输出模式信息信号作为模式输出信息信号。

Description

半导体器件
相关申请的交叉引用
本申请要求2018年11月15日提交的申请号为10-2018-0140757的韩国专利申请的优先权，其全部内容通过引用并入本文中。
技术领域
本公开的实施例总体而言涉及执行读取操作和模式寄存器读取操作的半导体器件。
背景技术
通常，诸如动态随机存取存储(DRAM)器件的每个半导体器件可以包括由单元阵列构成的多个存储体组，其通过地址来选择。每个存储体组可以被实现为包括多个存储体。半导体器件可以选择多个存储体组中的任意一个，并且可以执行用于经由输入/输出(I/O)线来输出在选中的存储体组中所包括的单元阵列中储存的数据的列操作。此外，半导体器件可以包括储存操作信息和内部信息的模式寄存器，并且可以执行模式寄存器读取操作以输出在模式寄存器中储存的信息。
发明内容
根据一个实施例，一种半导体器件包括延迟电路、读取控制电路和寄存器控制电路。在读取操作期间，延迟电路通过将包括基于操作模式信号而顺序地产生的脉冲的列控制脉冲和内部列控制脉冲延迟来产生读取控制信号；以及在模式寄存器读取操作期间，延迟电路通过将包括基于模式寄存器使能信号而产生的脉冲的列控制脉冲延迟来产生寄存器控制信号。当读取控制信号被使能时，读取控制电路从存储体地址信号产生输入/输出(I/O)控制信号。当寄存器控制信号被使能时，寄存器控制电路输出模式信息信号作为模式输出信息信号。
根据一个实施例，一种半导体器件包括：延迟电路，被配置为：在读取操作期间，通过将列控制脉冲和内部列控制脉冲延迟来产生第一读取控制信号至第四读取控制信号；以及被配置为：在模式寄存器读取操作期间，通过将列控制脉冲延迟来产生第一寄存器控制信号至第四寄存器控制信号；读取控制电路，被配置为：与第一读取控制信号至第四读取控制信号同步，从第一存储体地址信号和第二存储体地址信号产生第一输入/输出(I/O)控制信号至第四输入/输出(I/O)控制信号；以及寄存器控制电路，被配置为：与第一寄存器控制信号至第四寄存器控制信号同步，以输出模式信息信号作为模式输出信息信号。
附图说明
图1是示出根据本公开的一个实施例的半导体器件的配置的框图。
图2是示出图1的半导体器件中所包括的列脉冲发生电路的配置的框图。
图3是示出图1的半导体器件中所包括的延迟电路的配置的框图。
图4是示出图3的延迟电路中所包括的列信号发生电路的配置的电路图。
图5是示出图3的延迟电路中所包括的内部延迟电路的配置的框图。
图6是示出图3的延迟电路中所包括的时序控制电路的的配置的框图。
图7是示出图3的延迟电路中所包括的控制信号发生电路的配置的电路图。
图8是示出图1的半导体器件中所包括的读取控制电路的配置的框图。
图9是示出图1的半导体器件中所包括的寄存器控制电路的配置的框图。
图10是示出图1的半导体器件中所包括的核心区域的配置的框图。
图11和图12是示出根据本公开的一个实施例的半导体器件的操作的时序图。
图13是示出根据本公开的一个实施例的半导体器件的配置的框图。
具体实施方式
在下文中将参考附图描述本公开的各种实施例。然而，本文中所描述的实施例仅出于说明目的，并不旨在限制本公开的范围。
半导体器件可以提供存储体组模式、8存储体模式和16存储体模式。存储体组可以包括多个存储体。例如，存储体组可以包括四个存储体。在存储体组模式中，可以通过一个命令来执行用于存储体组中所包括的一个存储体的列操作。在8存储体模式下，可以通过一个命令来顺序地执行用于两个单独的存储体组中所分别包括的两个存储体的列操作。在16存储体模式下，可以通过一个命令来顺序地执行用于四个单独的存储体组中所分别包括的四个存储体的列操作。
如图1所示，根据一个实施例的半导体器件可以包括列脉冲发生电路1、延迟电路2、读取控制电路3、寄存器控制电路4和核心区域5。
当命令/地址信号CA<1:L>具有用于读取操作的逻辑电平组合时，列脉冲发生电路1可以与内部时钟信号ICLK和反相内部时钟信号ICLKB同步，以产生被顺序地产生的列控制脉冲ADD_LAT和内部列控制脉冲IADD_LAT。当命令/地址信号CA<1:L>具有用于模式寄存器读取操作的逻辑电平组合时，列脉冲发生电路1可以与内部时钟信号ICLK和反相内部时钟信号ICLKB同步，以产生列控制脉冲ADD_LAT。当命令/地址信号CA<1:L>具有用于模式寄存器读取操作的逻辑电平组合时，列脉冲发生电路1可以与内部时钟信号ICLK和反相内部时钟信号ICLKB同步，以产生被使能的模式寄存器使能信号MRREN。命令/地址信号CA<1:L>可以是由外部设备(未示出)提供的信号，并且可以包括命令和地址。内部时钟信号ICLK可以与由外部设备提供的时钟信号(未示出)的上升沿同步地转变(toggle)。反相内部内部时钟信号ICLKB可以与由外部设备提供的时钟信号的下降沿同步地转变。命令/地址信号CA<1:L>中所包括的比特位的数量“L”可以根据实施例而被设置得不同。
当在读取操作期间输入操作模式信号8BKM时，延迟电路2可以将列控制脉冲ADD_LAT和内部列控制脉冲IADD_LAT延迟以产生被顺序地使能的第一至第四读取控制信号RDP<1:4>。第一至第四读取控制信号RDP<1:4>中的每个可以包括从列控制脉冲ADD_LAT产生的第一脉冲以及从内部列控制脉冲IADD_LAT产生的第二脉冲。当在模式寄存器操作期间模式寄存器使能信号被使能时，延迟电路2可以将列控制脉冲ADD_LAT延迟以产生被顺序地使能的第一至第四寄存器控制信号MRP<1:4>。第一至第四寄存器控制信号MRP<1:4>中的每个可以包括从列控制脉冲ADD_LAT产生的第一脉冲。操作模式信号8BKM可以被设置为由外部设备提供以进入8存储体模式的信号，在所述8存储体模式下，在核心区域5中所包括的第一至第四存储体组BG1～BG4之中的两个存储体被激活以执行读取操作。
读取控制电路3可以与第一至第四读取控制信号RDP<1:4>同步以从第一和第二存储体地址信号BA<1:2>产生第一至第四输入/输出(I/O)控制信号IOSTP<1:4>。读取控制电路3可以同步于第一至第三读取控制信号RDP<1:3>来将第一和第二存储体地址BA<1:2>延迟，以产生第一和第二内部地址信号(图8的IAD<1:2>)。读取控制电路3可以与第四读取控制信号RDP<4>同步以从第一和第二内部地址信号(图8的IAD<1:2>)产生I/O控制信号IOSTP<1:4>。
寄存器控制电路4可以与第一至第四寄存器控制信号MRP<1:4>同步以输出模式信息信号MDI作为模式输出信息信号MDO。寄存器控制电路4可以同步于第一至第三寄存器控制信号MRP<1:3>来将模式信息信号MDI延迟，以产生内部模式信息信号(图9的IMD)。寄存器控制电路4可以与第四寄存器控制信号MRP<4>同步以从内部模式信息信号(图9的IMD)产生模式输出信息信号MDO。模式信息信号MDI可以包括关于半导体器件的操作信息，并且可以被设置为是从模式寄存器组(MRS)产生的信号。
核心区域5可以包括第一至第四存储体组BG1、BG2、BG3和BG4。
当第一I/O控制信号IOSTP<1>被使能时，第一存储体组BG1可以被激活以执行读取操作。尽管第一存储体组BG1被实现为当第一I/O控制信号IOSTP<1>被使能时被激活以执行读取操作，但是根据实施例，第一存储体组BG1可以被实现为当第一I/O控制信号IOSTP<1>被使能时被激活以执行写入操作。
当第二I/O控制信号IOSTP<2>被使能时，第二存储体组BG2可以被激活以执行读取操作。尽管第二存储体组BG2被实现为当第二I/O控制信号IOSTP<2>被使能时被激活以执行读取操作，但是根据实施例，第二存储体组BG2可以被实现为当第二I/O控制信号IOSTP<2>被使能时被激活以执行写入操作。
当第三I/O控制信号IOSTP<3>被使能时，第三存储体组BG3可以被激活以执行读取操作。尽管第三存储体组BG3被实现为当第三I/O控制信号IOSTP<3>被使能时被激活以执行读取操作，但是根据实施例，第三存储体组BG3可以被实现为当第三I/O控制信号IOSTP<3>被使能时被激活以执行写入操作。
当第四I/O控制信号IOSTP<4>被使能时，第四存储体组BG4可以被激活以执行读取操作。尽管第四存储体组BG4被实现为当第四I/O控制信号IOSTP<4>被使能时被激活以执行读取操作，但是根据实施例，第四存储体组BG4可以被实现为当第四I/O控制信号IOSTP<4>被使能时被激活以执行写入操作。稍后将参考图10来描述核心区域5的配置和操作。
参考图2，列脉冲发生电路1可以包括命令解码器11和脉冲发生电路12。
命令解码器11可以同步于内部时钟信号ICLK和反相内部时钟信号ICLKB来对命令/地址信号CA<1:L>进行解码，以产生读取信号RD和模式寄存器使能信号MRREN。当命令/地址信号CA<1:L>具有用于执行读取操作的逻辑电平组合时，命令解码器11可以与内部时钟信号ICLK和反相内部时钟信号ICLKB同步，以产生被使能的读取信号RD。当命令/地址信号CA<1:L>具有用于执行模式寄存器读取操作的逻辑电平组合时，命令解码器11可以与内部时钟信号ICLK和反相内部时钟信号ICLKB同步，以产生被使能的模式寄存器使能信号MRREN。
脉冲发生电路12可以产生列控制脉冲ADD_LAT和内部列控制脉冲IADD_LAT，所述列控制脉冲ADD_LAT和内部列控制脉冲IADD_LAT包括在读取信号RD被使能时顺序地产生的脉冲。脉冲发生电路12可以产生列控制脉冲ADD_LAT，该列控制脉冲ADD_LAT包括在读取信号RD被使能时产生的脉冲。脉冲发生电路12可以将列控制脉冲ADD_LAT移位预定时段以产生内部列控制脉冲IADD_LAT。列控制脉冲ADD_LAT被移位的预定时段可以是被设置为基于突发长度来执行列操作的时段。列控制脉冲ADD_LAT被移位的预定时段可以根据实施例而被设置得不同。脉冲发生电路12可以产生列控制脉冲ADD_LAT，该列控制脉冲ADD_LAT包括在模式寄存器使能信号MRREN被使能时产生的脉冲。如本文中关于参数所使用的词语“预定”(诸如预定时段)意指在参数被用于过程或算法之前确定参数的值。对于一些实施例，在过程或算法开始之前确定参数的值。在其他实施例中，在过程或算法期间、但在参数被用于过程或算法之前确定参数的值。
参考图3，延迟电路2可以包括列信号发生电路21、内部延迟电路22、时序控制电路23和控制信号发生电路24。
当操作模式信号8BKM和模式寄存器使能信号MRREN中的任意一个被使能时，列信号发生电路21可以根据列控制脉冲ADD_LAT和内部列控制脉冲IADD_LAT来产生列信号AYP_LAT。当操作模式信号8BKM被使能时，列信号发生电路21可以从列控制脉冲ADD_LAT和内部列控制脉冲IADD_LAT产生列信号AYP_LAT。当模式寄存器使能信号MRREN被使能时，列信号发生电路21可以从列控制脉冲ADD_LAT产生列信号AYP_LAT。
内部延迟电路22可以将列信号AYP_LAT延迟以产生被顺序地使能的第一至第四延迟信号D1～D4。内部延迟电路22可以将列信号AYP_LAT延迟以产生第一延迟信号D1。内部延迟电路22可以将第一延迟信号D1延迟以产生第二延迟信号D2。内部延迟电路22可以将第二延迟信号D2延迟以产生第三延迟信号D3。内部延迟电路22可以将第三延迟信号D3延迟以产生第四延迟信号D4。
时序控制电路23可以根据第一至第四延迟信号D1～D4来将模式寄存器使能信号MRREN延迟，以产生被顺序地使能的第一至第四寄存器延迟信号MRD1～MRD4。时序控制电路23可以同步于第一延迟信号D1来将模式寄存器使能信号MRREN延迟，以产生第一寄存器延迟信号MRD1。时序控制电路23可以同步于第二延迟信号D2来将第一寄存器延迟信号MRD1延迟，以产生第二寄存器延迟信号MRD2。时序控制电路23可以同步于第三延迟信号D3来将第二寄存器延迟信号MRD2延迟，以产生第三寄存器延迟信号MRD3。时序控制电路23可以同步于第四延迟信号D4来将第三寄存器延迟信号MRD3延迟，以产生第四寄存器延迟信号MRD4。
控制信号发生电路24可以根据第一至第四寄存器延迟信号MRD1～MRD4的逻辑电平而从第一至第四延迟信号D1～D4产生第一至第四读取控制信号RDP<1:4>。控制信号发生电路24可以根据第一至第四寄存器延迟信号MRD1～MRD4的逻辑电平而从第一至第四延迟信号D1～D4产生第一至第四寄存器控制信号MRP<1:4>。
参考图4，列信号发生电路21可以包括第一逻辑电路211、第二逻辑电路212和第三逻辑电路213。
第一逻辑电路211可以被配置为执行或非运算以及反相操作，并且可以包括(例如，但不限于)或非门NOR11以及反相器IV11。第一逻辑电路211可以产生传输控制信号TCON，当操作模式信号8BKM和模式寄存器使能信号MRREN中的任意一个被使能为具有逻辑“高”电平时，该传输控制信号TCON被使能为具有逻辑“高”电平。第一逻辑电路211可以对操作模式信号8BKM和模式寄存器使能信号MRREN执行逻辑或运算，以产生传输控制信号TCON。如本文所使用的，具有低电平的信号(诸如传输控制信号TCON或模式寄存器使能信号MRREN等)与该信号具有高电平时有区别。例如，高电平可以对应于具有第一电压的信号，而低电平可以对应于具有第二电压的信号。对于一些实施例，第一电压大于第二电压。在其他一些实施例中，信号的不同特性(诸如频率或幅度)确定该信号是具有高电平还是低电平。对于一些情况，信号的高电平和低电平代表逻辑二进制状态。
第二逻辑电路212可以被配置为执行或非运算以及反相操作，并且可以包括(例如，但不限于)或非门NOR12以及反相器IV12。第二逻辑电路212可以产生预列信号PRE-AYP，当列控制脉冲ADD_LAT和内部列控制脉冲IADD_LAT中的任意一个被使能为具有逻辑“高”电平时，该预列信号PRE-AYP被使能为具有逻辑“高”电平。第二逻辑电路212可以对列控制脉冲ADD_LAT和内部列控制脉冲IADD_LAT执行逻辑或运算，以产生预列信号PRE-AYP。
第三逻辑电路213可以被配置为执行与非运算以及反相操作，并且可以包括(例如，但不限于)与非门NAND11以及反相器IV13。当传输控制信号TCON被使能为具有逻辑“高”电平时，第三逻辑电路213可以缓冲预列信号PRE-AYP以产生列信号AYP_LAT。第三逻辑电路213可以对传输控制信号TCON和预列信号PRE-AYP执行逻辑与运算，以产生列信号AYP_LAT。
参考图5，内部延迟电路22可以包括第一单元延迟电路221、第二单元延迟电路222、第三单元延迟电路223和第四单元延迟电路224。
第一单元延迟电路221可以将列信号AYP_LAT延迟以产生第一延迟信号D1。
第二单元延迟电路222可以将第一延迟信号D1延迟以产生第二延迟信号D2。
第三单元延迟电路223可以将第二延迟信号D2延迟以产生第三延迟信号D3。
第四单元延迟电路224可以将第三延迟信号D3延迟以产生第四延迟信号D4。
第一单元延迟电路221、第二单元延迟电路222、第三单元延迟电路223和第四单元延迟电路224中的每个可以利用反相器链或R-C延迟电路来实现，使得第一至第四单元延迟电路221、222、223和224具有相同的延迟时间。
参考图6，时序控制电路23可以包括第一锁存电路231、第二锁存电路232、第三锁存电路233和第四锁存电路234。
第一锁存电路231可以利用触发器来实现。第一锁存电路231可以同步于第一延迟信号D1来锁存模式寄存器使能信号MRREN，以产生第一寄存器延迟信号MRD1。
第二锁存电路232可以利用触发器来实现。第二锁存电路232可以同步于第二延迟信号D2来锁存第一寄存器延迟信号MRD1，以产生第二寄存器延迟信号MRD2。
第三锁存电路233可以利用触发器来实现。第三锁存电路233可以同步于第三延迟信号D3来锁存第二寄存器延迟信号MRD2，以产生第三寄存器延迟信号MRD3。
第四锁存电路234可以利用触发器来实现。第四锁存电路234可以同步于第四延迟信号D4来锁存第三寄存器延迟信号MRD3，以产生第四寄存器延迟信号MRD4。
参考图7，控制信号发生电路24可以包括第一控制信号发生电路241、第二控制信号发生电路242、第三控制信号发生电路243和第四控制信号发生电路244。
第一控制信号发生电路241可以被配置为执行与非运算以及反相操作，并且可以包括(例如，但不限于)反相器IV21、IV22和IV23以及与非门NAND21和NAND22。当第一寄存器延迟信号MRD1被禁止为具有逻辑“低”电平时，第一控制信号发生电路241可以缓冲第一延迟信号D1以产生第一读取控制信号RDP<1>。当第一寄存器延迟信号MRD1被使能为具有逻辑“高”电平时，第一控制信号发生电路241可以缓冲第一延迟信号D1以产生第一寄存器控制信号MRP<1>。
第二控制信号发生电路242可以被配置为执行与非运算以及反相操作，并且可以包括(例如，但不限于)反相器IV24、IV25和IV26以及与非门NAND23和NAND24。当第二寄存器延迟信号MRD2被禁止为具有逻辑“低”电平时，第二控制信号发生电路242可以缓冲第二延迟信号D2以产生第二读取控制信号RDP<2>。当第二寄存器延迟信号MRD2被使能为具有逻辑“高”电平时，第二控制信号发生电路242可以缓冲第二延迟信号D2以产生第二寄存器控制信号MRP<2>。
第三控制信号发生电路243可以被配置为执行与非运算以及反相操作，并且可以包括(例如，但不限于)反相器IV27、IV28和IV29以及与非门NAND25和NAND26。当第三寄存器延迟信号MRD3被禁止为具有逻辑“低”电平时，第三控制信号发生电路243可以缓冲第三延迟信号D3以产生第三读取控制信号RDP<3>。当第三寄存器延迟信号MRD3被使能为具有逻辑“高”电平时，第三控制信号发生电路243可以缓冲第三延迟信号D3以产生第三寄存器控制信号MRP<3>。
第四控制信号发生电路244可以被配置为执行与非运算以及反相操作，并且可以包括(例如，但不限于)反相器IV30、IV31和IV32以及与非门NAND27和NAND28。当第四寄存器延迟信号MRD4被禁止为具有逻辑“低”电平时，第四控制信号发生电路244可以缓冲第四延迟信号D4以产生第四读取控制信号RDP<4>。当第四寄存器延迟信号MRD4被使能为具有逻辑“高”电平时，第四控制信号发生电路244可以缓冲第四延迟信号D4以产生第四寄存器控制信号MRP<4>。
参考图8，读取控制电路3可以包括地址输入电路31、内部地址发生电路32和I/O控制信号发生电路33。
当列控制脉冲ADD_LAT和内部列控制脉冲IADD_LAT被使能时，地址输入电路31可以接收第一和第二存储体地址信号BA<1:2>，以产生第一和第二输入存储体地址信号BAD<1:2>。当列控制脉冲ADD_LAT被使能为具有逻辑“高”电平时，地址输入电路31可以接收第一和第二存储体地址信号BA<1:2>，以产生第一和第二输入存储体地址信号BAD<1:2>。当内部列控制脉冲IADD_LAT被使能为具有逻辑“高”电平时，地址输入电路31可以接收第一和第二存储体地址信号BA<1:2>，以产生第一和第二输入存储体地址信号BAD<1:2>。在一个实施例中，地址输入电路31可以被配置为：当列控制脉冲ADD_LAT和内部列控制脉冲IADD_LAT中的至少一个被使能时，接收第一和第二存储体地址信号BA<1:2>，以产生第一和第二输入存储体地址信号BAD<1:2>。
内部地址发生电路32可以包括第一触发器321、第二触发器322、第三触发器323、第四触发器324、第五触发器325和第六触发器326。
第一触发器321可以同步于第一读取控制信号RDP<1>来锁存第一输入存储体地址信号BAD<1>，以产生第一传输地址信号TA<1>。
第二触发器322可以同步于第二读取控制信号RDP<2>来锁存第一传输地址信号TA<1>，以产生第二传输地址信号TA<2>。
第三触发器323可以同步于第三读取控制信号RDP<3>来锁存第二传输地址信号TA<2>，以产生第一内部地址信号IAD<1>。
第四触发器324可以同步于第一读取控制信号RDP<1>来锁存第二输入存储体地址信号BAD<2>，以产生第三传输地址信号TA<3>。
第五触发器325可以同步于第二读取控制信号RDP<2>来锁存第三传输地址信号TA<3>，以产生第四传输地址信号TA<4>。
第六触发器326可以同步于第三读取控制信号RDP<3>来锁存第四传输地址信号TA<4>，以产生第二内部地址信号IAD<2>。
I/O控制信号发生电路33可以与第四读取控制信号RDP<4>同步，以从第一和第二内部地址信号IAD<1:2>产生第一至第四I/O控制信号IOSTP<1:4>。
参考图9，寄存器控制电路4可以包括内部模式信息信号发生电路41和输出电路42。
内部模式信息信号发生电路41可以包括第七触发器411、第八触发器412和第九触发器413。
第七触发器411可以同步于第一寄存器控制信号MRP<1>来锁存模式信息信号MDI，以产生第一传输模式信息信号TMI<1>。
第八触发器412可以同步于第二寄存器控制信号MRP<2>来锁存第一传输模式信息信号TMI<1>，以产生第二传输模式信息信号TMI<2>。
第九触发器413可以同步于第三寄存器控制信号MRP<3>来锁存第二传输模式信息信号TMI<2>，以产生内部模式信息信号IMD。
输出电路42可以与第四寄存器控制信号MRP<4>同步以输出内部模式信息信号IMD作为模式输出信息信号MDO。
参考图10，核心区域5可以包括第一存储体组BG1、第二存储体组BG2、第三存储体组BG3、第四存储体组BG4、第一中继器55、第二中继器56、第三中继器57和第四中继器58。第一存储体组BG1可以包括第一至第四存储体511～514。第二存储体组BG2可以包括第一至第四存储体521～524。第三存储体组BG3可以包括第一至第四存储体531～534。第四存储体组BG4可以包括第一至第四存储体541～544。第一中继器55可以通过在读取操作期间产生的第一I/O控制信号IOSTP<1>来放大从第一存储体组BG1中所包括的第一至第四存储体511～514输出的第一内部数据ID1<1:M>，以经由I/O线IO<1:M>输出第一内部数据ID1<1:M>的放大数据。第一中继器55可以通过在写入操作期间产生的第一I/O控制信号IOSTP<1>来放大经由I/O线IO<1:M>输入的数据，以将其储存在第一存储体组BG1中所包括的第一至第四存储体511～514中。第二中继器56可以通过在读取操作期间产生的第二I/O控制信号IOSTP<2>来放大从第二存储体组BG2中所包括的第一至第四存储体521～524输出的第二内部数据ID2<1:M>，以经由I/O线IO<1:M>输出第二内部数据ID2<1:M>的放大数据。第二中继器56可以通过在写入操作期间产生的第二I/O控制信号IOSTP<2>来放大经由I/O线IO<1:M>输入的数据，以将其储存在第二存储体组BG2中所包括的第一至第四存储体521～524中。第三中继器57可以通过在读取操作期间产生的第三I/O控制信号IOSTP<3>来放大从第三存储体组BG3中所包括的第一至第四存储体531～534输出的第三内部数据ID3<1:M>，以经由I/O线IO<1:M>输出第三内部数据ID3<1:M>的放大数据。第三中继器57可以通过在写入操作期间产生的第三I/O控制信号IOSTP<3>来放大经由I/O线IO<1:M>输入的数据，以将其储存在第三存储体组BG3中所包括的第一至第四存储体531～534中。第四中继器58可以通过在读取操作期间产生的第四I/O控制信号IOSTP<4>来放大从第四存储体组BG4中所包括的第一至第四存储体541～544输出的第四内部数据ID4<1:M>，以经由I/O线IO<1:M>输出第四内部数据ID4<1:M>的放大数据。第四中继器58可以通过在写入操作期间产生的第四I/O控制信号IOSTP<4>来放大经由I/O线IO<1:M>输入的数据，以将其储存在第四存储体组BG4中所包括的第一至第四存储体541～544中。
在下文中将描述在8存储体模式下执行的、核心区域5的读取操作和写入操作。
在8存储体模式下，在核心区域5中所包括的第一中继器55和第三中继器57被驱动以执行第一存储体组BG1和第三存储体组BG3的读取操作或写入操作之后，在核心区域5所包括的第二中继器56和第四中继器58可以被驱动以执行第二存储体组BG3和第四存储体组BG4的读取操作或写入操作。在8存储体模式下，驱动第一至第四中继器55～58的顺序可以根据实施例而被设置得不同。
在下文中将参考图11和图12描述根据实施例而依次执行的、半导体器件的模式寄存器读取操作和读取操作。
在时间点“T1”，具有用于模式寄存器读取操作‘MRR’的逻辑电平组合的命令/地址信号CA<1:L>可以被输入到半导体器件。
在时间点“T2”，具有用于读取操作‘RD’的逻辑电平组合的命令/地址信号CA<1:L>可以被输入到半导体器件。
在时间点“T3”，列脉冲发生电路1的命令解码器11可以与内部时钟信号ICLK和反相内部时钟信号ICLKB同步，以基于在时间点“T1”输入的命令/地址信号CA<1:L>来产生具有逻辑“高”电平的模式寄存器使能信号MRREN。
列脉冲发生电路1的脉冲发生电路12可以基于具有逻辑“高”电平的模式寄存器使能信号MRREN来产生包括具有逻辑“高”电平的脉冲的列控制脉冲ADD_LAT。
延迟电路2的列信号发生电路21可以基于具有逻辑“高”电平的模式寄存器使能信号MRREN而从列控制脉冲ADD_LAT产生具有逻辑“高”电平的列信号AYP_LAT。
在时间点“T4”，延迟电路2的内部延迟电路22可以将在时间点“T3”产生的列信号AYP_LAT延迟，以产生被使能为具有逻辑“高”电平的第一延迟信号D1。
延迟电路2的时序控制电路23可以同步于第一延迟信号D1而将在时间点“T3”产生的模式寄存器使能信号MRREN延迟，以产生具有逻辑“高”电平的第一寄存器延迟信号MRD1。
延迟电路2的控制信号发生电路24可以基于具有逻辑“高”电平的第一寄存器延迟信号MRD1而从第一延迟信号D1产生具有逻辑“高”电平的第一寄存器控制信号MRP<1>。
寄存器控制电路4的内部模式信息信号发生电路41可以同步于第一寄存器控制信号MRP<1>将模式信息信号MDI延迟，以产生第一传输模式信息信号TMI<1>。
在时间点“T5”，列脉冲发生电路1的命令解码器11可以与内部时钟信号ICLK和反相内部时钟信号ICLKB同步，以基于在时间点“T2”输入的命令/地址信号CA<1:L>来产生具有逻辑“高”电平的读取信号RD。
列脉冲发生电路1的脉冲发生电路12可以基于具有逻辑“高”电平的读取信号RD来产生包括具有逻辑“高”电平的脉冲的列控制脉冲ADD_LAT。
延迟电路2的列信号发生电路21可以基于具有逻辑“高”电平的操作模式信号8BKM而从列控制脉冲ADD_LAT产生具有逻辑“高”电平的列信号AYP_LAT。
延迟电路2的内部延迟电路22可以将在时间点“T4”产生的第一延迟信号D1延迟，以产生被使能为具有逻辑“高”电平的第二延迟信号D2。
延迟电路2的时序控制电路23可以同步于第二延迟信号D2而将在时间点“T4”产生的第一寄存器延迟信号MRD1延迟，以产生具有逻辑“高”电平的第二寄存器延迟信号MRD2。
延迟电路2的控制信号发生电路24可以基于具有逻辑“高”电平的第二寄存器延迟信号MRD2而从第二延迟信号D2产生具有逻辑“高”电平的第二寄存器控制信号MRP<2>。
读取控制电路3的地址输入电路31可以基于具有逻辑“高”电平的列控制脉冲ADD_LAT来接收第一和第二存储体地址信号BA<1:2>，以产生第一和第二输入存储体地址信号BAD<1:2>。
寄存器控制电路4的内部模式信息信号发生电路41可以同步于第二寄存器控制信号MRP<2>而将在时间点“T4”产生的第一传输模式信息信号TMI<1>延迟，以产生第二传输模式信息信号TMI<2>。
在时间点“T6”，延迟电路2的内部延迟电路22可以将在时间点“T5”产生的第二延迟信号D2延迟，以产生被使能为具有逻辑“高”电平的第三延迟信号D3。
延迟电路2的时序控制电路23可以同步于第三延迟信号D3而将在时间点“T5”产生的第二寄存器延迟信号MRD2延迟，以产生具有逻辑“高”电平的第三寄存器延迟信号MRD3。
延迟电路2的控制信号发生电路24可以基于具有逻辑“高”电平的第三寄存器延迟信号MRD3而从第三延迟信号D3产生具有逻辑“高”电平的第三寄存器控制信号MRP<3>。
寄存器控制电路4的内部模式信息信号发生电路41可以同步于第三寄存器控制信号MRP<3>而将在时间点“T5”产生的第二传输模式信息信号TMI<2>延迟，以产生内部模式信息信号IMD。
延迟电路2的内部延迟电路22可以将在时间点“T5”产生的列控制脉冲ADD_LAT延迟，以产生被使能为具有逻辑“高”电平的第一延迟信号D1。
延迟电路2的控制信号发生电路24可以基于具有逻辑“低”电平的第一寄存器延迟信号MRD1而从第一延迟信号D1产生具有逻辑“高”电平的第一读取控制信号RDP<1>。
读取控制电路3的内部地址发生电路32可以与第一读取控制信号RDP<1>同步，以通过将在时间点“T5”产生的第一输入存储体地址信号BAD<1>延迟来产生第一传输地址信号TA<1>，以及通过将在时间点“T5”产生的第二输入存储体地址信号BAD<2>延迟来产生第三传输地址信号TA<3>。
在时间点“T7”，延迟电路2的内部延迟电路22可以将在时间点“T6”产生的第三延迟信号D3延迟，以产生被使能为具有逻辑“高”电平的第四延迟信号D4。
延迟电路2的时序控制电路23可以同步于第四延迟信号D4而将在时间点“T6”产生的第三寄存器延迟信号MRD3延迟，以产生具有逻辑“高”电平的第四寄存器延迟信号MRD4。
延迟电路2的控制信号发生电路24可以基于具有逻辑“高”电平的第四寄存器延迟信号MRD4而从第四延迟信号D4产生具有逻辑“高”电平的第四寄存器控制信号MRP<4>。
寄存器控制电路4的输出电路42可以与第四寄存器控制信号MRP<4>同步，以输出内部模式信息信号IMD作为模式输出信息信号MDO。
列脉冲发生电路1的脉冲发生电路12可以将在时间点“T5”产生的列控制脉冲ADD_LAT移位预定时段，以产生具有逻辑“高”电平的内部列控制脉冲IADD_LAT。
延迟电路2的列信号发生电路21可以基于具有逻辑“高”电平的操作模式信号8BKM而从内部列控制脉冲IADD_LAT产生具有逻辑“高”电平的列信号AYP_LAT。
延迟电路2的内部延迟电路22可以将在时间点“T6”产生的第一延迟信号D1延迟，以产生被使能为具有逻辑“高”电平的第二延迟信号D2。
延迟电路2的控制信号发生电路24可以基于具有逻辑“低”电平的第二寄存器延迟信号MRD2而从第二延迟信号D2产生具有逻辑“高”电平的第二读取控制信号RDP<2>。
读取控制电路3的地址输入电路31可以基于具有逻辑“高”电平的内部列控制脉冲IADD_LAT来接收第一和第二存储体地址信号BA<1:2>，以产生第一和第二输入存储体地址信号BAD<1:2>。
读取控制电路3的内部地址发生电路32可以与第二读取控制信号RDP<2>同步，以通过将在时间点“T6”产生的第一传输地址信号TA<1>延迟来产生第二传输地址信号TA<2>，以及通过将在时间点“T6”产生的第三传输地址信号TA<3>延迟来产生第四传输地址信号TA<4>。
在时间点“T8”，延迟电路2的内部延迟电路22可以将在时间点“T7”产生的第二延迟信号D2延迟，以产生被使能为具有逻辑“高”电平的第三延迟信号D3。
延迟电路2的控制信号发生电路24可以基于具有逻辑“低”电平的第三寄存器延迟信号MRD3而从第三延迟信号D3产生具有逻辑“高”电平的第三读取控制信号RDP<3>。
读取控制电路3的内部地址发生电路32可以与第三读取控制信号RDP<3>同步，以通过将在时间点“T7”产生的第二传输地址信号TA<2>延迟来产生第一内部地址信号IAD<1>，以及通过将在时间点“T7”产生的第四传输地址信号TA<4>延迟来产生第二内部地址信号IAD<2>。
延迟电路2的内部延迟电路22可以将在时间点“T7”产生的内部列控制脉冲IADD_LAT延迟，以产生被使能为具有逻辑“高”电平的第一延迟信号D1。
延迟电路2的控制信号发生电路24可以基于具有逻辑“低”电平的第一寄存器延迟信号MRD1而从第一延迟信号D1产生具有逻辑“高”电平的第一读取控制信号RDP<1>。
读取控制电路3的内部地址发生电路32可以与第一读取控制信号RDP<1>同步，以通过将在时间点“T7”产生的第一输入存储体地址信号BAD<1>延迟来产生第一传输地址信号TA<1>，以及通过将在时间点“T7”产生的第二输入存储体地址信号BAD<2>延迟来产生第三传输地址信号TA<3>。
在时间点“T9”，延迟电路2的内部延迟电路22可以将在时间点“T8”产生的第三延迟信号D3延迟，以产生被使能为具有逻辑“高”电平的第四延迟信号D4。
延迟电路2的控制信号发生电路24可以基于具有逻辑“低”电平的第四寄存器延迟信号MRD4而从第四延迟信号D4产生具有逻辑“高”电平的第四读取控制信号RDP<4>。
读取控制电路3的I/O控制信号发生电路33可以与第四读取控制信号RDP<4>同步，以从第一和第二内部地址信号IAD<1:2>产生第一至第四I/O控制信号IOSTP<1:4>。在这种情况下，第一I/O控制信号IOSTP<1>可以被使能。
核心区域5可以在第一至第四存储体组BG1、BG2、BG3和BG4之中的、根据第一至第四I/O控制信号IOSTP<1:4>而被激活的任意一个存储体组中执行读取操作。在这种情况下，第一存储体组BG1可以被激活以执行读取操作。
延迟电路2的内部延迟电路22可以将在时间点“T8”产生的第一延迟信号D1延迟，以产生被使能为具有逻辑“高”电平的第二延迟信号D2。
延迟电路2的控制信号发生电路24可以基于具有逻辑“低”电平的第二寄存器延迟信号MRD2而从第二延迟信号D2产生具有逻辑“高”电平的第二读取控制信号RDP<2>。
读取控制电路3的内部地址发生电路32可以与第二读取控制信号RDP<2>同步，以通过将在时间点“T8”产生的第一传输地址信号TA<1>延迟来产生第二传输地址信号TA<2>，以及通过将在时间点“T8”产生的第三传输地址信号TA<3>延迟来产生第四传输地址信号TA<4>。
在时间点“T10”，延迟电路2的内部延迟电路22可以将在时间点“T9”产生的第二延迟信号D2延迟，以产生被使能为具有逻辑“高”电平的第三延迟信号D3。
延迟电路2的控制信号发生电路24可以基于具有逻辑“低”电平的第三寄存器延迟信号MRD3而从第三延迟信号D3产生具有逻辑“高”电平的第三读取控制信号RDP<3>。
读取控制电路3的内部地址发生电路32可以与第三读取控制信号RDP<3>同步，以通过将在时间点“T9”产生的第二传输地址信号TA<2>延迟来产生第一内部地址信号IAD<1>，以及通过将在时间点“T9”产生的第四传输地址信号TA<4>延迟来产生第二内部地址信号IAD<2>。
在时间点“T11”，延迟电路2的内部延迟电路22可以将在时间点“T10”产生的第三延迟信号D3延迟，以产生被使能为具有逻辑“高”电平的第四延迟信号D4。
延迟电路2的控制信号发生电路24可以基于具有逻辑“低”电平的第三寄存器延迟信号MRD3而从第四延迟信号D4产生具有逻辑“高”电平的第四读取控制信号RDP<4>。
读取控制电路3的I/O控制信号发生电路33可以与第四读取控制信号RDP<4>同步，以从第一和第二内部地址信号IAD<1:2>产生第一至第四I/O控制信号IOSTP<1:4>。在这种情况下，第三I/O控制信号IOSTP<3>可以被使能。
核心区域5可以在第一至第四存储体组BG1、BG2、BG3和BG4之中的、根据第一至第四I/O控制信号IOSTP<1:4>而被激活的任意一个存储体组中执行读取操作。在这种情况下，第三存储体组BG3可以被激活以执行读取操作。
如上所述，根据一个实施例的半导体器件可以包括单个延迟电路，其产生用于执行读取操作的控制信号以及用于执行模式寄存器读取操作的控制信号二者，由此减少半导体器件的布局面积，以及降低半导体器件的功耗。
参考图13，根据一个实施例的半导体器件1000可以包括命令控制电路1101、潜伏时间/突发控制电路1102、操作控制电路1103、输入/输出(I/O)控制电路1104、数据I/O电路1105和DRAM核心1106。
命令控制电路1101可以包括输入驱动电路1111、芯片选择信号缓冲器1112、命令/地址缓冲器1113、命令解码器1114和掉电控制电路1115。输入驱动电路1111可以接收并驱动芯片选择信号CS，以将芯片选择信号CS传输给掉电控制电路1115。芯片选择信号缓冲器1112可以基于芯片选择参考电压VREF_CS来缓冲并接收芯片选择信号CS。命令/地址缓冲器1113可以基于命令/地址参考电压VREF_CA来缓冲并接收命令/地址信号CA<0:6>。命令解码器1114可以基于由芯片选择信号缓冲器1112缓冲的芯片选择信号CS来对由命令/地址缓冲器1113缓冲的命令/地址信号CA<0:6>进行解码，以产生用于半导体器件1000的操作的各种命令。掉电控制电路1115可以基于由输入驱动电路1111驱动的芯片选择信号CS以及由命令解码器1114产生的命令来控制掉电模式。
潜伏时间/突发控制电路1102可以包括突发长度信息发生器1121、写入潜伏时间控制器1122和突发长度控制电路1123。突发长度信息发生器1121可以基于由命令解码器1114产生的命令来产生用于控制突发长度操作的信息。写入潜伏时间控制器1122可以基于经由命令解码器1114传输的命令来根据写入潜伏时间执行控制操作。突发长度控制电路1123可以包括信息储存电路1125，其储存从突发长度信息发生器1121输出的信息。突发长度控制电路1123可以包括突发长度控制器1126，其用于基于经由命令解码器1114传输的命令、从写入潜伏时间控制器1122输出的信号以及从突发长度信息发生器1121输出的信息来控制突发长度操作。突发长度控制电路1123可以包括突发结束控制器1127，其用于基于经由命令解码器1114传输的命令、从写入潜伏时间控制器1122输出的信号以及从突发长度信息发生器1121输出的信息来控制突发结束操作。
操作控制电路1103可以包括读取/写入控制器1131、地址控制器1132、自动预充电控制器1133和行路径控制器1134，以产生用于控制读取操作和写入操作的读取/写入控制信号RD/WR_Control以及用于控制激活操作、预充电操作和刷新操作的行路径控制信号ACT/PCG/REF_Control。如果时钟信号CK_t和CK_c被激活，则读取/写入控制器1131可以基于从潜伏时间/突发控制电路1102输出的信号和从地址控制器1132输出的信号来控制读取操作和写入操作。地址控制器1132可以基于从潜伏时间/突发控制电路1102输出的信号来控制地址的产生。如果时钟信号CK_t和CK_c被激活，则自动预充电控制器1133可以基于从潜伏时间/突发控制电路1102输出的信号来控制自动预充电操作。行路径控制器1134可以基于经由命令解码器1114传输的命令来控制行路径。
I/O控制电路1104可以包括第一时钟缓冲器1141、时钟使能信号发生器1142、第二时钟缓冲器1143、第一分频器1144、第二分频器1145、内部时钟驱动器1146、I/O控制器1147和数据路径控制器1148。第一时钟缓冲器1141可以接收并缓冲时钟信号CK_t和CK_c。在由第一时钟缓冲器1141缓冲的时钟信号CK_t和CK_c被激活之后，时钟使能信号发生器1142可以产生时钟使能信号。第二时钟缓冲器1143可以接收并缓冲用于输入和输出数据的数据时钟信号WCK和WCKB。第一分频器1144可以将由第二时钟缓冲器1143缓冲的数据时钟信号WCK和WCKB分频。第二分频器1145可以接收第一分频器1144的输出信号并将其分频。内部时钟驱动器1146可以接收第一分频器1144的输出信号并将其分频，以产生内部数据时钟信号IWCK[0:3]。I/O控制器1147可以接收由第二分频器1145分频的信号和由内部时钟驱动器1146产生的内部数据时钟信号IWCK[0:3]，以控制数据的输入和输出。基于从I/O控制器1147输出的信号和由内部时钟驱动器1146产生的内部数据时钟信号IWCK[0:3]，数据路径控制器1148可以控制在数据的输入和输出中使用的数据路径。
数据I/O电路1105可以包括接收器1151、解串行器1152、写入驱动器1153、写入多路复用器1154、读取多路复用器1155、读取驱动器1156、串行器1157和发送器1158。接收器1151可以与内部数据时钟信号IWCK[0:3]同步，以基于数据参考电压VREF_DQ来接收发送数据DQ。解串行器1152可以将经由接收器1151串行输入的发送数据DQ转换成并行数据。写入驱动器1153可以驱动并行数据，以将被驱动的并行数据发送给写入多路复用器1154。写入多路复用器1154可以借助于I/O线利用多路复用技术将由写入驱动器1153驱动的数据发送给DRAM核心1106。在读取操作期间，读取多路复用器1155可以利用多路复用技术而将从DRAM核心1106输出的数据经由I/O线输出给读取驱动器1156。读取驱动器1156可以驱动经由读取多路复用器1155从DRAM核心1106输出的数据，以将被驱动的数据输出给串行器1157。串行器1157可以将从读取驱动器1156输出的数据转化成串行数据。发送器1158可以输出由串行器1157转换的串行数据作为发送数据DQ。
DRAM核心1106可以基于读取/写入控制信号RD/WR_Control来执行用于经由数据I/O电路1105输出或接收数据的读取操作或写入操作。DRAM核心1106可以基于行路径控制信号ACT/PCG/REF_Control来执行激活操作、预充电操作或刷新操作。
操作控制电路1103可以对应于如下电路：包括图1所示的列脉冲发生电路1、延迟电路2、读取控制电路3、寄存器控制电路4和核心区域5的电路，并且DRAM核心1106可以对应于图1所示的核心区域5。

Claims (20)

1.一种半导体器件，包括：
延迟电路，被配置为：在读取操作期间，通过将包括基于操作模式信号而顺序地产生的脉冲的列控制脉冲和内部列控制脉冲延迟来产生读取控制信号；以及被配置为：在模式寄存器读取操作期间，通过将包括基于模式寄存器使能信号而产生的脉冲的所述列控制脉冲延迟来产生寄存器控制信号；
读取控制电路，被配置为：当所述读取控制信号被使能时，从存储体地址信号产生输入/输出I/O控制信号；以及
寄存器控制电路，被配置为：当所述寄存器控制信号被使能时，输出模式信息信号作为模式输出信息信号。
2.如权利要求1所述的半导体器件，其中，所述列控制脉冲和所述内部列控制脉冲被延迟以产生所述读取控制信号的延迟时间被设置为与所述列控制脉冲被延迟以产生所述寄存器控制信号的延迟时间相等。
3.如权利要求1所述的半导体器件，其中，所述操作模式信号由外部设备来提供以进入8存储体模式，所述8存储体模式用于执行在核心区域中所包括的多个存储体组之中的两个存储体组的所述读取操作。
4.如权利要求1所述的半导体器件，其中，所述模式寄存器使能信号从命令/地址信号产生，所述命令/地址信号被输入以执行所述模式寄存器读取操作。
5.如权利要求1所述的半导体器件，
其中，所述读取控制信号包括第一读取控制信号至第四读取控制信号；
其中，所述寄存器控制信号包括第一寄存器控制信号至第四寄存器控制信号；以及
其中，所述延迟电路包括：
列信号发生电路，被配置为：当所述操作模式信号和所述模式寄存器使能信号中的任意一个被使能时，基于所述列控制脉冲和所述内部列控制脉冲来产生列信号；
内部延迟电路，被配置为：将所述列信号延迟以产生被顺序地使能的第一延迟信号至第四延迟信号；
时序控制电路，被配置为：基于所述第一延迟信号至所述第四延迟信号来将所述模式寄存器使能信号延迟，以产生被顺序地使能的第一寄存器延迟信号至第四寄存器延迟信号；以及
控制信号发生电路，被配置为：基于所述第一寄存器延迟信号至所述第四寄存器延迟信号的逻辑电平，从所述第一延迟信号至所述第四延迟信号产生所述第一读取控制信号至所述第四读取控制信号；以及被配置为：基于所述第一寄存器延迟信号至所述第四寄存器延迟信号的逻辑电平，从所述第一延迟信号至所述第四延迟信号产生所述第一寄存器控制信号至所述第四寄存器控制信号。
6.如权利要求5所述的半导体器件，其中，所述列信号发生电路包括：
第一逻辑电路，被配置为：产生传输控制信号，所述传输控制信号在所述操作模式信号和所述模式寄存器使能信号中的任意一个被使能时被使能；
第二逻辑电路，被配置为：产生预列信号，所述预列信号在所述列控制脉冲和所述内部列控制脉冲中的任意一个被使能时被使能；以及
第三逻辑电路，被配置为：当所述传输控制信号被使能时，缓冲所述预列信号以产生所述列信号。
7.如权利要求5所述的半导体器件，其中，所述内部延迟电路包括：
第一单元延迟电路，被配置为：将所述列信号延迟以产生所述第一延迟信号；
第二单元延迟电路，被配置为：将所述第一延迟信号延迟以产生第二延迟信号；
第三单元延迟电路，被配置为：将所述第二延迟信号延迟以产生第三延迟信号；以及
第四单元延迟电路，被配置为：将所述第三延迟信号延迟以产生所述第四延迟信号。
8.如权利要求5所述的半导体器件，其中，所述时序控制电路包括：
第一锁存电路，被配置为：同步于所述第一延迟信号来锁存所述模式寄存器使能信号，以产生第一寄存器延迟信号；
第二锁存电路，被配置为：同步于第二延迟信号来锁存所述第一寄存器延迟信号，以产生第二寄存器延迟信号；
第三锁存电路，被配置为：同步于第三延迟信号来锁存所述第二寄存器延迟信号，以产生第三寄存器延迟信号；以及
第四锁存电路，被配置为：同步于所述第四延迟信号来锁存所述第三寄存器延迟信号，以产生第四寄存器延迟信号。
9.如权利要求5所述的半导体器件，其中，所述控制信号发生电路包括：
第一控制信号发生电路，被配置为：当所述第一寄存器延迟信号被禁止时，缓冲所述第一延迟信号以产生所述第一读取控制信号；以及被配置为：当所述第一寄存器延迟信号被使能时，缓冲所述第一延迟信号以产生所述第一寄存器控制信号；
第二控制信号发生电路，被配置为：当第二寄存器延迟信号被禁止时，缓冲第二延迟信号以产生第二读取控制信号；以及被配置为：当所述第二寄存器延迟信号被使能时，缓冲所述第二延迟信号以产生第二寄存器控制信号；
第三控制信号发生电路，被配置为：当第三寄存器延迟信号被禁止时，缓冲第三延迟信号以产生第三读取控制信号；以及被配置为：当所述第三寄存器延迟信号被使能时，缓冲所述第三延迟信号以产生第三寄存器控制信号；以及
第四控制信号发生电路，被配置为：当所述第四寄存器延迟信号被禁止时，缓冲所述第四延迟信号以产生所述第四读取控制信号；以及被配置为：当所述第四寄存器延迟信号被使能时，缓冲所述第四延迟信号以产生所述第四寄存器控制信号。
10.如权利要求1所述的半导体器件，
其中，所述读取控制信号包括第一读取控制信号至第四读取控制信号；以及
其中，所述读取控制电路包括：
地址输入电路，被配置为：当所述列控制脉冲和所述内部列控制脉冲中的至少一个被使能时，接收第一存储体地址信号和第二存储体地址信号以产生第一输入存储体地址信号和第二输入存储体地址信号；
内部地址发生电路，被配置为：同步于所述第一读取控制信号至第三读取控制信号来将所述第一输入存储体地址信号和所述第二输入存储体地址信号延迟，以产生第一内部地址信号和第二内部地址信号；以及
I/O控制信号发生电路，被配置为：与所述第四读取控制信号同步，以从所述第一内部地址信号和所述第二内部地址信号产生第一输入/输出I/O控制信号至第四输入/输出I/O控制信号。
11.一种半导体器件，包括：
延迟电路，被配置为：在读取操作期间，通过将列控制脉冲和内部列控制脉冲延迟来产生第一读取控制信号至第四读取控制信号；以及被配置为：在模式寄存器读取操作期间，通过将所述列控制脉冲延迟来产生第一寄存器控制信号至第四寄存器控制信号；
读取控制电路，被配置为：与所述第一读取控制信号至所述第四读取控制信号同步，从第一存储体地址信号和第二存储体地址信号产生第一输入/输出I/O控制信号至第四输入/输出I/O控制信号；以及
寄存器控制电路，被配置为：与所述第一寄存器控制信号至所述第四寄存器控制信号同步，以输出模式信息信号作为模式输出信息信号。
12.如权利要求11所述的半导体器件，
其中，所述第一读取控制信号至所述第四读取控制信号中的每个包括被顺序地产生的两个脉冲；以及
所述第一寄存器控制信号至所述第四寄存器控制信号中的每个包括单个脉冲。
13.如权利要求11所述的半导体器件，其中，所述列控制脉冲和所述内部列控制脉冲被延迟以产生所述第一读取控制信号至所述第四读取控制信号的延迟时间被设置为与所述列控制脉冲被延迟以产生所述第一寄存器控制信号至所述第四寄存器控制信号的延迟时间相等。
14.如权利要求11所述的半导体器件，其中，所述延迟电路包括：
列信号发生电路，被配置为：当操作模式信号和模式寄存器使能信号中的任何一个被使能时，基于所述列控制脉冲和所述内部列控制脉冲来产生列信号；
内部延迟电路，被配置为：将所述列信号延迟以产生被顺序地使能的第一延迟信号至第四延迟信号；
时序控制电路，被配置为：基于所述第一延迟信号至所述第四延迟信号来将所述模式寄存器使能信号延迟，以产生被顺序地使能的第一寄存器延迟信号至第四寄存器延迟信号；以及
控制信号发生电路，被配置为：基于所述第一寄存器延迟信号至所述第四寄存器延迟信号的逻辑电平，从所述第一延迟信号至所述第四延迟信号产生所述第一读取控制信号至所述第四读取控制信号；以及被配置为：基于所述第一寄存器延迟信号至所述第四寄存器延迟信号的逻辑电平，从所述第一延迟信号至所述第四延迟信号产生所述第一寄存器控制信号至所述第四寄存器控制信号。
15.如权利要求14所述的半导体器件，其中，所述列信号发生电路包括：
第一逻辑电路，被配置为：产生传输控制信号，所述传输控制信号在所述操作模式信号和所述模式寄存器使能信号中的任意一个被使能时被使能；
第二逻辑电路，被配置为：产生预列信号，所述预列信号在所述列控制脉冲和所述内部列控制脉冲中的任意一个被使能时被使能；以及
第三逻辑电路，被配置为：当所述传输控制信号被使能时，缓冲所述预列信号以产生所述列信号。
16.如权利要求14所述的半导体器件，其中，所述内部延迟电路包括：
第一单元延迟电路，被配置为：将所述列信号延迟以产生所述第一延迟信号；
第二单元延迟电路，被配置为：将所述第一延迟信号延迟以产生第二延迟信号；
第三单元延迟电路，被配置为：将所述第二延迟信号延迟以产生第三延迟信号；以及
第四单元延迟电路，被配置为：将所述第三延迟信号延迟以产生所述第四延迟信号。
17.如权利要求14所述的半导体器件，其中，所述时序控制电路包括：
第一锁存电路，被配置为：同步于所述第一延迟信号来锁存所述模式寄存器使能信号，以产生第一寄存器延迟信号；
第二锁存电路，被配置为：同步于第二延迟信号来锁存所述第一寄存器延迟信号，以产生第二寄存器延迟信号；
第三锁存电路，被配置为：同步于第三延迟信号来锁存所述第二寄存器延迟信号，以产生第三寄存器延迟信号；以及
第四锁存电路，被配置为：同步于所述第四延迟信号来锁存所述第三寄存器延迟信号，以产生第四寄存器延迟信号。
18.如权利要求14所述的半导体器件，其中，所述控制信号发生电路包括：
第一控制信号发生电路，被配置为：当所述第一寄存器延迟信号被禁止时，缓冲所述第一延迟信号以产生所述第一读取控制信号；以及被配置为：当所述第一寄存器延迟信号被使能时，缓冲所述第一延迟信号以产生所述第一寄存器控制信号；
第二控制信号发生电路，被配置为：当第二寄存器延迟信号被禁止时，缓冲第二延迟信号以产生第二读取控制信号；以及被配置为：当所述第二寄存器延迟信号被使能时，缓冲所述第二延迟信号以产生第二寄存器控制信号；
第三控制信号发生电路，被配置为：当第三寄存器延迟信号被禁止时，缓冲第三延迟信号以产生第三读取控制信号；以及被配置为：当所述第三寄存器延迟信号被使能时，缓冲所述第三延迟信号以产生第三寄存器控制信号；以及
第四控制信号发生电路，被配置为：当所述第四寄存器延迟信号被禁止时，缓冲所述第四延迟信号以产生所述第四读取控制信号；以及被配置为：当所述第四寄存器延迟信号被使能时，缓冲所述第四延迟信号以产生所述第四寄存器控制信号。
19.如权利要求11所述的半导体器件，其中，所述读取控制电路包括：
地址输入电路，被配置为：当所述列控制脉冲和所述内部列控制脉冲中的至少一个被使能时，接收第一存储体地址信号和第二存储体地址信号以产生第一输入存储体地址信号和第二输入存储体地址信号；
内部地址发生电路，被配置为：同步于所述第一读取控制信号至第三读取控制信号来将所述第一输入存储体地址信号和所述第二输入存储体地址信号延迟，以产生第一内部地址信号和第二内部地址信号；以及
I/O控制信号发生电路，被配置为：与所述第四读取控制信号同步，以从所述第一内部地址信号和所述第二内部地址信号产生第一输入/输出I/O控制信号至第四输入/输出I/O控制信号。
20.如权利要求11所述的半导体器件，还包括核心区域，所述核心区域包括基于所述第一输入/输出I/O控制信号至所述第四输入/输出I/O控制信号而被选择性地激活的第一存储体组至第四存储体组，
其中，在所述读取操作期间，所述第一存储体组至所述第四存储体组中的两个存储体组被激活。
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