CN111261204B - 存储*** - Google Patents

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Abstract

本申请公开了一种存储***，其涉及针对具有高带宽的高带宽存储器(HBM)的技术。该存储***包括：第一芯片，其被配置为执行第一操作；第二芯片，其被配置为执行第二操作；以及层叠式存储器件，其被配置为包括多个存储器的层叠结构。层叠式存储器件被配置为由第一芯片和第二芯片经由共享总线来访问。

Description

存储***
相关申请的交叉引用
本申请要求2018年11月30日提交的申请号为10-2018-0152528的韩国专利申请的优先权，其公开内容通过引用整体合并于此。
技术领域
本公开的实施例总体而言涉及一种存储***，并且更具体地，涉及用于高带宽存储器(HBM)(或HBM器件)的技术。
背景技术
近来，各种移动通信终端，例如智能手机、平板电脑等，已在全世界广泛使用。此外，对社交网络服务(SNS)、机器对机器(M2M)服务、传感器网络等的需求正在增加。因此，数据量、创建数据的速度和数据的多样性正在呈几何级增加。为了处理大数据，每个存储器的数据处理速率是重要的，并且还需要高容量存储器件和高容量存储模块。
因此，存储***包括多个联合的存储器件以增大储存容量。例如，云数据中心的服务器体系结构被改变以有效地执行大数据应用程序。
为了有效地处理大数据，最近已经使用了由多个存储器的联合(或组合)而形成的池式存储器。池式存储器可以提供大储存容量和高带宽。
发明内容
本公开的各种实施例涉及提供一种存储***，其基本上解决了由于现有技术的限制和不足而导致的一个或更多个问题。
本公开的实施例涉及一种存储***，其中，每个存储器包括共享通道，使得包含在存储***中的多个芯片可以经由共享通道来共享存储器。
根据本公开的实施例，一种存储***包括：第一芯片，其被配置为执行第一操作；第二芯片，其被配置为执行第二操作；以及层叠式存储器件，其被配置为包括多个存储器的层叠结构。层叠式存储器件被配置为由第一芯片和第二芯片经由共享总线来访问。
应理解，本公开的前述一般描述和以下详细描述都是说明性的，并且旨在提供对要求保护的本公开的进一步说明。
附图说明
当结合附图考虑时，参考以下详细描述，本公开的上述和其他特征以及有益方面将变得显而易见。
图1示出了根据本公开的实施例的存储***。
图2示出了根据本公开的实施例的图1中所示的存储器(或存储器件)。
图3示出了根据本公开的实施例的图1中所示的存储器(或存储器件)。
图4示出了根据本公开的实施例的图3中所示的控制器。
图5示出了根据本公开的实施例的适和用在图2所示的存储器中的存储器核的多个分配区域。
图6示出了根据本公开的另一个实施例的存储***。
图7示出了根据本公开的又一实施例的存储***。
具体实施方式
现在将详细参考本公开的实施例，其示例在附图中示出。在本公开的各个附图和实施例中，相同或相似的附图标记指代相同或相似的部分。在本公开的整个说明书中，如果假设某个部件连接(或耦接)到另一个部件，则术语“连接或耦接”意指该特定部件直接连接(或耦接)到另一个部件和/或通过第三方的媒介而电连接(或耦接)到另一个部件。在本公开的整个说明书中，如果假设某个部件包括某个组件，则术语“包括或包含”意指相应的组件还可以包括其他组件，除非写入了与相应组件抵触的特定含义。如说明书和所附权利要求中所使用的，术语“一”(a，an，one)、“一个”(a，an，one)、“该”(the)、“所述”(the)和其他类似术语包括单数形式和复数形式，除非上下文另外明确指出。本公开中所使用的术语仅用于描述特定实施例，并不旨在限制本公开。除非上下文中另外表述，否则单数表达也可以包括复数表达。
图1示出了根据本公开的实施例的存储***10。
参考图1，存储***10可以包括层叠式存储器(或层叠式存储器件)100、多个芯片(例如，第一芯片CHIP1和第二芯片CHIP2)以及接口通道200。
在这种情况下，层叠式存储器100可以设置在第一芯片CHIP1与第二芯片CHIP2之间，并且可以由第一芯片CHIP1和第二芯片CHIP2共享。具体地，可以将两个芯片(例如，第一芯片CHIP1和第二芯片CHIP2)组合以共享单个层叠式存储器100。在其他实施例中，可以将多于两个的芯片(例如，3、4或更多个芯片)组合以共享层叠式存储器100。
层叠式存储器100可以被实施为封装式存储器件，其中多个存储器M1～M4被层叠，使得多个存储器M1～M4可以被集成在单个存储器件中。存储器M1～M4中的每个存储器可以选自各种存储器件类型，例如，动态随机存取存储器(DRAM)、相变随机存取存储器(PCRAM)、电阻式随机存取存储器(ReRAM)、快闪存储器等。在一个实施例中，存储器M1～M4包括相同的存储器类型。在另一个实施例中，存储器M1～M4不包括相同的存储器类型。
存储器M1～M4可以经由至少一个接触C耦接。存储器M1～M4可以经由一个或更多个穿通硅通孔(TSV)101而电耦接。接触C用作针对对应的TSV 101的接触。
在一个实施例中，TSV 101可以用于将电源电压传输到存储器M1～M4中的每一个。为了便于描述和更好地理解本公开，四个存储器M1～M4可以被层叠在根据本公开的图1所示的实施例的层叠式存储器100中。然而，本公开的实施例不限于此，并且层叠式存储器100中包含的存储器的数量可以变化。
层叠式存储器100可以被实施为高带宽存储器(HBM)，其中存储器M1～M4经由TSV101而电耦接，以便使输入/输出(I/O)单元的数量增多，从而得到增大的带宽。
与传统存储器相比，高带宽存储器(HBM)可以是被配置为具有更高带宽和更高密度的存储器。例如，可以使用三维穿通硅通孔(3D-TSV)技术将多个存储芯片层叠在高带宽存储器(HBM)中，并且高带宽存储器(HBM)可以包括大量数据引脚以增大输入/输出(I/O)带宽。高带宽存储器(HBM)可以使用层叠的存储芯片和大量数据引脚来正常操作。
缓冲层110可以设置在多个存储器M1～M4与接口通道200之间。在一个实施例中，缓冲层110设置在存储器M1～M4下方。缓冲层110可以包括共享总线140和接口电路120和130。在一个实施例中，缓冲层110可以用作内插器以将存储器M1～M4电耦接到接口通道200的第一总线BUS1和第二总线BUS2。
缓冲层110的接口电路120可以经由一个或更多个接触节点CND耦接到接口通道200的第一总线BUS1。因为第一总线BUS1与第一芯片CHIP1电耦接，所以接口电路120可以经由第一总线BUS1而与第一芯片CHIP1电耦接。缓冲层110的接口电路130可以经由一个或更多个接触节点CND耦接到接口通道200的第二总线BUS2。因为第二总线BUS2与第二芯片CHIP2电耦接，所以接口电路130可以经由第二总线BUS2而电耦接到第二芯片CHIP2。
在一个实施例中，缓冲层110的接口电路120可以包括用于将层叠式存储器100电耦接到第一芯片CHIP1的物理层(PHY)，使得层叠式存储器100可以经由接口电路120与第一芯片CHIP1交换信号。缓冲层110的接口电路130可以包括用于将层叠式存储器100电耦接到第二芯片CHIP2的物理层(PHY)，使得层叠式存储器100可以经由接口电路130与第二芯片CHIP2交换信号。
共享总线140可以耦接在接口电路120和130与存储器M1～M4之间。共享总线140可以将经由接口电路120和130接收的信号传输到存储器M1～M4。共享总线140可以经由接口电路120和130将从存储器M1～M4接收的信号分别传输到第一芯片CHIP1和第二芯片CHIP2。在一个实施例中，共享总线140可以用于将至少一个信号传输到存储器M1～M4中的每个存储器。
共享总线140可以包括设置在两个接口电路120与130之间的水平总线141，以及包括多个线的垂直总线142，所述多个线中的每个线沿实质上垂直于水平总线141的第一方向延伸。水平总线141可以由两个接口电路120和130共享。
针对两个接口电路120与130之间的电耦接，水平总线141可以包括在与第一方向交叉的第二方向(例如，图1中的水平方向)上延伸的线。例如，第二方向可以实质上垂直于第一方向并且实质上平行于接口通道200的顶表面。针对水平总线141与存储器M1～M4的每个存储器之间的电耦接，垂直总线142可以包括多个线，每个线沿第一方向(例如，图1中的垂直方向)延伸。在图1所示的实施例中，共享总线140可以具有由水平总线141和垂直总线142的形状产生的倒T形。
在一个实施例中，垂直总线142可以包括多个线，每个线具有集成线形状。例如，垂直总线142的多个线中的每个线可以是单体并且具有线形状，使得多个线中的每个线耦接到最上面的存储器M4的底表面并穿过剩余的存储器M1～M3。垂直总线142的多个线(例如，图1中的三条垂直线)可以实质上彼此平行地布置并且设置在层叠式存储器100的中心区域中。
尽管为了便于描述和更好地理解本公开，根据上述实施例的共享总线140包括垂直总线142的多个线，每个线具有集成线形状，但是本公开的实施例不限于此。在另一个实施例中，垂直总线142的多个线中的每个线可以包括分别穿过存储器M1～M4中的一个或更多个存储器而形成的一个或更多个TSV(未示出)和各自耦接相邻的TSV的一个或更多个接触(未示出)。
第一芯片CHIP1可以经由第一总线BUS1与层叠式存储器100交换信号。在图1所示的实施例中，第一芯片CHIP1可以被实施为诸如中央处理单元(CPU)的处理器。
为了便于描述和更好地理解本公开，根据上述实施例的第一芯片CHIP1被实施为CPU。然而，本公开的实施例不限于此。
另外，第一芯片CHIP1可以包括接口电路300以与层叠式存储器100交换信号。接口电路300可以经由一个或更多个接触节点CND耦接到第一总线BUS1。第一总线BUS1与层叠式存储器100的接口电路120耦接，因此第一芯片CHIP1的接口电路300可以经由总线BUS1而电耦接到层叠式存储器100的接口电路120。
第一芯片CHIP1的接口电路300可以包括用于在第一芯片CHIP1与层叠式存储器100之间执行存储器交互的电路结构(例如，物理层PHY)。
第二芯片CHIP2可以经由第二总线BUS2与层叠式存储器100交换信号。在一个实施例中，第二芯片CHIP2可以被实施为片上***(SoC)。在图1所示的实施例中，第二芯片CHIP2可以被实施为处理器，例如，图形处理单元(GPU)或加速器。
为了便于描述和更好地理解本公开，根据上述实施例的第二芯片CHIP2被实施为GPU或加速器。然而，本公开的实施例不限于此，例如，第二芯片CHIP2可以是CPU或与第一芯片CHIP1相同类型的芯片。
第二芯片CHIP2可以包括接口电路310以与层叠式存储器100交换信号。第二芯片CHIP2的接口电路310可以经由一个或更多个接触节点CND耦接到第二总线BUS2。第二总线BUS2与层叠式存储器100的接口电路130耦接，因此第二芯片CHIP2的接口电路310可以经由第二总线BUS2而电耦接到层叠式存储器100的接口电路130。
第二芯片CHIP2的接口电路310可以包括用于在第二芯片CHIP2与层叠式存储器100之间执行存储器交互的电路结构(例如，物理层PHY)。
接口通道200可以设置在第一芯片CHIP1和第二芯片CHIP2以及层叠式存储器100下方。接口通道200可以是用于在层叠式存储器100与芯片CHIP1和CHIP2之间交换信号的内插器通道。
接口通道200可以包括第一总线BUS1和第二总线BUS2以及第一输入/输出(I/O)总线IO_A和第二输入/输出(I/O)总线IO_B。第一总线BUS1可以经由对应的接触节点CND而将第一芯片CHIP1的接口电路300与层叠式存储器100的接口电路120耦接。第二总线BUS2可以经由对应的接触节点CND而将第二芯片CHIP2的接口电路310与层叠式存储器100的接口电路130耦接。在一个实施例中，第一总线BUS1和第二总线BUS2中的每个总线可以是内插器通道，接口电路300、120、130和310之中的对应的一对接口电路经由该内插器通道而彼此电耦接。
第一I/O总线IO_A可以是第一芯片CHIP1经由其耦接到外部设备(例如，外部芯片)的总线。第二I/O总线IO_B可以是第二芯片CHIP2经由其耦接到外部设备(例如，外部芯片)的总线。
在传统的存储***中，多个存储器一对一地耦接到多个芯片，多个芯片中的每个芯片必须包括用于从其传输数据的附加存储器。在这种情况下，由于传统的存储***不包括在每个存储器的数据传输期间相应的存储器经由其彼此耦接的通道，因此传统的存储***必须允许每个存储器的数据在每次数据传输时穿过不同的芯片，导致数据传输效率降低。
例如，在传统的存储***中，多个存储器分别耦接到多个芯片，并且两个或更多个芯片经由I/O总线而彼此耦接。当数据从第一存储器传输到第二存储器时，因为第一存储器和第二存储器不是经由通道直接耦接，所以数据从第一存储器传输到与第一存储器耦接的第一芯片，经由一个或更多个I/O总线从第一芯片传输到与第二存储器耦接的第二芯片，然后从第二芯片传输到第二存储器。
相反，根据本公开的实施例，多个芯片(例如，图1中的第一芯片CHIP1和第二芯片CHIP2)被配置为经由层叠式存储器100的共享总线140来共享层叠式存储器100，因此，多个芯片可以共享储存在层叠式存储器100中的数据。此外，共享总线140可以在不访问层叠式存储器100的情况下直接在第一芯片CHIP1与第二芯片CHIP2之间传输数据。结果，可以增大数据传输效率，并且可以减少由这种数据传输引起的功耗。
图2示出了根据本公开的实施例的图1中所示的存储器M1。由于根据本公开的实施例的存储器M1～M4在结构上彼此实质相同，因此为了便于描述和更好地理解本公开，下面将描述来自存储器M1～M4之中的存储器M1的详细结构，并且为了简洁起见，将省略对剩余存储器M2～M4的描述。另外，在下文中将参考图2描述存储器M1的用于数据传输的一些组成元件。
存储器M1可以包括共享总线140、第一缓冲器B1、第二缓冲器B2和第三缓冲器B3以及存储器核160。
第一缓冲器B1可以对从第一芯片CHIP1接收的至少一个信号进行缓冲，并且可以将已缓冲的信号传输到共享总线140。此外，第一缓冲器B1可以对从共享总线140接收的至少一个信号进行缓冲，并且可以将已缓冲的信号传输到第一芯片CHIP1。
第二缓冲器B2可以对从第二芯片CHIP2接收的至少一个信号进行缓冲，并且可以将已缓冲的信号传输到共享总线140。此外，第二缓冲器B2可以对从共享总线140接收的至少一个信号进行缓冲，并且可以将已缓冲的信号传输到第二芯片CHIP2。
第三缓冲器B3可以对施加到共享总线140的至少一个信号进行缓冲，并且可以将已缓冲的信号传输到存储器核160。此外，缓冲器B3可以对从存储器核160接收的至少一个信号进行缓冲，并且可以将已缓冲的信号传输到共享总线140。
在一个实施例中，第一芯片CHIP1和第二芯片CHIP2可以在不通过存储器核160的情况下经由共享总线140执行彼此的数据通信。在一个实施例中，还可以通过共享总线140在第一芯片CHIP1与第二芯片CHIP2之间传送地址、命令和控制信号。
存储器核160不仅可以包括多个存储单元160_1，每个存储单元都将数据储存在其中，还可以包括用于执行存储单元160_1的一个或更多个核心操作的多个电路。
在一个实施例中，当单个层叠式存储器100由第一芯片CHIP1和第二芯片CHIP2共享时，可以控制第一芯片CHIP1或第二芯片开始访问单个层叠式存储器100的时间(或访问时间)。为了便于描述和更好地理解本公开，在图2的实施例中，一个芯片(例如，第一芯片CHIP1)可以比另一个芯片(例如，第二芯片CHIP2)具有更高的优先级，并且更高优先级的芯片CHIP1可以控制对共享总线140的访问时间。根据本公开的图2所示的实施例，第一芯片CHIP1可以产生控制信号CON，并且可以将已产生的控制信号CON传输到第二芯片CHIP2，从而控制对层叠式存储器100的访问时间。
例如，当第一芯片CHIP1获得对存储器核160的访问时，第一芯片CHIP1可以将被激活(或被使能)的控制信号CON传输到第二芯片CHIP2。响应于被激活的控制信号CON，第二芯片CHIP2可以进入待机模式。在第一芯片CHIP1已完成访问存储器核160的操作之后，第一芯片CHIP1可以将被去激活(或被禁止)的控制信号CON传输到第二芯片CHIP2。结果，第二芯片CHIP2可以执行访问存储器核160的操作。
在一个实施例中，单个层叠式存储器100由第一芯片CHIP1、第二芯片CHIP2和第三芯片(未示出)共享。第一芯片CHIP1可以具有比第二芯片CHIP2更高的优先级，并且第二芯片CHIP2可以具有比第三芯片更高的优先级。例如，当第一芯片CHIP1访问存储器核160时，第一芯片CHIP1可以将被激活(或被使能)的第一控制信号(未示出)传输到第二芯片CHIP2和第三芯片。结果，第二芯片CHIP2和第三芯片中的每个芯片可以响应于被激活的第一控制信号而进入待机模式。在第一芯片CHIP1已完成访问存储器核160的操作之后，第一芯片CHIP1可以将被去激活(或被禁止)的第一控制信号传输到第二芯片CHIP2和第三芯片。当第二芯片CHIP2从第一芯片CHIP1接收到被去激活的第一控制信号时，第二芯片CHIP2可以访问存储器核160并将被激活的第二控制信号(未示出)传输到第三芯片。结果，第三芯片可以响应于被激活的第二控制信号而进入待机模式。当第三芯片接收到被去激活的第一控制信号和被去激活的第二控制信号时，第三芯片可以访问存储器核160。
图2中所示的存储器M1的操作如下。
首先，一旦从主机(未示出)接收到命令(例如，用于对被写入任意地址的数据进行处理的命令以及关于写入的数据的处理类型等)，第一芯片CHIP1就可以访问存储器M1。第一缓冲器B1可以对从第一芯片CHIP1接收的数据进行缓冲，并且已缓冲的数据可以被传输到共享总线140。第三缓冲器B3可以对经由共享总线140接收的数据进行缓冲，并且已缓冲的数据可以在经过第一路径(1)之后被储存在存储单元160_1的特定区域(例如，图5中的公共区域163)中。
此后，第二芯片CHIP2可以读取在存储单元160_1的特定区域(例如，图5中的公共区域163)中储存的数据(例如，由第一芯片CHIP1写入的数据)，并且可以对已读取的数据执行计算操作。第二芯片CHIP2可以在写入操作期间将数据储存在存储器核160中，并且可以在读取操作期间读取被储存在存储器核160中的数据。
例如，从存储单元160_1读取的数据可以由第三缓冲器B3和第二缓冲器B2进行缓冲，已缓冲的数据可以被传输到第二芯片CHIP2，然后由第二芯片CHIP2进行处理。由第二芯片CHIP2处理的数据可以由第二缓冲器B2进行缓冲，并且已缓冲的数据可以被传输到共享总线140。第三缓冲器B3可以将所传输的数据缓冲到共享总线140，并且已缓冲的数据可以经由第二路径(2)被储存在存储单元160_1的特定区域(例如，图5中的第二芯片分配区域162)中。
随后，第一芯片CHIP1可以经由第三路径(3)读取在存储单元160_1的特定区域(例如，图5中的第二芯片分配区域162)中储存的数据，可以基于所读取的数据来确认第二芯片CHIP2的数据处理结果，并且可以基于该确认结果来执行其他操作。
如上所述，在根据本公开的实施例的存储***(例如，图1中的存储***10)中，可以在层叠式存储器件(例如，层叠式存储器100)内处理在多个芯片CHIP1和CHIP2之间传送的数据，导致数据传输的效率提高。
图3示出了根据本公开的实施例的图1中所示的存储器M1。与图2中所示的存储器M1相比，图3中所示的存储器M1还可以包括控制器170。
参考图3，控制器170可以调整或控制第一芯片CHIP1或第二芯片CHIP2开始访问存储器核160的访问时间。换言之，当单个层叠式存储器100由第一芯片CHIP1和第二芯片CHIP2共享时，在第一芯片CHIP1与第二芯片CHIP2之间可能发生中断，从而导致在共享总线140中发生数据冲突。
因此，在存储器核160与芯片CHIP1和CHIP2中的一个之间的数据通信期间，图3中的控制器170可以确定存储器核160的访问状态，并且控制器170可以基于所确定的存储器核160的访问状态来调整或控制第一芯片CHIP1和第二芯片CHIP2中的一个对存储器核160的访问时间。更详细地说，从图3中可以看出，控制器170可以调整或控制第一芯片CHIP1和第二芯片CHIP2中的一个对存储器核160的访问时间。
在一个实施例中，控制器170可以检测存储器核160的操作状态，并且可以向芯片CHIP1和CHIP2中的每个芯片输出繁忙信号(BUSY)，从而调整或控制存储器核160与芯片CHIP1和CHIP2中的一个之间的访问时间。当缓冲器B1～B3中的至少一个处于写入操作模式或读取操作模式时，控制器170可以将繁忙信号BUSY激活。
例如，控制器170可以接收被施加到在第一芯片CHIP1与第一缓冲器B1之间的第一节点NDA的第一写入信号NDA_WT和第一读取信号NDA_RD，可以接收被施加到在第二芯片CHIP2与第二缓冲器B2之间的第二节点NDB的第二写入信号NDB_WT和第二读取信号NDB_RD，并且可以接收被施加到第三节点NDC的第三写入信号NDC_WT和第三读取信号NDC_RD，使得控制器170可以检测存储器核160的操作状态，并且可以控制繁忙信号(BUSY)。
图4示出了根据本公开的实施例的图3中所示的控制器170。
参考图4，当被施加到层叠式存储器100的节点NDA、NDB和NDC中的每个节点的写入信号和读取信号中的一个或更多个被激活时，控制器170可以输出繁忙信号BUSY。
例如，当繁忙信号BUSY被去激活时，第一芯片CHIP1和第二芯片CHIP2中的每个芯片可以访问存储器核160。相反，在第一芯片CHIP1的读取操作或写入操作期间，控制器170可以将繁忙信号BUSY激活。当繁忙信号BUSY被激活时，第二芯片CHIP2可以确定第一芯片CHIP1正在访问存储器核160，并且芯片CHIP2可以在不访问层叠式存储器100的情况下进入待机模式。当在第一芯片CHIP1已经访问存储器核160之后第一芯片CHIP1接收到被激活的繁忙信号BUSY时，第一芯片CHIP1可以继续访问存储器核160。
在一个实施例中，控制器170可以包括多个逻辑电路，例如，多个或门OR1～OR4。第一或门OR1可以对第一写入信号NDA_WT与第一读取信号NDA_RD执行逻辑或运算。第二或门OR2可以对第二写入信号NDB_WT与第二读取信号NDB_RD执行逻辑或运算。第三或门OR3可以对写入信号NDC_WT与读取信号NDC_RD执行逻辑或运算。第四或门OR4可以通过对多个或门OR1～OR3的输出信号执行逻辑或运算来产生繁忙信号(BUSY)。
图5示出了根据本公开的实施例的图2中所示的存储器核160的多个分配区域。
参考图5，存储器核160可以在写入操作期间储存经由共享总线140接收的数据，或者可以在读取操作期间将所储存的数据输出到共享总线140。在写入操作期间，存储器核160可以使用行地址来识别用于储存数据的储存区域，并且可以将数据分配给所识别的储存区域。存储器核160可以包括多个区域，例如，第一芯片分配区域161、第二芯片分配区域162和公共区域163。
存储器核160可以包括第一芯片分配区域161，所述第一芯片分配区域储存从第一芯片CHIP1接收的数据。例如，第一芯片分配区域161可以是被分配以储存从第一芯片CHIP1而不是从另一芯片(例如，第二芯片CHIP2)接收的数据的存储区域。
存储器核160可以包括第二芯片分配区域162，所述第二芯片分配区域储存从第二芯片CHIP2接收的数据。例如，第二芯片分配区域162可以是被分配以储存从芯片CHIP2而不是从另一芯片(例如，第一芯片CHIP1)接收的数据的存储区域。
此外，存储器核160可以包括公共区域163，所述公共区域不仅储存从第一芯片CHIP1接收的数据，还储存从第二芯片CHIP2接收的数据。公共区域163可以是根据两个芯片CHIP1和CHIP2的资源而被公共地分配以储存数据的存储区域。在一个实施例中，公共区域163可以包括储存从第一芯片CHIP1接收的数据的第一部分和储存从第二芯片CHIP2接收的数据的第二部分，以及公共区域163的第一部分与第二部分之间的比例可以动态地调整。
为了便于描述和更好地理解本公开，本公开的上述实施例已经公开了存储器核160的储存区域被划分为三个划分区域。然而，本公开的实施例不限于此，并且第一芯片分配区域161、第二芯片分配区域162和公共区域163中的一个或更多个区域可以进一步被划分为多个划分区域。
在存储器M1的读取操作中，各个芯片CHIP1和CHIP2可以从存储器核160中的第一芯片分配区域161、第二芯片分配区域162和公共区域163中的任何一个区域读取数据RD。换言之，在存储器M1的读取操作期间，不论是第一芯片CHIP1还是第二芯片CHIP2从存储器核160读取数据RD，包括第一芯片CHIP1和第二芯片CHIP2的存储***都可以访问第一芯片分配区域161、第二芯片分配区域162和公共区域163的全部。
图6示出了根据本公开的另一实施例的存储***10。
图6中所示的存储***10可以包括多个层叠式存储器，例如，第一层叠式存储器100和第二层叠式存储器100_1，而图1中所示的存储***10包括单个层叠式存储器100。第一层叠式存储器(或第一层叠式存储器件)100和第二层叠式存储器(或第二层叠式存储器件)100_1中的每个包括多个存储器(例如，图1中的存储器M1至M4)、一个或更多个接口电路以及共享总线(例如，图1中的共享总线140)。未在图6中示出的其余的组成元件在结构上与图1的那些相同，因此，为了简洁起见，在此省略其详细描述。
为了便于描述和更好地理解本公开，图6中所示的存储***10可以包括设置在第一芯片CHIP1与第二芯片CHIP2之间的两个层叠式存储器100和100_1。然而，本公开的实施例不限于此，并且也可以在第一芯片CHIP1与第二芯片CHIP2之间设置三个或更多个层叠式存储器。
第一芯片CHIP1与第一层叠式存储器100可以经由接口电路120而彼此耦接。第一层叠式存储器100可以经由嵌入其中的第一共享总线140耦接到接口电路120和130中的每个。第一层叠式存储器100的接口电路130可以耦接到与第一层叠式存储器100相邻的第二层叠式存储器100_1的接口电路120_1。
第二芯片CHIP2和第二层叠式存储器100_1可以经由接口电路130_1而彼此耦接。第二层叠式存储器100_1可以经由嵌入其中的第二共享总线140_1耦接到接口电路120_1和130_1中的每个。
第一层叠式存储器100和第二层叠式存储器100_1可以经由接口电路120、130、120_1和130_1以及第一共享总线140和第二共享总线140_1而彼此电耦接。结果，可以经由第一层叠式存储器100和第二层叠式存储器100_1而在第一芯片CHIP1与第二芯片CHIP2之间传送数据。
例如，数据可以经由第一层叠式存储器件100而从第一芯片CHIP1传输到第二层叠式存储器件100_1，然后可以被储存在第二层叠式存储器件100_1的存储器中。数据可以经由第二层叠式存储器件100_1而从第二芯片CHIP2传输到第一层叠式存储器件100，然后可以储存在第一层叠式存储器件100的存储器中。
如上所述，根据图6中所示的实施例的存储***10可以包括以链的形式彼此耦接的第一层叠式存储器100和第二层叠式存储器100_1。然而，本公开的实施例不限于此，并且共享数据以使多个芯片彼此通信的多个层叠式存储器的数量可以增加。
图7示出了根据本公开的另一实施例的存储***10。
多个存储器可以被集成到单个封装体中，因此单个封装产品可以高速操作，处理高容量数据，并执行多功能操作。例如，已经开发了***级封装(SIP)技术。在SIP技术中，微处理器裸片和存储器裸片可以使用内插器互连技术来被实施为***级封装(SIP)。
图7的实施例示出了包括至少一个***级封装(SIP)的存储***10的示例。参考图7，存储***10可以包括第一***级封装(SIP)SIP1和第二***级封装(SIP)SIP2。图7中所示的第一***级封装(SIP)SIP1和第二***级封装(SIP)SIP2在结构上彼此实质相同，为了便于描述和更好地理解本公开，在下文中将仅描述第一***级封装(SIP)SIP1。
第一***级封装SIP1可以包括第一、第二、第三和第四层叠式存储器(或层叠式存储器件)100～100_3以及第一芯片CHIP1和第二芯片CHIP2。尽管为了便于描述，根据图7中所示的实施例的第一***级封装SIP1包括四个层叠式存储器100～100_3，但是本公开的实施例不限于此，并且在其他实施例中层叠式存储器100～100_3的数量可以变化。
层叠式存储器100～100_3可以设置在第一芯片CHIP1与第二芯片CHIP2之间。例如，四个层叠式存储器100～100_3可以布置在矩阵的行和列方向上。
第一层叠式存储器100和第三层叠式存储器100_2可以与第一芯片CHIP1相邻地设置，并且第一层叠式存储器100和第三层叠式存储器100_2可以分别经由接口电路120a和120b而电耦接到第一芯片CHIP1的接口电路300a和300b。第二层叠式存储器100_1和第四层叠式存储器100_3可以与第二芯片CHIP2相邻地设置，并且第二层叠式存储器100_1和第四层叠式存储器100_3可以分别经由接口电路130_1a和130_1b而电耦接到第二芯片CHIP2的接口电路310a和310b。第一层叠式存储器100的接口电路130a和第三层叠式存储器100_2的接口电路130b可以分别耦接到第二层叠式存储器100_1的接口电路120_1a和第四层叠式存储器100_3的接口电路120_1b。
包括在第一芯片CHIP1和第二芯片CHIP2以及层叠式存储器100～100_3中的接口电路300a、300b、310a、310b、120a、120b、130a、130b、120_1a、120_1b、130_1a和130_1b可以经由内插器通道ICN互连。例如，第一芯片CHIP1的接口电路300a可以经由一个或更多个内插器通道ICN耦接到第一层叠式存储器100的接口电路120a，第一层叠式存储器100的接口电路130a可以经由一个或更多个内插器通道ICN耦接到第二层叠式存储器100_1的接口电路120_1a，以及第二层叠式存储器100_1的接口电路130_1a可以经由一个或更多个内插器通道ICN耦接到第二芯片CHIP2的接口电路310a。在一个实施例中，内插器通道ICN可以对应于图2中所示的总线BUS1和BUS2中的每个，或者也可以对应于接口通道200。
第一***级封装SIP1和第二***级封装SIP2可以经由一个或更多个通道CN而彼此耦接。在一个实施例中，经由其***级封装SIP1与另一***级封装SIP2彼此耦接的通道CN可以使用印刷电路板(PCB)来实施。
从以上描述显而易见的是，根据本公开的实施例的存储***包括经由存储器内的共享通道而互连的多个芯片，使得可以增大数据传输速率和数据传输效率并且可以减少用于数据传输的功耗。
本领域技术人员将理解，在不脱离本公开的精神和基本特征的情况下，可以以除了本文所阐述的方式之外的其他特定方式来实施实施例。因此，上述实施例在所有方面都被解释为说明性的而非限制性的。本公开的范围应由所附权利要求及其合法等同物来确定，而不是由以上描述来确定。此外，在所附权利要求的含义和等同范围内的所有变化都旨在被包含在其中。另外，本领域技术人员将理解，所附权利要求中未明确彼此引用的权利要求可以作为实施例组合地呈现，或者在提交申请之后通过随后的修改被包括作为新的权利要求。
尽管已经描述了许多说明性实施例，但是应该理解，本领域技术人员可以设计出许多其他修改和实施例，这些修改和实施例将落入本公开的原理的精神和范围内。特别地，在组成部件和/或布置方面，可以进行在本公开、附图和所附权利要求的范围内的多种变化和修改。除了组成部件和/或布置的变化和修改之外，替代使用也是可能的。
附图中的每个元件的附图标记
100：层叠式存储器
CHIP1、CHIP2：多个芯片
200：接口通道

Claims (19)

1.一种存储***，包括：
第一芯片，其被配置为执行第一操作；
第二芯片，其被配置为执行第二操作；
层叠式存储器件，其被配置为包括多个存储器的层叠结构，所述层叠式存储器件被配置为由所述第一芯片和所述第二芯片经由共享总线来访问；
第一接口电路，其将所述第一芯片耦接到所述共享总线；以及
第二接口电路，其将所述第二芯片耦接到所述共享总线，
其中，所述共享总线包括：
第一共享总线，所述第一接口电路与所述第二接口电路经由所述第一共享总线彼此电耦接；以及
第二共享总线，所述第一共享总线经由所述第二共享总线耦接到所述多个存储器。
2.根据权利要求1所述的存储***，其中，所述层叠式存储器件包括将所述多个存储器耦接的至少一个穿通硅通孔。
3.根据权利要求1所述的存储***，还包括：
接口通道，其设置在所述第一芯片、所述第二芯片和缓冲层的下方，
其中，所述第一接口电路和所述第二接口电路被包括在缓冲层中。
4.根据权利要求1所述的存储***，其中，所述第一共享总线在第一方向上延伸；以及所述第二共享总线在第二方向上延伸。
5.根据权利要求4所述的存储***，其中，所述第二共享总线包括彼此平行布置的多个线，所述多个线各自在与所述第一方向实质上垂直的所述第二方向上延伸。
6.根据权利要求4所述的存储***，其中，垂直总线与所述多个存储器之中的最上面的存储器的底表面耦接，并且穿过所述多个存储器中的其余存储器。
7.根据权利要求3所述的存储***，其中，所述接口通道包括：
第一总线，所述第一接口电路与所述第一芯片经由所述第一总线彼此耦接；以及
第二总线，所述第二接口电路与所述第二芯片经由所述第二总线彼此耦接。
8.根据权利要求7所述的存储***，其中，所述第一芯片包括第三接口电路，所述第三接口电路经由所述第一总线耦接到所述第一接口电路，以及
其中，所述第二芯片包括第四接口电路，所述第四接口电路经由所述第二总线耦接到所述第二接口电路。
9.根据权利要求1所述的存储***，其中，当所述第一芯片和所述第二芯片都不访问所述多个存储器时，所述共享总线在所述第一芯片与所述第二芯片之间直接传输数据。
10.根据权利要求1所述的存储***，其中，所述共享总线具有T形。
11.根据权利要求1所述的存储***，其中，所述第一芯片和所述第二芯片中的每个芯片是片上***。
12.根据权利要求1所述的存储***，其中，所述多个存储器中的每个存储器包括：
存储器核，其被配置为储存经由所述共享总线接收的数据；
第一缓冲器，其被配置为对从所述第一芯片接收的信号进行缓冲并将第一缓冲信号输出到所述共享总线，以及对从所述共享总线接收的信号进行缓冲并将第二缓冲信号输出到所述第一芯片；
第二缓冲器，其被配置为对从所述第二芯片接收的信号进行缓冲并将第三缓冲信号输出到所述共享总线，以及对从所述共享总线接收的信号进行缓冲并将第四缓冲信号输出到所述第二芯片；以及
第三缓冲器，其被配置为对在所述共享总线与所述存储器核之间传输的至少一个信号进行缓冲。
13.根据权利要求12所述的存储***，其中，所述存储器核包括：
第一芯片分配区域，其被配置为储存从所述第一芯片接收的数据；
第二芯片分配区域，其被配置为储存从所述第二芯片接收的数据；以及
公共区域，其被配置为储存从所述第一芯片和所述第二芯片接收的数据。
14.根据权利要求13所述的存储***，其中，在数据的读取操作期间，所述存储器核被配置为从所述第一芯片分配区域、所述第二芯片分配区域和所述公共区域中的任何一个区域读取所述数据。
15.根据权利要求13所述的存储***，其中：
所述第一芯片经由所述共享总线将数据传输到所述存储器核，以将所传输的数据储存在所述存储器核的所述公共区域中；
所述第二芯片读取在所述公共区域中所储存的数据，对所读取的数据进行处理，并经由所述共享总线将处理后的数据传输到所述存储器核，以将处理后的数据储存在所述存储器核的所述第二芯片分配区域中；以及
所述第一芯片经由所述共享总线接收所述第二芯片分配区域中所储存的数据。
16.根据权利要求12所述的存储***，其中，所述多个存储器中的每个存储器还包括：
控制器，其被配置为根据所述存储器核的操作状态来控制所述第一芯片和所述第二芯片中的一个芯片开始访问所述存储器核的访问时间。
17.根据权利要求16所述的存储***，其中，所述控制器被配置为：当所述第一缓冲器、所述第二缓冲器和所述第三缓冲器中的一个或更多个缓冲器正在工作时，将繁忙信号激活。
18.根据权利要求1所述的存储***，其中，所述层叠式存储器件是第一层叠式存储器件，所述***还包括：
第二层叠式存储器件，其包括多个层叠式存储器和所述第二共享总线，所述第一层叠式存储器件和所述第二层叠式存储器件设置在所述第一芯片与所述第二芯片之间，以及
其中，所述第二层叠式存储器件的所述多个层叠式存储器经由所述第一共享总线和所述第二共享总线电耦接到所述第一芯片，以及经由所述第二共享总线电耦接到所述第二芯片。
19.根据权利要求18所述的存储***，其中，所述第一层叠式存储器件经由第一内插器通道电耦接到所述第一芯片，所述第一层叠式存储器件经由第二内插器通道电耦接到所述第二层叠式存储器件，以及所述第二层叠式存储器件经由第三内插器通道电耦接到所述第二芯片。
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