CN113946290B - 基于三维异质集成的存储器件以及存储*** - Google Patents

基于三维异质集成的存储器件以及存储*** Download PDF

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Abstract

本申请提供了一种基于三维异质集成的存储器件以及存储***，该存储器件包括易失存储芯片、非易失存储芯片、接口芯片以及存储控制器，其中，接口芯片用于与上位机通信连接，接口芯片还用于检测易失存储芯片的工作电压，在工作电压小于第一预定值的情况下，接口芯片生成第一信息；在工作电压大于第二预定值的情况下，接口芯片生成第二信息；存储控制器包括缓存一致性接口，存储控制器用于通过缓存一致性接口与接口芯片进行数据传输，存储控制器还用于在接收到第一信息的情况下，将易失存储芯片中的数据保存至非易失存储芯片，在接收到第二信息的情况下，将非易失存储芯片中的数据回写到易失存储芯片。该存储器件兼顾了缓存一致性以及非易失功能。

Description

基于三维异质集成的存储器件以及存储***
技术领域
本申请涉及存储器领域，具体而言，涉及一种基于三维异质集成的存储器件、其数据处理方法以及存储***。
背景技术
随着应用计算规模快速增长，对于存储器的需求大增，数据安全的问题越来越重要，如果断电，存储器中数据将丢失，带来极大的问题。现在已经有NVDIMM(Non-VolatileDual In-Line Memory Module，非易失性双列直插式内存模块)的解决方案，保证数据不会随着掉电丢失。
由于AI人工智能，大数据中心应用，异构计算等快速发展，为了解决快速互联、缓存一致性等问题，以便在异构多处理器***中更快地访问内存。目前有CXL(ComputeExpress Link)联盟发布一致性接口CXL1.1/CXL2.0协议，OpenCAPI(CoherentAccelerator Processor Interface)联盟发布OMI(Open Memory Interface，开放内存接口)3.0/OMI3.1一致性接口协议，CCIX(Cache Coherent Interconnect forAccelerators)联盟发布一致性接口CCIX协议。这些一致性接口搭载存储器DDR4/DDR5等即可成为一致性接口存储器，其优点是高带宽，低延迟，解决缓存一致性。而将这些一致性接口存储器搭载在一致性接口Switch或一致性接口网络上，可以很好扩充内存容量。
目前Microchip已推出OMI接口搭载DDR4的DDIMM(Differential DIMM，差别双列直插式内存模块)正在研发CXL1.1/2.0接口搭载DDR4/DDR5接口的Pioneer(先锋)SMC(Smart Memory Controller，智能存储控制器)。
NVDIMM存储容量有限，功耗较高，NVDIMM没有解决缓存一致性问题。目前一致性接口所搭载的存储器为DDR4/DDR5，而DDR4/DDR5功耗高，延迟大，带宽也有限，且成本高，且掉电后不会保护数据。
在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。
发明内容
本申请的主要目的在于提供一种基于三维异质集成的存储器件、其数据处理方法以及存储***，以解决现有技术中的存储器无法兼顾缓存一致性以及非易失功能的问题。
为了实现上述目的，根据本申请的一个方面，提供了一种基于三维异质集成的存储器件，包括易失存储芯片、非易失存储芯片、接口芯片以及存储控制器，其中，所述非易失存储芯片与所述易失存储芯片连接；所述接口芯片用于与上位机通信连接，所述接口芯片还用于检测所述易失存储芯片的工作电压，在所述工作电压小于第一预定值的情况下，所述接口芯片生成第一信息；在所述工作电压大于第二预定值的情况下，所述接口芯片生成第二信息；所述存储控制器与所述易失存储芯片、所述非易失存储芯片以及所述接口芯片分别连接，所述存储控制器包括缓存一致性接口，所述存储控制器用于通过所述缓存一致性接口与所述接口芯片进行数据传输，所述存储控制器还用于在接收到所述第一信息的情况下，将所述易失存储芯片中的数据保存至所述非易失存储芯片，在接收到所述第二信息的情况下，将所述非易失存储芯片中的数据回写到所述易失存储芯片。
可选地，所述接口芯片包括至少一个第一接口以及多个第二接口，所述第一接口用于与所述上位机通信连接，所述缓存一致性接口有多个，所述缓存一致性接口与所述第二接口一一对应连接。
可选地，所述存储控制器还包括转换逻辑，所述转换逻辑用于将缓存一致性协议转换为存储协议，或者将所述存储协议转换为所述缓存一致性协议。
可选地，所述存储控制器还用于获取所述易失存储芯片中的各数据的访问频率，在接收到所述第一信息的情况下，将所述访问频率大于预设频率的所述数据保存至所述非易失存储芯片。
可选地，所述存储器件还包括供电单元，所述供电单元与所述易失存储芯片、所述非易失存储芯片、所述接口芯片以及所述存储控制器分别连接，所述存储控制器还用于在检测到所述工作电压小于所述第一预定值的情况下，发送供电信号给所述供电单元，所述供电单元用于在接收到所述供电信号的情况下，给所述易失存储芯片、所述非易失存储芯片、所述接口芯片以及所述存储控制器供电。
可选地，所述供电单元还用于在所述工作电压大于所述第一预定值的情况下储存电荷。
可选地，所述存储控制器在将所述易失存储芯片中的数据保存至所述非易失存储芯片之后，还用于发送关断信号给所述供电单元，以使得所述供电单元停止供电。
可选地，所述非易失存储芯片位于所述易失存储芯片的一侧，所述存储控制器位于所述易失存储芯片的远离所述非易失存储芯片的一侧，所述接口芯片位于所述存储控制器的远离所述易失存储芯片的一侧，所述供电单元位于所述非易失存储芯片远离所述易失存储芯片的一侧，其中，所述接口芯片、所述存储控制器、所述易失存储芯片、所述非易失存储芯片以及所述供电单元中的任意两个进行三维异质集成键合连接。
可选地，所述易失存储芯片包括DRAM，所述供电单元包括电容阵列。
根据本申请的另一方面，还提供了一种所述的基于三维异质集成的存储器件的数据处理方法，包括：接口芯片检测易失存储芯片的工作电压；在所述工作电压小于第一预定值的情况下，所述接口芯片生成第一信息并发送给存储控制器，以使得所述存储控制器基于所述第一信息将所述易失存储芯片中的数据保存至非易失存储芯片；以及在所述工作电压大于第二预定值的情况下，所述接口芯片生成第二信息并发送给所述存储控制器，以使得所述存储控制器基于所述第二信息将所述非易失存储芯片中的数据回写到所述易失存储芯片。
可选地，所述方法还包括：所述接口芯片检测与上位机的通信数据的功耗，在所述通信数据的功耗大于预设值时，所述接口芯片对所述通信数据进行处理；在所述通信数据的功耗小于预设值时，所述接口芯片将所述通信数据发送至所述存储控制器，以使得所述存储控制器对所述通信数据进行处理。
可选地，所述存储控制器基于所述第一信息将所述易失存储芯片中的数据保存至非易失存储芯片，包括：所述存储控制器获取所述易失存储芯片中的数据的访问频率；在接收到所述第一信息的情况下，将所述访问频率大于预设频率的所述数据保存至所述非易失存储芯片。
根据本申请的另一方面，还提供了一种存储***，包括存储器件以及上位机，其中，所述存储器件为任一种所述的存储器件；所述上位机与所述存储器件通信连接。
应用本申请的技术方案，所述的基于三维异质集成的存储器件包括易失存储芯片、非易失存储芯片、接口芯片以及存储控制器，其中，所述接口芯片在检测到所述易失存储芯片的工作电压小于第一预定值的情况下，生成第一信息并发送给所述存储控制器，使得所述存储控制器将所述易失存储芯片中的数据保存至所述非易失存储芯片；所述接口芯片在检测到所述工作电压大于第二预定值的情况下，生成第二信息并发送给所述存储控制器，使得所述存储控制器将所述非易失存储芯片中的数据回写到所述易失存储芯片，这样保证了在所述存储器件异常掉电的情况下，所述易失存储芯片中的数据不会丢失。同时，所述存储控制器通过所述缓存一致性接口与所述接口芯片进行数据传输，这样实现了所述存储器件与上位机的缓存一致性，保证了所述存储器件中的共享资源保持数据一致性，保证了所述存储器件的性能较好，较好地解决了现有技术中存储器无法兼顾缓存一致性以及非易失功能的问题。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出了根据本申请的实施例的存储器件的结构示意图；
图2示出了根据本申请的实施例的接口芯片与存储控制器的连接关系图；
图3示出了根据本申请的实施例的存储器件的数据处理方法的流程示意图。
其中，上述附图包括以下附图标记：
100、易失存储芯片；101、非易失存储芯片；103、接口芯片；104、存储控制器；105、供电单元；106、键合单元；107、上位机；200、第一接口；201、第二接口；202、缓存一致性接口。
具体实施方式
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、***、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
为了便于描述，以下对本申请实施例涉及的部分名词或术语进行说明：
缓存一致性：当多个CPU(Central Processing Unit，中央处理器)或者GPU(Graphics Processing Unit，图形处理器)或其他加速器共享共同的内存空间时，它们可以通过交流该内存中各部分已缓存的和/或可缓存的状态来提高性能。通过这种方式，每个CPU都可以安全地处理公用数据集的某一部分，而不必使用(缓慢的)软件旗语来控制内存的存取的数据完整性。假设CPU A已经缓存了一块内存，它就可以确保CPU B不会修改该同一内存空间或使用该数据的过时版本。
正如背景技术中所说的，现有技术中的存储器无法兼顾缓存一致性以及非易失功能，为了解决上述问题，本申请提供了一种基于三维异质集成的存储器件、其数据处理方法以及存储***。
根据本申请的一种典型的实施例，提供了一种基于三维异质集成的存储器件，如图1所示，上述存储器件包括易失存储芯片100、非易失存储芯片101、接口芯片103以及存储控制器104，,其中，上述非易失存储芯片101与上述易失存储芯片100连接；上述接口芯片103与上述易失存储芯片100以及上述非易失存储芯片101分别连接，上述接口芯片103用于与上位机通信连接，上述接口芯片103还用于检测上述易失存储芯片100的工作电压，在上述工作电压小于第一预定值的情况下，上述接口芯片103生成第一信息；在上述工作电压大于第二预定值的情况下，上述接口芯片103生成第二信息；上述存储控制器104与上述易失存储芯片100、上述非易失存储芯片101以及上述接口芯片103分别连接，上述存储控制器104包括缓存一致性接口，上述存储控制器104用于通过上述缓存一致性接口与上述接口芯片103进行数据传输，上述存储控制器还用于在接收到上述第一信息的情况下，将上述易失存储芯片100中的数据保存至上述非易失存储芯片101，在接收到上述第二信息的情况下，将上述非易失存储芯片101中的数据回写到上述易失存储芯片100。
上述的基于三维异质集成的存储器件包括易失存储芯片、非易失存储芯片、接口芯片以及存储控制器，其中，上述接口芯片在检测到上述易失存储芯片的工作电压小于第一预定值的情况下，生成第一信息并发送给上述存储控制器，使得上述存储控制器将上述易失存储芯片中的数据保存至上述非易失存储芯片；上述接口芯片在检测到上述工作电压大于第二预定值的情况下，生成第二信息并发送给上述存储控制器，使得上述存储控制器将上述非易失存储芯片中的数据回写到上述易失存储芯片，这样保证了在上述存储器件异常掉电的情况下，上述易失存储芯片中的数据不会丢失。同时，上述存储控制器通过上述缓存一致性接口与上述接口芯片进行数据传输，这样实现了上述存储器件与上位机的缓存一致性，保证了上述存储器件中的共享资源保持数据一致性，保证了上述存储器件的性能较好，较好地解决了现有技术中存储器无法兼顾缓存一致性以及非易失功能的问题。
需要说明的是，上述易失存储芯片的工作电压小于第一预定值，表明上述存储器件非正常掉电了；上述易失存储芯片的工作电压大于上述第二预定值，表明上述存储器件上电恢复正常了。正常工作时，上位机访问上述存储器件，当上述上位机异常掉电时，上述上位机会出现供电异常，使得上述易失存储芯片的工作电压小于上述第一预定值；在上述上位机恢复正常上电后，上述存储器件的工作电压恢复正常，使得上述易失存储芯片的工作电压大于上述第二预定值。
为了进一步地保证上述存储器件与上位机之间的缓存一致性，同时保证上述存储器件的内存容量较大，根据本申请的一种具体的实施例，如图2所示，上述接口芯片103包括至少一个第一接口200以及多个第二接口201，上述第一接口200用于与上述上位机107通信连接，上述缓存一致性接口202有多个，上述缓存一致性接口202与上述第二接口201一一对应连接。
在实际的应用过程中，上述缓存一致性接口为高速串行缓存一致性接口，这样进一步地避免了数据传输的延迟问题，同时保证了上述存储器件的内存访问带宽较高。
本领域技术人员通过设置上述接口芯片的第二接口的数量，可以连接多个存储控制器，进而实现多个上述易失存储芯片以及多个上述非易失存储芯片的连入，实现扩充内存容量的目的，保证上述存储器件的存储容量较大。
本申请的另一种具体的实施例中，上述存储控制器还包括转换逻辑，上述转换逻辑用于将缓存一致性协议转换为存储协议，或者将上述存储协议转换为上述缓存一致性协议。通过上述转换逻辑，实现了上述上位机对上述易失存储器的正常读写功能。
为了进一步地保证存储器件掉电后上述易失存储芯片中的数据不丢失，根据本申请的又一种具体的实施例，如图1所示，上述存储器件还包括供电单元105，上述供电单元105与上述易失存储芯片100、上述非易失存储芯片101、上述接口芯片103以及上述存储控制器104分别连接，上述存储控制器104还用于在检测到上述工作电压小于上述第一预定值的情况下，发送供电信号给上述供电单元105，上述供电单元105用于在接收到上述供电信号的情况下，给上述易失存储芯片100、上述非易失存储芯片101、上述接口芯片103以及上述存储控制器104供电。通过上述供电单元给上述易失存储芯片、上述非易失存储芯片、上述接口芯片以及上述存储控制器供电，从而进一步地保证了掉电情况下上述易失存储芯片中的数据保存至上述非易失存储芯片的顺利进行，进一步地避免了掉电数据易失问题。
在实际的应用过程中，上述供电单元还用于在上述工作电压大于上述第一预定值的情况下储存电荷，即在上述存储器件正常工作的情况下储存电荷，以便在上述存储器件异常掉电的情况下满足上述易失存储芯片、上述非易失存储芯片、上述接口芯片以及上述存储控制器的用电需求。
本申请的又一种具体的实施例中，上述存储控制器在将上述易失存储芯片中的数据保存至上述非易失存储芯片之后，还用于发送关断信号给上述供电单元，以使得上述供电单元停止供电。
为了进一步地保证在掉电时将上述易失存储芯片中访问频率较大的数据保存至上述非易失存储芯片，从而进一步地避免存储器件中的重要数据丢失，根据本申请的另一种具体的实施例，上述存储控制器还用于获取上述易失存储芯片中的各数据的访问频率，在接收到上述第一信息的情况下，将上述访问频率大于预设频率的上述数据保存至上述非易失存储芯片。并且，在上述存储器件异常掉电的情况下，上述存储控制器只将访问频率较大的数据保存至上述非易失存储芯片，这样进一步地保证了对上述供电单元的供电需求较小。
需要说明的是，上述非易失存储芯片、上述易失存储芯片、上述接口芯片、上述存储控制器以及上述供电单元的上下堆叠顺序可灵活设置。通过上述三维连接，缓解了上述存储器件的访问延迟问题，使得上述存储器件具有低延迟性，并且保证了上述存储器件的功耗较小。根据本申请的一种具体的实施例，如图1所示，上述非易失存储芯片101位于上述易失存储芯片100的一侧，上述存储控制器104位于上述易失存储芯片100的远离上述非易失存储芯片101的一侧，上述接口芯片103位于上述存储控制器104的远离上述易失存储芯片100的一侧，上述供电单元105位于上述非易失存储芯片101远离上述易失存储芯片100的一侧，其中，上述接口芯片103、上述存储控制器104、上述易失存储芯片100、上述非易失存储芯片101以及上述供电单元105中的任意两个进行三维异质集成键合连接，即上述非易失存储芯片、上述易失存储芯片、上述接口芯片、上述存储控制器以及上述供电单元，五者之间分别进行三维异质集成键合连接，上述三维异质集成键合连接可以是TSV(ThroughSilicon-Via，硅通孔技术)，也可以为Hybrid Bonding(混合键合技术)，还可以为现有技术中任意可行的其他三维堆叠技术。通过上述放置顺序，使得上述接口芯片位于上述存储器件的最外侧，这样可以保证上述接口芯片的散热效果较好，进而保证整个存储器件的散热效果较好。
为了进一步地保证整个存储器件的散热效果较好，进而保证存储器件的性能较好，本申请的又一种具体的实施例中，上述接口芯片还用于检测与上位机的通信数据的功耗，在上述通信数据的功耗大于预设值时，上述接口芯片对上述通信数据进行处理；在上述通信数据的功耗小于预设值时，上述接口芯片将上述通信数据发送至上述存储控制器，以使得上述存储控制器对上述通信数据进行处理。这样可以将功耗较大的通信数据放到上述接口芯片中处理，将功耗较小的通信数据放到存储控制器处理。
在实际的应用过程中，上述易失存储芯片可以为现有技术中任意可行的易失性的存储芯片。为了保证上述存储器件的制作成本较低，根据本申请的一种具体的实施例，上述易失存储芯片包括DRAM。根据本申请的另一种具体的实施例，上述易失存储芯片为DRAM。
根据本申请的另一种具体的实施例，上述供电单元包括电容阵列。当然，上述供电单元还可以包括现有技术中任意可行的其他的供电器件。一种具体的实施例中，上述供电单元为电容阵列。
在实际的应用过程中，如图1所示，上述存储器件还包括多个键合单元106。存储器件中各个器件通过上述键合单元106进行三维连接。
根据本申请的另一种典型的实施例，还提供了一种上述的基于三维异质集成的存储器件的数据处理方法。
图3示出了上述的存储器件的数据处理方法的流程示意图，如图3所示，上述方法包括以下步骤：
步骤S101，接口芯片检测易失存储芯片的工作电压；
步骤S102，在上述工作电压小于第一预定值的情况下，上述接口芯片生成第一信息并发送给存储控制器，以使得上述存储控制器基于上述第一信息将上述易失存储芯片中的数据保存至非易失存储芯片；
步骤S103，在上述工作电压大于第二预定值的情况下，上述接口芯片生成第二信息并发送给上述存储控制器，以使得上述存储控制器基于上述第二信息将上述非易失存储芯片中的数据回写到上述易失存储芯片。
上述的基于三维异质集成的存储器件的数据处理方法中，首先，接口芯片检测易失存储芯片的工作电压；在上述工作电压小于第一预定值的情况下，上述接口芯片生成第一信息并发送给存储控制器，以使得上述存储控制器基于上述第一信息将上述易失存储芯片中的数据保存至非易失存储芯片；在上述工作电压大于第二预定值的情况下，上述接口芯片生成第二信息并发送给上述存储控制器，以使得上述存储控制器基于上述第二信息将上述非易失存储芯片中的数据回写到上述易失存储芯片。这样保证了在上述存储器件异常掉电的情况下，上述易失存储芯片中的数据不会丢失。同时，上述存储控制器通过上述缓存一致性接口与上述接口芯片进行数据传输，这样实现了上述存储器件与上位机的缓存一致性，保证了上述存储器件中的共享资源保持数据一致性，保证了上述存储器件的性能较好，较好地解决了现有技术中存储器无法兼顾缓存一致性以及非易失功能的问题。
根据本申请的一种具体的实施例，上述方法还包括：上述接口芯片检测与上位机的通信数据的功耗，在上述通信数据的功耗大于预设值时，上述接口芯片对上述通信数据进行处理；在上述通信数据的功耗小于预设值时，上述接口芯片将上述通信数据发送至上述存储控制器，以使得上述存储控制器对上述通信数据进行处理。由于接口芯片的散热效果优于其他器件，这样可以将功耗较大的通信数据放到上述接口芯片中处理，将功耗较小的通信数据放到存储控制器处理，进而保证存储器件的散热效果较好。
为了进一步地保证在掉电时将上述易失存储芯片中访问频率较大的数据保存至上述非易失存储芯片，从而进一步地避免存储器件中的重要数据丢失，本申请的另一种具体的实施例中，上述存储控制器基于上述第一信息将上述易失存储芯片中的数据保存至非易失存储芯片，包括：上述存储控制器获取上述易失存储芯片中的数据的访问频率；在接收到上述第一信息的情况下，将上述访问频率大于预设频率的上述数据保存至上述非易失存储芯片。并且，在上述存储器件异常掉电的情况下，上述存储控制器只将访问频率较大的数据保存至上述非易失存储芯片，这样进一步地保证了对上述供电单元的供电需求较小。
根据本申请的另一方面，还提供了一种存储***，包括存储器件以及上位机，其中，上述存储器件为任一种上述的存储器件；上述上位机与上述存储器件通信连接。
上述的存储***，包括任一种上述的存储器件以及上位机，上述存储器件以及上述上位机通信连接。上述存储器件中，上述接口芯片在检测到上述易失存储芯片的工作电压小于第一预定值的情况下，生成第一信息并发送给上述存储控制器，使得上述存储控制器将上述易失存储芯片中的数据保存至上述非易失存储芯片；上述接口芯片在检测到上述工作电压大于第二预定值的情况下，生成第二信息并发送给上述存储控制器，使得上述存储控制器将上述非易失存储芯片中的数据回写到上述易失存储芯片，这样保证了在上述存储器件异常掉电的情况下，上述易失存储芯片中的数据不会丢失。同时，上述存储控制器通过上述缓存一致性接口与上述接口芯片进行数据传输，这样实现了上述存储器件与上位机的缓存一致性，保证了上述存储器件中的共享资源保持数据一致性，保证了上述存储器件的性能较好，较好地解决了现有技术中存储器无法兼顾缓存一致性以及非易失功能的问题。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
1)、本申请述的基于三维异质集成的存储器件包括易失存储芯片、非易失存储芯片、接口芯片以及存储控制器，其中，上述接口芯片在检测到上述易失存储芯片的工作电压小于第一预定值的情况下，生成第一信息并发送给上述存储控制器，使得上述存储控制器将上述易失存储芯片中的数据保存至上述非易失存储芯片；上述接口芯片在检测到上述工作电压大于第二预定值的情况下，生成第二信息并发送给上述存储控制器，使得上述存储控制器将上述非易失存储芯片中的数据回写到上述易失存储芯片，这样保证了在上述存储器件异常掉电的情况下，上述易失存储芯片中的数据不会丢失。同时，上述存储控制器通过上述缓存一致性接口与上述接口芯片进行数据传输，这样实现了上述存储器件与上位机的缓存一致性，保证了上述存储器件中的共享资源保持数据一致性，保证了上述存储器件的性能较好，较好地解决了现有技术中存储器无法兼顾缓存一致性以及非易失功能的问题。
2)、本申请上述的基于三维异质集成的存储器件的数据处理方法中，首先，接口芯片检测易失存储芯片的工作电压；在上述工作电压小于第一预定值的情况下，上述接口芯片生成第一信息并发送给存储控制器，以使得上述存储控制器基于上述第一信息将上述易失存储芯片中的数据保存至非易失存储芯片；在上述工作电压大于第二预定值的情况下，上述接口芯片生成第二信息并发送给上述存储控制器，以使得上述存储控制器基于上述第二信息将上述非易失存储芯片中的数据回写到上述易失存储芯片。这样保证了在上述存储器件异常掉电的情况下，上述易失存储芯片中的数据不会丢失。同时，上述存储控制器通过上述缓存一致性接口与上述接口芯片进行数据传输，这样实现了上述存储器件与上位机的缓存一致性，保证了上述存储器件中的共享资源保持数据一致性，保证了上述存储器件的性能较好，较好地解决了现有技术中存储器无法兼顾缓存一致性以及非易失功能的问题。
3)、本申请上述的存储***，包括任一种上述的存储器件以及上位机，上述存储器件以及上述上位机通信连接。上述存储器件中，上述接口芯片在检测到上述易失存储芯片的工作电压小于第一预定值的情况下，生成第一信息并发送给上述存储控制器，使得上述存储控制器将上述易失存储芯片中的数据保存至上述非易失存储芯片；上述接口芯片在检测到上述工作电压大于第二预定值的情况下，生成第二信息并发送给上述存储控制器，使得上述存储控制器将上述非易失存储芯片中的数据回写到上述易失存储芯片，这样保证了在上述存储器件异常掉电的情况下，上述易失存储芯片中的数据不会丢失。同时，上述存储控制器通过上述缓存一致性接口与上述接口芯片进行数据传输，这样实现了上述存储器件与上位机的缓存一致性，保证了上述存储器件中的共享资源保持数据一致性，保证了上述存储器件的性能较好，较好地解决了现有技术中存储器无法兼顾缓存一致性以及非易失功能的问题。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (12)

1.一种基于三维异质集成的存储器件，其特征在于，包括：
易失存储芯片；
非易失存储芯片，与所述易失存储芯片连接；
接口芯片，用于与上位机通信连接，所述接口芯片还用于检测所述易失存储芯片的工作电压，在所述工作电压小于第一预定值的情况下，所述接口芯片生成第一信息；在所述工作电压大于第二预定值的情况下，所述接口芯片生成第二信息；
存储控制器，与所述易失存储芯片、所述非易失存储芯片以及所述接口芯片分别连接，所述存储控制器包括缓存一致性接口，所述存储控制器用于通过所述缓存一致性接口与所述接口芯片进行数据传输，所述存储控制器还用于在接收到所述第一信息的情况下，将所述易失存储芯片中的数据保存至所述非易失存储芯片，在接收到所述第二信息的情况下，将所述非易失存储芯片中的数据回写到所述易失存储芯片，
所述存储器件还包括：供电单元，与所述易失存储芯片、所述非易失存储芯片、所述接口芯片以及所述存储控制器分别连接，所述存储控制器还用于在检测到所述工作电压小于所述第一预定值的情况下，发送供电信号给所述供电单元，所述供电单元用于在接收到所述供电信号的情况下，给所述易失存储芯片、所述非易失存储芯片、所述接口芯片以及所述存储控制器供电，
所述接口芯片位于所述存储控制器的远离所述易失存储芯片的一侧，
所述接口芯片还用于检测与上位机的通信数据的功耗，在所述通信数据的功耗大于预设值时，所述接口芯片对所述通信数据进行处理；在所述通信数据的功耗小于预设值时，所述接口芯片将所述通信数据发送至所述存储控制器，以使得所述存储控制器对所述通信数据进行处理。
2.根据权利要求1所述的存储器件，其特征在于，所述接口芯片包括至少一个第一接口以及多个第二接口，所述第一接口用于与所述上位机通信连接，所述缓存一致性接口有多个，所述缓存一致性接口与所述第二接口一一对应连接。
3.根据权利要求1所述的存储器件，其特征在于，所述存储控制器还包括转换逻辑，所述转换逻辑用于将缓存一致性协议转换为存储协议，或者将所述存储协议转换为所述缓存一致性协议。
4.根据权利要求1所述的存储器件，其特征在于，所述存储控制器还用于获取所述易失存储芯片中的各数据的访问频率，在接收到所述第一信息的情况下，将所述访问频率大于预设频率的所述数据保存至所述非易失存储芯片。
5.根据权利要求1所述的存储器件，其特征在于，所述供电单元还用于在所述工作电压大于所述第一预定值的情况下储存电荷。
6.根据权利要求1所述的存储器件，其特征在于，所述存储控制器在将所述易失存储芯片中的数据保存至所述非易失存储芯片之后，还用于发送关断信号给所述供电单元，以使得所述供电单元停止供电。
7.根据权利要求1所述的存储器件，其特征在于，所述非易失存储芯片位于所述易失存储芯片的一侧，所述存储控制器位于所述易失存储芯片的远离所述非易失存储芯片的一侧，所述供电单元位于所述非易失存储芯片远离所述易失存储芯片的一侧，其中，所述接口芯片、所述存储控制器、所述易失存储芯片、所述非易失存储芯片以及所述供电单元中的任意两个进行三维异质集成键合连接。
8.根据权利要求1至7中任一项所述的存储器件，其特征在于，所述易失存储芯片包括DRAM，所述供电单元包括电容阵列。
9.一种权利要求1至8中任一项所述的基于三维异质集成的存储器件的数据处理方法，其特征在于，包括：
接口芯片检测易失存储芯片的工作电压；
在所述工作电压小于第一预定值的情况下，所述接口芯片生成第一信息并发送给存储控制器，以使得所述存储控制器基于所述第一信息将所述易失存储芯片中的数据保存至非易失存储芯片；以及在所述工作电压大于第二预定值的情况下，所述接口芯片生成第二信息并发送给所述存储控制器，以使得所述存储控制器基于所述第二信息将所述非易失存储芯片中的数据回写到所述易失存储芯片。
10.根据权利要求9所述的方法，其特征在于，所述方法还包括：
所述接口芯片检测与上位机的通信数据的功耗，在所述通信数据的功耗大于预设值时，所述接口芯片对所述通信数据进行处理；在所述通信数据的功耗小于预设值时，所述接口芯片将所述通信数据发送至所述存储控制器，以使得所述存储控制器对所述通信数据进行处理。
11.根据权利要求9所述的方法，其特征在于，所述存储控制器基于所述第一信息将所述易失存储芯片中的数据保存至非易失存储芯片，包括：
所述存储控制器获取所述易失存储芯片中的数据的访问频率；
在接收到所述第一信息的情况下，将所述访问频率大于预设频率的所述数据保存至所述非易失存储芯片。
12.一种存储***，其特征在于，包括：
权利要求1至8中任一项所述的存储器件；
上位机，与所述存储器件通信连接。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114049905B (zh) * 2021-12-16 2024-04-09 西安紫光国芯半导体有限公司 非易失三维存储单元、存储方法、芯片组件和电子设备
CN116502291B (zh) * 2023-06-28 2023-10-03 之江实验室 基于三维异质集成的数据安全存储设备及数据存储方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103890688A (zh) * 2011-07-28 2014-06-25 奈特力斯公司 一种flash-dram混合存储器模块
CN110768815A (zh) * 2018-07-27 2020-02-07 汉能移动能源控股集团有限公司 切换信号线的方法和太阳能***

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103064800A (zh) * 2013-01-04 2013-04-24 浪潮电子信息产业股份有限公司 一种掉电保护***及其实现方法
CN103345189B (zh) * 2013-07-29 2015-11-18 浙江中控技术股份有限公司 一种控制器和一种掉电保护方法
CN103942160B (zh) * 2014-04-03 2018-08-21 华为技术有限公司 存储***、存储设备及数据存储方法
CN110945652A (zh) * 2019-04-15 2020-03-31 长江存储科技有限责任公司 堆叠三维异质存储器件及其形成方法
CN111625558A (zh) * 2020-05-07 2020-09-04 苏州浪潮智能科技有限公司 一种服务器架构及其数据库查询方法和存储介质

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103890688A (zh) * 2011-07-28 2014-06-25 奈特力斯公司 一种flash-dram混合存储器模块
CN107656700A (zh) * 2011-07-28 2018-02-02 奈特力斯公司 一种flash‑dram混合存储器模块
CN110768815A (zh) * 2018-07-27 2020-02-07 汉能移动能源控股集团有限公司 切换信号线的方法和太阳能***

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