JP7349812B2 - メモリシステム - Google Patents

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Description

本発明はメモリシステムに関し、高い帯域幅（Ｂａｎｄｗｉｄｔｈ）を有する高帯域幅メモリ（ＨＢＭ；Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）に関する。
最近、スマートホン、タブレットＰＣのような移動通信端末機の普及が大衆化している。そして、ソーシャルネットワークサービス（ＳＮＳ、Ｓｏｃｉａｌ Ｎｅｔｗｏｒｋ Ｓｅｒｖｉｃｅ）、モノのインターネット（Ｍ２Ｍ、Ｍａｃｈｉｎｅ ｔｏ Ｍａｃｈｉｎｅ）、センサネットワーク（Ｓｅｎｓｏｒ Ｎｅｔｗｏｒｋ）などの使用が増加している。これにより、データの量、生成速度およびその多様性が幾何級数的に増加している。ビッグデータの処理のためにはメモリの速度も重要であるが、保存容量の大きいメモリ装置およびメモリモジュールが求められる。
そこで、メモリシステムはメモリの物理的限界を克服しながらデータの保存容量を増やすために複数の統合されたメモリを具備する。一例として、クラウドデータセンタ（Ｃｌｏｕｄ Ｄａｔａ Ｃｅｎｔｅｒ）のサーバ構造（Ｓｅｒｖｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅ）がビックデータアプリケーション（Ｂｉｇ‐Ｄａｔａ Ａｐｐｌｉｃａｔｉｏｎ）を効率よく実行させるための構造に変わりつつある。
ビッグデータを効率よく処理するために複数のメモリが統合されたプールメモリ（Ｐｏｏｌｅｄ Ｍｅｍｏｒｙ）を使用する。プールメモリは大量の容量と高い帯域幅（Ｂａｎｄｗｉｄｔｈ）を提供することができる。
本発明の実施形態は、メモリ内に共有チャンネルを具備して多数のチップが共有チャンネルを介してメモリを共有することができるようにするメモリシステムを提供する。
本発明の実施形態によるメモリシステムは、第１動作を処理する第１チップと、第２動作を処理する第２チップと、第１チップと第２チップとの間に具備されて複数のメモリが積層され、共有バスを介して複数のメモリと第１チップ、第２チップを連結するスタックメモリとを備える。
本発明の実施形態は、多数のチップがメモリ内部の共有チャンネルを介して連結されてデータの伝送効率を向上させ、データの伝送時に消耗される電力を減少させることができるようにする効果を提供する。
本発明の実施形態によるメモリシステムの構成図である。 図１のメモリに関する詳細構成図である。 図１のメモリに関する他の実施形態である。 図３の制御部に関する詳細回路図である。 図２のメモリにおいてメモリコアの割り当て領域を説明するための図である。 本発明の他の実施形態によるメモリシステムの構成図である。 本発明のまた他の実施形態によるメモリシステムの構成図である。
以下、添付の図面を参照して本発明の実施形態について詳細に説明しようとする。本発明の実施形態を説明することにおいて、ある部分が他の部分と「連結」されているとするとき、これは「直接的に連結」されている場合のみならず、その中間に他の素子を挟んで「電気的に連結」されている場合も含む。また、ある部分がある構成要素を「包含」または「具備」するとするとき、これは特別に反対される記載がない限り、他の構成要素を除外するものではなく、他の構成要素をさらに含むか、具備することができることを意味する。また、明細書全体の記載において一部の構成要素を単数形に記載したからといって、本発明がそれに限られるものではなく、該構成要素が複数個からなり得ることが分かるべきである。
図１は、本発明の実施形態に係るメモリシステムの構成図である。
本発明の実施形態に係るメモリシステム１０はスタックメモリ１００と、複数のチップＣＨＩＰ１、ＣＨＩＰ２と、インタフェースチャンネル２００と、を備える。
ここで、スタックメモリ１００は、チップＣＨＩＰ１とチップＣＨＩＰ２との間に配置され、二つのチップＣＨＩＰ１、ＣＨＩＰ２により共有される。すなわち、二つのチップＣＨＩＰ１、ＣＨＩＰ２は、一つのスタックメモリ１００を共有する構造で結合されてもよい。実施形態によって、２つ以上のチップがスタックメモリ１００に備えられてもよい。
スタックメモリ１００は、複数のメモリＭ１～Ｍ４が順次に積層されて多数のメモリＭ１～Ｍ２が統合されたパッケージ（Ｐａｃｋａｇｅ）形態のメモリ装置であってもよい。それぞれのメモリＭ１～Ｍ４は、ディーラム（ＤＲＡＭ）、ＰＣＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フラッシュメモリ（Ｆｌａｓｈ ｍｅｍｏｒｙ）など全ての種類のメモリのうち一つであってもよい。実施形態によって、多数のメモリＭ１～Ｍ４は同一のメモリ形態であってもよく、互いに異なるタイプのメモリであってもよい。
それぞれのメモリＭ１～Ｍ４はコンタクトＣを介して連結される。そして、それぞれのメモリＭ１～Ｍ４は貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ；ＴＳＶ）１０１を介してそれぞれ電気的に連結される。ここで、貫通電極１０１はそれぞれのメモリＭ１～Ｍ４に電源（Ｐｏｗｅｒ）を伝達するために使用されることができる。
本発明の実施形態では、スタックメモリ１００に４つのメモリＭ１～Ｍ４が積層されたことを一例として説明した。しかし、本発明の実施形態は、これに限定されるものではなく、スタックメモリ１００に具備されるメモリの個数は十分に変更可能である。
スタックメモリ１００は貫通電極１０１を介して各メモリＭ１～Ｍ４を電気的に連結させることにより、入出力ユニットの数を増やして帯域幅（Ｂａｎｄｗｉｄｔｈ）を増加させた高帯域幅メモリ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ；ＨＢＭ）であってもよい。高帯域幅メモリは既存のメモリより高い帯域幅（Ｂａｎｄｗｉｄｔｈ）と容量（Ｄｅｎｓｉｔｙ）を有するメモリであって、３Ｄ－ＴＳＶ技術に基づきメモリチップを積層し、Ｉ／Ｏ帯域幅を高めるために多数のデータピンを置いて動作させるメモリである。
そして、多数のメモリＭ１～Ｍ４の下部にはバッファ層１１０が形成されることができる。バッファ層１１０はインタフェース部１２０、１３０と共有バス１４０を含む。ここで、バッファ層１１０は各メモリＭ１～Ｍ４とバスＢＵＳ１、ＢＵＳ２を電気的に連結するためのインタポーザ（Ｉｎｔｅｒｐｏｓｅｒ）であってもよい。
インタフェース部１２０はコンタクトノードＣＮＤを介してインタフェースチャンネル２００のバスＢＵＳ１と連結される。これにより、インタフェース部１２０はバスＢＵＳ１を介してチップＣＨＩＰ１と電気的に連結されることができる。そして、インタフェース部１３０はコンタクトノードＣＮＤを介してインタフェースチャンネル２００のバスＢＵＳ２と連結される。これにより、インタフェース部１３０はバスＢＵＳ２を介してチップＣＨＩＰ２と電気的に連結されることができる。
ここで、インタフェース部１２０、１３０はスタックメモリ１００と二つのチップＣＨＩＰ１、ＣＨＩＰ２が電気的に連結されて相互信号を交換するための物理的階層（Ｐｈｙｓｉｃａｌ Ｌａｙｅｒ、ＰＨＹ）を備えることができる。
そして、共有バス１４０はインタフェース部１２０、１３０とそれぞれのメモリＭ１～Ｍ４との間に連結される。共有バス１４０はインタフェース部１２０、１３０を介して受信された信号を各メモリＭ１～Ｍ４に伝達するか、各メモリＭ１～Ｍ４の信号をインタフェース部１２０、１３０を介してチップＣＨＩＰ１、ＣＨＩＰ２に伝達する。ここで、共有バス１４０はそれぞれのメモリＭ１～Ｍ４に信号（Ｓｉｇｎａｌ）を伝達するために使用されることができる。
共有バス１４０は二つのインタフェース部１２０、１３０の間に第１方向に配置された水平バス１４１と、水平バス１４１と垂直な方向（第２方向）に延長される垂直バス１４２とを含むことができる。水平バス１４１は二つのインタフェース部１２０、１３０により共有される。
ここで、水平バス１４１は二つのインタフェース部１２０、１３０を電気的に連結するために水平のライン形態で配置される。そして、垂直バス１４２は水平バス１４１と各メモリＭ１～Ｍ４を電気的に連結するために垂直のライン形態で配置される。ここで、共有バス１４０は水平バス１４１と垂直バス１４２の配置形状によって「Ｔ」字状を有することができる。
実施形態によって、垂直バス１４２は複数のメモリＭ１～Ｍ３を貫通して最上部のメモリＭ４の下部面と接続されるように一体型のライン形態で形成されることができる。そして、垂直バス１４２はスタックメモリ１００の中央側に複数個、例えば、３つの垂直ラインが平行に配置されることができる。
本発明の実施形態では、垂直バス１４２が複数のメモリＭ１～Ｍ３を貫通する一体型のライン形態からなることを一例として説明した。しかし、本発明の実施形態において、垂直バス１４２の構造は、これに限定されるものではなく、垂直バス１４２がコンタクト（図示せず）を介してそれぞれのメモリＭ１～Ｍ４を電気的に連結する貫通電極の形態で形成されることもでき、その他の異なる形態としても具現されることができる。
チップＣＨＩＰ１はバスＢＵＳ１を介してスタックメモリ１００と信号を交換する。ここで、チップＣＨＩＰ１はシステムオンチップ（Ｓｙｓｔｅｍ‐Ｏｎ‐Ｃｈｉｐ；ＳＯＣ）の形態であってもよい。また、チップＣＨＩＰ１はプロセッサ、例えば、中央処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ；ＣＰＵ）として具現されることができる。
本発明の実施形態では、チップＣＨＩＰ１が中央処理装置からなることを一例として説明した。しかし、本発明の実施形態は、これに限定されるものではなく、チップＣＨＩＰ１の種類は十分に変更可能である。
また、チップＣＨＩＰ１はスタックメモリ１００と信号を交換するためのインタフェース部３００を含む。インタフェース部３００はコンタクトノードＣＮＤを介してバスＢＵＳ１と連結されることができる。バスＢＵＳ１はスタックメモリ１００のインタフェース部１２０と連結されるので、バスＢＵＳ１を媒介としてチップＣＨＩＰ１のインタフェース部３００とスタックメモリ１００のインタフェース部１２０が互いに電気的に連結されることができる。
インタフェース部３００はチップＣＨＩＰ１とスタックメモリ１００との間でメモリインタフェーシングをするための回路構造、例えば、物理的階層（Ｐｈｙｓｉｃａｌ ｌａｙｅｒ；ＰＨＹ）を備えることができる。
そして、チップＣＨＩＰ２はバスＢＵＳ２を介してスタックメモリ１００と信号を交換する。ここで、チップＣＨＩＰ２はシステムオンチップ（Ｓｙｓｔｅｍ‐Ｏｎ‐Ｃｈｉｐ；ＳＯＣ）の形態であってもよい。また、チップＣＨＩＰ２はプロセッサ、例えば、グラフィック処理装置（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ；ＧＰＵ）または加速器（Ａｃｃｅｌｅｒａｔｏｒ）として具現されることができる。
本発明の実施形態では、チップＣＨＩＰ２がグラフィック処理装置または加速器からなることを一例として説明した。しかし、本発明の実施形態は、これに限定されるものではなく、チップＣＨＩＰ２の種類は十分に変更可能である。
また、チップＣＨＩＰ２はスタックメモリ１００と信号を交換するためのインタフェース部３１０を含む。インタフェース部３１０はコンタクトノードＣＮＤを介してバスＢＵＳ２と連結されることができる。バスＢＵＳ２はスタックメモリ１００のインタフェース部１３０と連結されるので、バスＢＵＳ２を媒介としてチップＣＨＩＰ２のインタフェース部３１０とスタックメモリ１００のインタフェース部１３０が互いに電気的に連結されることができる。
インタフェース部３１０は、チップＣＨＩＰ２とスタックメモリ１００との間でメモリインタフェーシングをするための回路構造、例えば、物理的階層（Ｐｈｙｓｉｃａｌ ｌａｙｅｒ；ＰＨＹ）を備えることができる。
インタフェースチャンネル２００はチップＣＨＩＰ１、ＣＨＩＰ２とスタックメモリ１００の下部に形成される。インタフェースチャンネル２００はチップＣＨＩＰ１、ＣＨＩＰ２とスタックメモリ１００との間で信号を交換するために設けられたインタポーザ（Ｉｎｔｅｒｐｏｓｅｒ）チャンネルであってもよい。
このようなインタフェースチャンネル２００はバスＢＵＳ１、ＢＵＳ２と、入出力バスＩＯ＿Ａ、ＩＯ＿Ｂを含む。バスＢＵＳ１はコンタクトノードＣＮＤを介してインタフェース部３００とインタフェース部１２０を相互連結する。そして、バスＢＵＳ２はコンタクトノードＣＮＤを介してインタフェース部３１０とインタフェース部１３０を相互連結する。ここで、バスＢＵＳ１、ＢＵＳ２はインタフェース部３００、１２０、１３０、３１０を互いに電気的に連結するためのインタポーザ（Ｉｎｔｅｒｐｏｓｅｒ）チャンネルであってもよい。
そして、入出力バスＩＯ＿ＡはチップＣＨＩＰ１と外部の装置（または、チップ）との間を連結するためのバスである。そして、入出力バスＩＯ＿ＢはチップＣＨＩＰ２と外部の装置（または、チップ）との間を連結するためのバスである。
既存のようにメモリとチップが一対一マッチングされる構造である場合、各チップ別にデータ伝送のためのメモリを別途に具備しなければならない。このような場合、メモリのデータ転送時、メモリ間に連結されるチャンネルがないため毎回他のチップを通過してデータを伝達しなければならないので、データの転送効率が低下する恐れがある。それで、本発明の実施形態は、スタックメモリ１００の共有バス１４０を介して多数のチップＣＨＩＰ１、ＣＨＩＰ２がスタックメモリ１００を共有する。実施形態によって、第１チップＣＨＩＰ１と第２チップＣＨＩＰ２との間でスタックメモリ１００を経由せずに共有バス１４０を介してデータを直接に伝達することもできる。以上のように、本発明の実施形態はデータの伝送効率を向上させ、データ伝送による電力消耗を減少させることができるようにする。
図２は、図１のメモリＭ１に関する詳細構成図である。本発明の実施形態において複数のメモリＭ１～Ｍ４の詳細構造は全て同一であるので、図２の実施形態ではメモリＭ１の詳細構成を一例として説明することとする。図２の実施形態では、メモリＭ１の詳細構成のうちデータの伝送時に必要な主要構成に対してのみ示すこととする。
メモリＭ１は共有バス１４０、複数のバッファＢ１～Ｂ３およびメモリコア１６０を備えている。
バッファＢ１はチップＣＨＩＰ１から印加される信号をバッファリングして共有バス１４０に伝達する。逆に、バッファＢ１は共有バス１４０から印加される信号をバッファリングしてチップＣＨＩＰ１に伝達することができる。
バッファＢ２はチップＣＨＩＰ２から印加される信号をバッファリングして共有バス１４０に伝達する。逆に、バッファＢ２は共有バス１４０から印加される信号をバッファリングしてチップＣＨＩＰ２に伝達することができる。
そして、バッファＢ３は共有バス１４０に印加される信号をバッファリングしてメモリコア１６０に伝達する。逆に、バッファＢ３はメモリコア１６０から印加される信号をバッファリングして共有バス１４０に伝達することができる。
本発明の実施形態では、それぞれのチップＣＨＩＰ１、ＣＨＩＰ２がメモリコア１６０を経由せずに共有バス１４０を介して直接データを送受信することもできる。また、本発明の実施形態では、それぞれのチップＣＨＩＰ１、ＣＨＩＰ２が共有バス１４０を介してアドレス、コマンドおよび制御信号を送受信することもできる。
メモリコア１６０は、データを保存するための多数個のメモリセル１６０＿１およびメモリセル１６０＿１のコア動作のための回路が配置されることができる。
また、一つのスタックメモリ１００が多数のチップＣＨＩＰ１、ＣＨＩＰ２に共有される場合、チップＣＨＩＰ１、ＣＨＩＰ２間にアクセスタイミングを調節しなければならない。図２の実施形態では、チップＣＨＩＰ１、ＣＨＩＰ２のうちいずれか一つのチップ（例えば、チップＣＨＩＰ１）が優先権を有し、共有バス１４０のアクセスタイミングを設定することができる。本発明の実施形態は、チップＣＨＩＰ１で制御信号ＣＯＮを生成してチップＣＨＩＰ２に伝達することによりアクセスタイミングを調節することができる。
例えば、チップＣＨＩＰ１がメモリコア１６０にアクセスする場合、チップＣＨＩＰ１が活性化された制御信号ＣＯＮをチップＣＨＩＰ２に伝達してチップＣＨＩＰ２を待機状態に制御することができる。そして、チップＣＨＩＰ１でメモリコア１６０のアクセス動作が終了した場合、非活性化された制御信号ＣＯＮをチップＣＨＩＰ２に伝達してチップＣＨＩＰ２でアクセス動作が行われるようにする。実施形態によって、一つのスタックメモリ１００は第１チップＣＨＩＰ１、第２チップＣＨＩＰ２および第３チップＣＨＩＰ３（図示せず）により共有されることもできる。
このような構成を有するメモリＭ１の動作を説明すると次の通りである。
まず、チップＣＨＩＰ１はホスト（図示せず）から処理命令（任意のアドレスに記録されたデータに対する処理命令および処理タイプなど）が印加されると、メモリＭ１にアクセスする。チップＣＨＩＰ１から印加されるデータはバッファＢ１でバッファリングされて共有バス１４０に伝達される。共有バス１４０に印加されたデータはバッファＢ３でバッファリングされて（１）のような経路を介してメモリセル１６０＿１の特定領域（例えば、共通領域、後述する）に保存される。
その後、チップＣＨＩＰ２はメモリセル１６０＿１の特定領域（例えば、共通領域）に保存されたデータ（チップＣＨＩＰ１により記録されたデータ）をリードして演算処理を行う。すなわち、チップＣＨＩＰ２はライト動作時にメモリコア１６０にデータを保存するか、リード動作時にメモリコア１６０に保存されたデータをリードすることができる。
例えば、メモリセル１６０＿１でリードされたデータはバッファＢ３とバッファＢ２を介してバッファリングされてチップＣＨＩＰ２に伝達されて処理されることができる。そして、チップＣＨＩＰ２で処理されたデータはバッファＢ２でバッファリングされて共有バス１４０に伝達される。共有バス１４０に印加されたデータはバッファＢ３でバッファリングされて（２）のような経路を介してメモリセル１６０＿１の特定領域（例えば、第２チップ割り当て領域、後述する）に保存される。
次に、チップＣＨＩＰ１は（３）のような経路を介してメモリセル１６０＿１の特定領域（例えば、第２チップ割り当て領域）に保存されたデータをリードしてチップＣＨＩＰ２のデータ処理結果を確認し、他の処理を行うことができる。
以上のように、本発明の実施形態は、複数のチップＣＨＩＰ１、ＣＨＩＰ２間に送受信されるデータをスタックメモリ１００内で処理してデータ転送効率を高めることができる。
図３は、図１のメモリＭ１に関する他の実施形態である。図３の実施形態は、図２に対比して制御部１７０をさらに備える。
制御部１７０はメモリコア１６０とチップＣＨＩＰ１、ＣＨＩＰ２との間のアクセスタイミングを調節する。すなわち、一つのスタックメモリ１００を多数のチップＣＨＩＰ１、ＣＨＩＰ２が共有する場合、チップＣＨＩＰ１、ＣＨＩＰ２間に割り込みが発生して共有バス１４０上でデータの衝突が生じる恐れがある。
したがって、本発明の実施形態による制御部１７０は、メモリコア１６０とチップＣＨＩＰ１、ＣＨＩＰ２との間に相互信号を伝達することにおいて、メモリコア１６０のアクセス状態を判断してメモリコア１６０とチップＣＨＩＰ１、ＣＨＩＰ２間のアクセスタイミング調節機能を行うことができる。すなわち、図３の実施形態では、制御部１７０が主体となってメモリコア１６０とチップＣＨＩＰ１、ＣＨＩＰ２間のアクセスタイミングを調節することができる。
制御部１７０はメモリコア１６０の動作状態を感知してそれぞれがチップＣＨＩＰ１、ＣＨＩＰ２にビジー信号ＢＵＳＹを出力してメモリコア１６０とチップＣＨＩＰ１、ＣＨＩＰ２間の動作タイミングを調節することができる。このような制御部１７０はバッファＢ１～Ｂ３のうち少なくともいずれか一つがライトまたはリード動作である時にビジー信号ＢＵＳＹを活性化させる。
例えば、制御部１７０はノードＮＤＡに印加されるライト信号ＮＤＡ＿ＷＴ、リード信号ＮＤＡ＿ＲＤと、ノードＮＤＢに印加されるライト信号ＮＤＢ＿ＷＴ、リード信号ＮＤＢ＿ＲＤおよびノードＮＤＣに印加されるライト信号ＮＤＣ＿ＷＴ、リード信号ＮＤＣ＿ＲＤが入力されてメモリコア１６０の動作状態を感知し、ビジー信号ＢＵＳＹを制御する。
図４は、図３の制御部１７０に関する詳細回路図である。
制御部１７０は、スタックメモリ１００のノードＮＤＡ、ＮＤＢ、ＮＤＣに印加されるライト信号またはリード信号のうち少なくともいずれか一つが活性化された場合、ビジー信号ＢＵＳＹを活性化させる。
例えば、ビジー信号ＢＵＳＹが非活性状態では、それぞれのチップＣＨＩＰ１、ＣＨＩＰ１でメモリコア１６０にアクセスすることが可能である。一方、チップＣＨＩＰ１のリード動作（または、ライト動作）時に制御部１７０はビジー信号ＢＵＳＹを活性化させる。他のチップＣＨＩＰ２はビジー信号ＢＵＳＹが活性化されると、メモリコア１６０が使用中の状態と判断してスタックメモリ１００にアクセスせず、待機状態となる。
このような制御部１７０は複数のオアロジック、例えば、オアゲートＯＲ１～ＯＲ４を含む。オアゲートＯＲ１はライト信号ＮＤＡ＿ＷＴとリード信号ＮＤＡ＿ＲＤをオア演算する。そして、オアゲートＯＲ２はライト信号ＮＤＢ＿ＷＴとリード信号ＮＤＢ＿ＲＤをオア演算する。また、オアゲートＯＲ３はライト信号ＮＤＣ＿ＷＴとリード信号ＮＤＣ＿ＲＤをオア演算する。そして、オアゲートＯＲ４は複数のオアゲートＯＲ１～ＯＲ３の出力をオア演算してビジー信号ＢＵＳＹを生成する。
図５は、図２のメモリＭ１においてメモリコア１６０の割り当て領域を説明するための図である。
メモリコア１６０は、ライト動作時に共有バス１４０を介して印加されるデータを保存するか、リード動作時に保存されたデータを共有バス１４０に出力することができる。メモリコア１６０はライト動作時にローアドレスを介してデータの保存領域を区分して割り当てることができる。このようなメモリコア１６０は、複数の分割領域に割り当てられることができる第１チップ割り当て領域１６１、第２チップ割り当て領域１６２および共通領域１６３を含むことができる。
メモリコア１６０は、チップＣＨＩＰ１から印加されるデータを保存するための第１チップ割り当て領域１６１を含むことができる。すなわち、第１チップ割り当て領域１６１はチップＣＨＩＰ１から印加されるデータを保存するために個別的に割り当てられたメモリ領域である。
そして、メモリコア１６０はチップＣＨＩＰ２から印加されるデータを保存するための第２チップ割り当て領域１６２を含むことができる。すなわち、第２チップ割り当て領域１６２はチップＣＨＩＰ２から印加されるデータを保存するために個別的に割り当てられたメモリ領域である。
また、メモリコア１６０はチップＣＨＩＰ１から印加されるデータまたはチップＣＨＩＰ２から印加されるデータを全て保存することができるようにする共通領域１６３を含むことができる。すなわち、共通領域１６３はチップＣＨＩＰ１、ＣＨＩＰ２のリソース（Ｒｅｓｏｕｒｃｅ）によってデータを保存するために共通に割り当てられたメモリ領域である。
本発明の実施形態では、メモリコア１６０の分割領域が３つに区分されることを一例として説明した。しかし、本発明の実施形態は、これに限定されるものではなく、第１チップ割り当て領域１６１、第２チップ割り当て領域１６２および共通領域１６３がそれぞれ複数の領域に分割されることができる。
そして、メモリＭ１のリード動作時には、それぞれのチップＣＨＩＰ１、ＣＨＩＰ２に対してメモリコア１６０の第１チップ割り当て領域１６１、第２チップ割り当て領域１６２および共通領域１６３のリードデータＲＤを全て共通にリードすることができる。すなわち、リード動作時にはチップＣＨＩＰ１、ＣＨＩＰ２の区分なしに第１チップ割り当て領域１６１、第２チップ割り当て領域１６２および共通領域１６３に全てアクセス可能である。
図６は、本発明の他の実施形態によるメモリシステムの構成図である。
図６の実施形態によるメモリシステム１０は、図１の実施形態に対比してチップＣＨＩＰ１とチップＣＨＩＰ２との間に一つのスタックメモリ１００を具備するものではなく、複数のスタックメモリ１００、１００＿１を具備することが異なる。スタックメモリ１００とスタックメモリ１００＿１それぞれは複数のメモリを含むことができる。そして、図６の実施形態に示されていない残りの構成要素は図１と同一であるため、その詳細な構成の言及および説明は省略することとする。
図６の実施形態では、チップＣＨＩＰ１とチップＣＨＩＰ２との間に二つのスタックメモリ１００、１００＿１が具備されることを一例として説明した。しかし、本発明の実施形態は、これに限られるものではなく、チップＣＨＩＰ１、ＣＨＩＰ２の間に二つ以上のスタックメモリが具備されることもできる。
チップＣＨＩＰ１とスタックメモリ１００は、インタフェース部１２０を介して連結されることができる。スタックメモリ１００は内部に具備された共有バス１４０を介してそれぞれのインタフェース部１２０、１３０と連結されることができる。そして、スタックメモリ１００のインタフェース部１３０は隣接したスタックメモリ１００＿１のインタフェース部１２０＿１に連結されることができる。
そして、チップＣＨＩＰ２とスタックメモリ１００＿１はインタフェース部１３０＿１を介して連結されることができる。スタックメモリ１００＿１は内部に具備された共有バス１４０＿１を介してそれぞれのインタフェース部１２０＿１、１３０＿１と連結されることができる。
このようなスタックメモリ１００、１００＿１は内部に具備されたインタフェース部１２０、１３０、１２０＿１、１３０＿１と共有バス１４０、１４０＿１を介して互いに電気的に連結されることにより、各チップＣＨＩＰ１、ＣＨＩＰ２のデータを相互伝達することができる。
例えば、チップＣＨＩＰ１のデータはスタックメモリ１００を経由してスタックメモリ１００＿１に保存されることができる。そして、チップＣＨＩＰ２のデータはスタックメモリ１００＿１を経由してスタックメモリ１００に保存されることができる。
以上のように、本発明の実施形態は、複数個のスタックメモリ１００、１００＿１をチェーン形態で連結してメモリ間のデータ共有が制限されず、チップＣＨＩＰ１、ＣＨＩＰ２間に信号を伝達するためのメモリを拡張させることができる。
図７は、本発明のまた他の実施形態によるメモリシステムの構成図である。
複数のメモリを一つのパッケージ構造内に統合して、一つのパッケージ製品が高速動作および大容量データ処理、多機能動作を行うことができるようにする試みなどが提示されている。このような統合されたパッケージ構造としてシステムインパッケージ（ＳＩＰ：Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）技術が注目されている。プロセッサダイ（ｍｉｃｒｏ‐ｐｒｏｃｅｓｓｏｒ ｄｉｅ）とメモリダイ（ｍｅｍｏｒｙ ｄｉｅ）をインタポーザインタコネクト（ｉｎｔｅｒｐｏｓｅｒ ｉｎｔｅｒｃｏｎｎｅｃｔ）技術を用いてシステムインパッケージで構成されることができる。
図７の実施形態は、メモリシステムがシステムインパッケージの形態で具現される例を示す。図７の実施形態によるメモリシステム１０はシステムインパッケージＳＩＰ１、ＳＩＰ２を備えることができる。図７の実施形態で、システムインパッケージＳＩＰ１、ＳＩＰ２の構成は互いに同一であるので、システムインパッケージＳＩＰ１の詳細構成を一例として説明することとする。
システムインパッケージＳＩＰ１は複数のスタックメモリ１００～１００＿３と、複数のチップＣＨＩＰ１、ＣＨＩＰ２とを備える。図７の実施形態では、システムインパッケージＳＩＰ１に４つのスタックメモリ１００～１００＿３が具備されることを一例として説明する。しかし、本発明の実施形態は、これに限定されるものではなく、スタックメモリ１００～１００＿３の個数は十分に変更可能である。
スタックメモリ１００～１００＿３は、チップＣＨＩＰ１とチップＣＨＩＰ２との間に配置されることができる。例えば、４つのスタックメモリ１００～１００＿３はローおよびカラム方向にマトリックス形態で配置されることができる。
チップＣＨＩＰ１と隣接して配置されたスタックメモリ１００、１００＿２は、インタフェース部１２０ａ、１２０ｂを介してチップＣＨＩＰ１のインタフェース部３００ａ、３００ｂと電気的に連結される。そして、チップＣＨＩＰ２と隣接して配置されたスタックメモリ１００＿１、１００＿３は、インタフェース部１３０＿１ａ、１３０＿１ｂを介してチップＣＨＩＰ２のインタフェース部３１０ａ、３１０ｂと電気的に連結される。そして、スタックメモリ１００、１００＿２のインタフェース部１３０ａ、１３０ｂは、スタックメモリ１００＿１、１００＿３のインタフェース部１２０＿１ａ、１２０＿１ｂと互いに連結される。
チップＣＨＩＰ１、ＣＨＩＰ２とスタックメモリ１００～１００＿３に具備されたそれぞれのインタフェース部３００ａ、３００ｂ、１２０ａ、１２０ｂ、１３０ａ、１３０ｂ、１２０＿１ａ、１２０＿１ｂ、１３０＿１ａ、１３０＿１ｂ、３１０ａ、３１０ｂは、インタポーザ（Ｉｎｔｅｒｐｏｓｅｒ）チャンネルＩＣＮを介して互いに連結されることができる。ここで、インタポーザチャンネルＩＣＮは、図１のバスＢＵＳ１、ＢＵＳ２またはインタフェースチャンネル２００に対応されることができる。
そして、システムインパッケージＳＩＰ１とシステムインパッケージＳＩＰ２は、チャンネルＣＮを介して連結されることができる。ここで、システムインパッケージＳＩＰ１、ＳＩＰ２を相互連結するチャンネルＣＮはＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）チャンネルからなることができる。
本発明が属する技術分野において通常の知識を有する者は、本発明がその技術的思想や必須的特徴を変更せずに他の具体的な形態で実施されることができるので、以上で述べた実施形態は全ての面で例示的なものであり、限定的なものでないものとして理解すべきである。本発明の範囲は、詳細な説明よりは後述する特許請求の範囲によって示され、特許請求の範囲の意味および範囲、並びに等価概念から導出される全ての変更または変形された形態が本発明の範囲に含まれるものとして解釈されるべきである。
１００ ： スタックメモリ１００
ＣＨＩＰ１、ＣＨＩＰ２： 複数のチップ
２００ ： インタフェースチャンネル

Claims (19)

  1. 第１動作を処理する第１チップと、
    第２動作を処理する第２チップと、
    前記第１チップと前記第２チップとの間に具備されて複数のメモリが積層され、共有バスを介して前記複数のメモリと前記第１チップ、前記第２チップを連結するスタックメモリと、
    前記複数のメモリの下部に形成されて前記共有バスと前記第１チップ、前記第２チップを電気的に連結するバッファ層と、
    を備え、
    前記バッファ層は、
    前記第１チップと前記共有バスとの間を連結する第１インタフェース部と、
    前記第２チップと前記共有バスとの間を連結する第２インタフェース部と、
    前記複数のメモリと前記第１チップ、前記第２チップとの間を連結する前記共有バスと、を備えるメモリシステム。
  2. 前記スタックメモリは、
    高帯域幅メモリ（ＨＢＭ；Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）である請求項１に記載のメモリシステム。
  3. 前記第１チップ、前記第２チップおよび前記バッファ層の下側に形成されたインタフェースチャンネルと、を備える請求項１に記載のメモリシステム。
  4. 前記共有バスは、
    前記第１インタフェース部と前記第２インタフェース部との間を電気的に連結する水平バスと、
    前記水平バスと垂直な方向に延長されて、前記水平バスと前記複数のメモリをそれぞれ電気的に連結する垂直バスと、を備える請求項１に記載のメモリシステム。
  5. 前記垂直バスは、
    平行に配置された複数のライン形態を有する請求項４に記載のメモリシステム。
  6. 前記垂直バスは、
    前記複数のメモリを貫通して最上部メモリの下部面と接続される請求項４に記載のメモリシステム。
  7. 前記インタフェースチャンネルは、
    前記第１インタフェース部と前記第１チップとの間を連結する第１バスと、
    前記第２インタフェース部と前記第２チップとの間を連結する第２バスと、を備える請求項３に記載のメモリシステム。
  8. 前記第１チップは、
    前記第１インタフェース部と前記第１バスを介して連結される第３インタフェース部を備える請求項７に記載のメモリシステム。
  9. 前記第２チップは、
    前記第２インタフェース部と前記第２バスを介して連結される第４インタフェース部を備える請求項７に記載のメモリシステム。
  10. 前記共有バスは、
    Ｔ字状を有する、請求項１に記載のメモリシステム。
  11. 前記第１チップおよび前記第２チップは、
    システムオンチップ（Ｓｙｓｔｅｍ‐Ｏｎ‐Ｃｈｉｐ；ＳＯＣ）である請求項１に記載のメモリシステム。
  12. 前記複数のメモリのそれぞれは、
    前記共有バスを介して受信されるデータを保存するメモリコアと、
    前記第１チップと送受信される信号をバッファリングして前記共有バスに提供する第１バッファと、
    前記第２チップと送受信される信号をバッファリングして前記共有バスに提供する第２バッファと、
    前記共有バスと前記メモリコアとの間の信号をバッファリングする第３バッファと、を備える請求項１に記載のメモリシステム。
  13. 前記メモリコアは、
    前記第１チップから印加されるデータを保存する第１チップ割り当て領域と、
    前記第２チップから印加されるデータを保存する第２チップ割り当て領域と、
    前記第１チップ、前記第２チップから印加されるデータを保存する共通領域と、を含む請求項１２に記載のメモリシステム。
  14. 前記メモリコアは、
    リード動作時に分割された領域と関係なくデータをリードする請求項１３に記載のメモリシステム。
  15. 前記第１チップから印加されるデータは前記共有バスを介して前記共通領域に保存され、
    前記共通領域でリードされたデータは第２チップで処理されて前記共有バスを介して前記第２チップ割り当て領域に保存され、
    前記第２チップ割り当て領域に保存されたデータは前記共有バスを介して前記第１チップに伝達される請求項１３に記載のメモリシステム。
  16. 前記複数のメモリそれぞれは、
    前記メモリコアの動作状態によって前記第１チップと前記第２チップのアクセス動作タイミングを制御する制御部を備える請求項１２に記載のメモリシステム。
  17. 前記制御部は、
    前記第１バッファ、前記第２バッファおよび前記第３バッファのうち少なくともいずれか一つが動作する場合、ビジー信号を活性化させ、
    前記ビジー信号が活性化されると、前記第１チップ及び前記第２チップのうちいずれか一つだけが前記メモリコアにアクセスする請求項１６に記載のメモリシステム。
  18. 前記スタックメモリは、
    前記第１チップと前記第２チップとの間に複数個具備され、
    複数のスタックメモリは前記共有バスにより前記第１チップ、前記第２チップと電気的に連結される請求項１に記載のメモリシステム。
  19. 前記複数のスタックメモリと前記第１チップ、前記第２チップはインタポーザチャンネルを介して電気的に連結され、
    前記複数のスタックメモリそれぞれはインタポーザチャンネルを介して連結される請求項１８に記載のメモリシステム。
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