JP2008277417A - 半導体装置及びその試験方法 - Google Patents

Abstract

【課題】ウェハの全チップに対してのTEG測定が従来例に比較して容易であり、またパッケージに封止した後にもTEGの測定が行え、この測定において寄生抵抗及び素子を保護する抵抗のバラツキがあっても、従来に比較して高い精度にてTEG測定が行える半導体装置及びその試験方法を提供する。
【解決手段】本発明の半導体装置は、チップ上に形成された製品回路の性能を評価するため、実際の回路に代えて電気特性を測定するTEGが前記製品回路と同一のチップ上に形成された半導体装置であり、TEGから測定対象を選択するインターフェース回路と、該インターフェース回路とTEGを挟むように直列に接続された、該TEGを保護する保護抵抗素子と、TEGと同様に前記インターフェース回路と保護抵抗素子との間に設けられ、インターフェース回路と保護抵抗素子とが直接接続されたダミー回路とを有する。
【選択図】図３

Description

本発明は、半導体装置の開発設計に必要な電気的諸特性の測定及び生産時のプロセスチェックなどに用いられる特性チェックパターン（以下、ＴＥＧ：Test Element Group）を備えた半導体装置及びその半導体装置の試験方法に関する。

従来から行われているウェハ状態における各チップに対する動作チェック及び特性チェックのＰ／Ｗテスト（プローブテストあるいはウェハテスト）は、全チップ対象の良品判定を行う試験であり、半導体装置、例えばＤＲＡＭ等の半導体メモリの出来上がり状態を確認する検査として非常に重要な項目である。
しかしながら、現状において、特性チェックを行うためのＴＥＧは、ウェハ上に形成されるチップとこのチップに隣接する他のチップとの間のスクライブ線上に搭載されている。ＴＥＧの種類としては、半導体メモリであると、製品回路で使用しているトランジスタ（ＭＯＳトランジスタあるいはバイポーラトランジスタ）、メモリセル、各拡散層及び配線の抵抗値を測定する抵抗等がある。
そのため、スクライブ線上のＴＥＧに対しては、半導体装置のチップのパス／フェイルをテストするウェハテスト用のプローブカードを用いることができない。

このため、スクライブ線上のＴＥＧの試験を行うために、ＴＥＧ専用のプローブカードを用い、さらに、ＴＥＧによる特性チェックを行う専用の測定過程により、半導体装置に対する特性チェックを行っている。
しかしながら、特性チェック用の試験装置は、量産ウェハテスト用の試験装置に比較して、複数チップを同時に測定するマルチ測定機能がないため、全枚数における全測定ポイントを測定するためには膨大な時間がかかり、現実的ではない。
そのため、プローブカードを用いて、マルチ測定機能を有する量産ウェハテスト用の試験装置を用いて特性チェックが行えるように、スクライブ線上にてはなく、半導体装置のチップ内にＴＥＧを搭載することも行われている（例えば、特許文献１参照）。
特開平０９−２１３９０１号公報

しかしながら、特許文献１に示す半導体メモリにあっては、プローブカードの専用のプローブ針を当てるパッドが複数必要となり、かつＴＥＧにおける測定対象デバイスを選択する回路や配線の寄生抵抗の存在により、測定した測定値の信頼性に問題がある。
また、上記半導体メモリには、寄生抵抗の存在とともに、ＴＥＧを測定する際に大電流による素子破壊を防止するため、この素子に高抵抗の保護抵抗素子を付加しているため、その抵抗の特性（抵抗値）のバラツキにより、より測定値の精度及び信頼性を低下させることが考えられる。
また、上記半導体メモリには、製品としてパッケージに封止して組み立てた後、スクライブ上でなく、チップ上に形成されたＴＥＧでも測定のために専用のパッドが必要であり、組み立て時においてこの専用のパッドにワイヤーボンディングしないので、パッケージに封止した後にＴＥＧの測定を行うことができない。

本発明は、このような事情に鑑みてなされたもので、ウェハの全チップに対してのＴＥＧ測定が従来例に比較して容易であり、またパッケージに封止した後にもＴＥＧの測定が行え、この測定において寄生抵抗及び素子を保護する抵抗のバラツキがあっても、従来に比較して高い精度にてＴＥＧ測定が行える半導体装置及びその試験方法を提供することを目的とする。

本発明の半導体装置は、チップ上に形成された製品回路の性能を評価するため、実際の回路に代えて電気特性を測定するＴＥＧが前記製品回路と同一のチップ上に形成された半導体装置であり、前記ＴＥＧから測定対象を選択するインターフェース回路と、該インターフェース回路と前記ＴＥＧを挟むように直列に接続された、該ＴＥＧを保護する保護抵抗素子と、前記ＴＥＧと同様に前記インターフェース回路と保護抵抗素子との間に設けられ、前記インターフェース回路と保護抵抗素子とが直接接続されたダミー回路とを有することを特徴とする。

本発明の半導体装置は、前記インターフェース回路が、パッケージの予め設定されたテスト端子から入力される制御信号に対応し、前記製品回路を動作させる信号が入力される通常端子を、ＴＥＧから測定対象を選択する信号を入力する端子、及び選択された測定対象の測定データを出力する端子とすることを特徴とする。

本発明の半導体装置は、前記ダミー回路が前記インターフェース回路と前記保護抵抗素子とを、前記端子と接地点との間に直列に配置されて形成されており、インターフェース回路によりダミー回路が選択されると、インターフェース及び保護抵抗素子間の接続点が前記測定データを出力する端子に接続されることを特徴とする。

本発明の半導体装置は、前記ＴＥＧ及びダミー回路を前記チップ内の外周部に複数設けることを特徴とする。

本発明の半導体装置の試験方法は、上記いずれかに記載の半導体装置を半導体試験装置において試験する試験方法であり、半導体試験装置が、前記インターフェース回路を制御し、ウェハ内の各チップのＴＥＧを順次測定する測定過程と、半導体試験装置が、各チップのＴＥＧ毎の電気特性が予め設定された規格内であるか否かを判定する判定過程と、該判定過程における各チップの判定結果を、ウェハ識別番号及び各ウェハにおけるチップ位置情報に対応して記憶部に記憶させる格納過程とを有し、前記測定過程において、半導体装置が各チップを測定する際、測定するＴＥＧ単位にてダミー回路によりインターフェース回路及び保護抵抗素子各々の抵抗値を算出する抵抗値算出過程を行うことを特徴とする。

本発明の半導体装置の試験方法は、前記判定過程において、半導体試験装置が、各ＴＥＧに対するパス／フェイルの判定計結果により、それぞれの項目にフラグを立てることを特徴とする。

本発明の半導体装置の試験方法は、測定過程において、半導体試験装置がＴＥＳＴ用端子に試験であることを示す制御信号を入力し、予め選択信号に対応した端子に、順次ＴＥＧにおける測定対象を選択する選択信号を入力し、測定対象の電気特性を測定し、この測定結果を前記インターフェース回路及び保護抵抗素子各々の抵抗値により補正して、測定対象の電気特性を求めることを特徴とする。

以上説明したように、本発明によれば、ＴＥＧの測定経路に存在する寄生抵抗や保護抵抗素子などの抵抗値を求め、この抵抗値により測定結果を補正することにより、ウェハ間及びチップ間にて、寄生抵抗あるいは保護抵抗素子の抵抗値がばらついたとしても、高い精度にてＴＥＧの測定対象（ＭＯＳトランジスタ、ダイオード、配線や拡散層のシート抵抗など）の電気特性を測定することができる。

また、本発明によれば、新規にＴＥＧ用のパッドを複数追加して設ける必要が無く、テスト端子に制御信号を入力させてテストモードとすることにより、製品回路と同一のチップ上に形成されたＴＥＧを制御し、上記測定対象の電気特性を任意に測定することができる。

また、本発明によれば、量産のＰ／Ｗテスト（Ｐａｓｓ ｂｙ Ｗａｆｅｒ、ウェハテストあるいはプローブテスト）において、量産テスターのプローブ（Ｐ／Ｗ）カードをそのまま用いて、製品テストのＤＵＴ数にて、製品テストと同一タイミング（通常のＤＣ測定のタイミング）にて、ＴＥＧの電気特性を測定することが可能となり、ロット内の全ウェハ／ウェハ内の全チップの電気特性を、従来例に比較して容易にかつ高速に測定でき、半導体装置の不良解析を行う際、そのウェハ毎、あるいはロット全体のチップにおけるＴＥＧの測定データにより、そのロットを処理したプロセス工程の状態の解析が容易に行える。

また、本発明によれば、ＴＥＳＴ端子に制御信号が入力され、半導体装置がテストモードに遷移することにより、通常の端子（半導体装置を動作させる信号の入力、または処理結果を出力するために用いる入力端子あるいは出力端子）をＴＥＧの測定に用いることができるので、パッケージに組み立てた後にもＴＥＧを測定することが可能となり、出荷後に不良となった製品の不良解析にＴＥＧの測定データを用いて、不良原因を特定する処理を行うことができる。

以下、本発明の一実施形態による半導体装置を図面を参照して説明する。図１は同実施形態による半導体装置の構成例を示すブロック図である。
この図において、ウェハ内の製品回路と同一のチップにおいて、ＴＥＧ１は、該チップの外周部に配置、例えば４つの角部それぞれに配置されており、ＴＥＳＴパッド２及び近傍の通常のパッド３に接続されている。また、上記４つの角に加えて、チップの中央部にＴＥＧを配置するようにしてもよい。このＴＥＧは複数の測定対象デバイスとして、製品回路において動作速度、動作電圧を決定する素子構成を、実際の製品回路における素子に代えて、その電気特性を測定するために設けられている。

図２に上記ＴＥＧ１内に設けられたインターフェース制御回路４の構成例を示す。図２（ａ）はこのインターフェース制御回路４の構成例を示すブロック図である。また、図２（ｂ）はテストパッド２にテストモードとする制御信号（「Ｈ」レベル）が入力されている際、通常のパッド３（例えば、通常動作モードにおいてはアドレス信号を入力する入力端子に接続されたパッドＡ0、Ａ1、Ａ2）各々に入力される信号の組み合わせにより、いずれのＴＥＧ内の測定対象のデバイス（すなわち測定対象デバイス、例えば、トランジスタ、ダイオード、抵抗など）が選択されかを示すテーブルである。ここで、ＴＥＧにおける測定対象デバイスの選択及び測定に用いる通常のパッド３は、可能であれば、製品回路の入力端子、すなわちＭＯＳトランジスタのゲートに接続されるパッドが適している。

この図２（ｂ）のテーブルにおいて、テストパッド２は、上述したように、チップをＴＥＧの測定を行うテストモードとするか、通常の動作を行う通常動作モードとするかの制御信号（テストモード有効信号）が入力される。例えば、制御信号として「Ｌ（０）」レベルが入力されている場合に、チップの動作が通常動作モードであり、制御信号として「Ｈ（１）」レベルが入力されている場合に、チップの動作がテストモードとなる。
例えば、テストパッド２に「Ｈ」レベルが入力され、入力端子に接続されたパッドＡ0、Ａ1、Ａ2に｛０，０，０｝の信号が入力されている場合にデバイスＡが選択され、パッドＡ0、Ａ1、Ａ2に｛０，１，０｝の信号が入力されている場合にデバイスＣが選択され、入力端子Ａ0、Ａ1、Ａ2に｛０，０，１｝の信号が入力されている場合にダミーデバイス（リファレンス）が選択される。

図２（ａ）におけるインターフェース制御回路４は、図２（ｂ）のテーブルの入力端子Ａ0、Ａ1、Ａ2に入力される信号に従い、例えば、テスト端子２に「Ｈ」レベルが入力されている際、端子ＴｏPを「Ｈ」レベル、端子ＴｏNを「Ｌ」レベルとすることにより、チップをテストモードとし、上記入力端子Ａ0、Ａ1、Ａ2に｛０，０，０｝の信号が入力されている場合、端子ＴＡNが「Ｌ」レベルとなり、端子ＴＡPが「Ｈ」レベルとなり、他の端子ＴＢN、ＴＣN、ＴＤN、ＴＲNが「Ｈ」レベルとなり、端子ＴＢP、ＴＣP、ＴＤP、ＴＲPが「Ｌ」レベルとなる。

次に、図３を用い、図１のＴＥＧにおける各測定対象デバイスと、上記インターフェース制御回路４により制御されるインターフェース回路５との対応を説明する。図３はＴＥＧの各測定対象デバイスがインターフェース制御回路４の出力信号によって、どのようにインターフェース回路５により選択されるかを示した概念図である。
この図３において、インターフェース回路５は、トランスファーゲート２００，２０１，２０２，２０３，２０４，２１０，２１１，２１２及び２１３により構成されている。

ここで、上記各トランスファーゲートは、図４に示すよように、ｐチャンル型ＭＯＳトランジスタ及びｎチャネル型ＭＯＳトランジスタとが並列接続されて形成され、それぞれのゲートに対して異なる電圧レベル、すなわちいずれか一方のゲートに「Ｈ」レベルが入力されている場合、他方のゲートには「Ｌ」レベルの電圧レベルが印加され、信号がトランスファーされるオン状態か、信号がトランスファーされないオフ状態に制御される。

本実施形態のＴＥＧ１は、測定対象デバイスとしてｐチャネルトランジスタ１０１、ｎチャネルトランジスタ１０２、配線抵抗素子１０３、拡散抵抗素子１００と、本発明の特徴である配線のみのダミー素子１００を有している。
これら、測定対象デバイス各々は、インターフェース制御回路４のトランスファーゲート２００、２０１、２２０、２０３、２０４のオン／オフ制御により、いずれか１つが選択され、測定対象として外部の通常パッド３（Ａ３）に接続される。そして、選択された測定対象デバイスは、通常パッド３（Ａ３）に電圧を印加することにより、通常パッド３（Ｄ１）の電圧を測定することにより、電気特性を測定することができる。

ここで、トランスファーゲート２１０の一端が通常パッド３（Ａ３）に接続され、他端がトランスファーゲート２００、２０１、２２０、２０３、２０４各々の一端に接続されている。
また、トランスファーゲート２００、２０１、２２０、２０３、２０４各々の他端は、それぞれダミー素子１００の一端、ｐチャネル型ＭＯＳトランジスタ１０１のソース、ｎチャネル型ＭＯＳトランジスタ１０２のドレイン及びゲート、配線抵抗素子１０３の一端、拡散抵抗素子１０４の一端に接続されている。
また、ダミー素子１００の他端、ｐチャンネル型ＭＯＳトランジスタ１０１のゲート及びドレイン、ｎチャネル型ＭＯＳトランジスタ１０２のソース、配線抵抗素子１０３の他端、拡散抵抗素子１０４の他端は、保護抵抗素子Ｒ１の一端に接続されている。この保護抵抗素子Ｒ１は他端が接地（チップ内の接地電位の配線に接続）されている。

ここで、例えば、ｎチャネル型ＭＯＳトランジスタの電気特性を測定しようとする際、トランスファーゲート２１１のオン抵抗と、トランスファーゲート２０１のオン抵抗と、それらを接続する配線との合計した合計寄生抵抗Ｒ２が、通常パッド３（Ａ３）とｎチャネル型ＭＯＳトランジスタのソースとの間の寄生抵抗となる。
また、ｎチャネル型ＭＯＳトランジスタ１０１のゲート及びドレインと、接地点との間には、測定対象デバイスの電気破壊を防止するための高抵抗の保護抵抗素子Ｒ１が接続されている。

チップの状態を通常モードとするため、例えば通常のＰ／Ｗテストを行う場合など、テストパッド２に対して制御信号として「Ｌ」レベルを印加すると、端子ＴｏPが「Ｌ」レベルとなり、端子ＴｏNが「Ｈ」レベルとなり、トランスファーゲート２１０及び２１１がオン状態となり、通常のパッド３（Ａ３及びＤ１、トランスファーゲートを図示しないがＡ０，Ａ１，Ａ２も同様）各々が内部の製品の内部回路に接続され、トランスファーゲート２１１，２１２がオフ状態となり、ＴＥＧ１の上記各測定対象デバイスには接続されない。

一方、チップの状態をＴＥＧのテストモードとするため、テストパッド２に対して制御信号として「Ｈ」レベルの電圧を印加すると、すでに述べたように端子ＴｏPが「Ｈ」レベルとなり、端子ＴｏNが「Ｌ」レベルとなり、トランスファーゲート２１０及び２１１がオフ状態となり、通常のパッド３（Ａ３及びＤ１、トランスファーゲートを図示しないがＡ０，Ａ１，Ａ２も同様）各々が内部の製品の内部回路と接続されない状態となり、トランスファーゲート２１１，２１２がオン状態となり、インターフェース制御回路４の出力により、ＴＥＧ１の上記各測定対象デバイスのいずれかに接続可能な状態となる。

ここで、各ＴＥＧ１の測定を行う際、図５に示すように、チップの状態をＴＥＧのテストモードとし、トランスファーゲート２１１及びトランスファーゲート２１２をオン状態とする。そして、パッドＡ０、Ａ１及びＡ２に対して｛０，０，１｝の電圧レベルを印加して、トランスファーゲート２００をオン状態とすると、ダミー素子１００が選択される。すなわち、図５においてはスイッチＳ１がオン状態、スイッチＳ２及びＳ３がオフ状態となる。
このダミー素子１００は、トランスファーゲート２００の他端と、保護抵抗素子Ｒ１の一端とを接続する配線のみであり、トランスファーゲート２００の他端及び保護抵抗素子Ｒ１の一端が短絡された構成となっている。ここで、ダミー素子１００において、保護抵抗素子Ｒ１の一端は、他の測定対象デバイスの他端が接続された節点Ｘとなっており、通常パッドＡ３に保護抵抗素子Ｒ１及び合計寄生抵抗Ｒ２の接続点である。

ここで、通常パッドＡ３に定電圧源により、電圧Ｖを印加して流れる電流を測定することにより、保護抵抗素子Ｒ１及び合計寄生抵抗Ｒ２各々の抵抗値ｒ１、ｒ２が測定される。
すなわち、通常パッドＡ３に電圧Ｖを印加して、測定される電流がＩであり、通常パッドＤ１にて測定される節点Ｘの測定値が電圧Ｖ1であるとすると、
Ｉ＝Ｖ／（ｒ１＋ｒ２）
Ｖ1＝Ｉ・ｒ1
の式より、保護抵抗素子Ｒ１、合計寄生抵抗Ｒ２の抵抗値である抵抗値ｒ1及びｒ2が求められることとなる。

そして、保護抵抗素子Ｒ１、合計寄生抵抗Ｒ２の抵抗値である抵抗値ｒ1及びｒ2が求められた後、トランスファーゲート２０１、２０２、２０３及び２０４のいずれかをオン状態とすることにより、いずれかの測定対象デバイスを選択して（図５において、スイッチＳ１をオフ状態とし、スイッチＳ２及びＳ３をオン状態とする）、通常パッドＡ３に電圧Ｖを印加して、測定される電流がＩであり、通常パッドＤ１にて測定される節点Ｘの測定値が電圧ＶXであるとすると、測定対象デバイスのインピーダンスをｒXとすると、
Ｉ＝Ｖ／（ｒ１＋ｒ２＋ｒX）
ｒX＝（Ｖ／Ｉ）−ｒ1−ｒ2
と求められ、素子間に印加されている電圧ＶXが以下の式により求められる。
ＶX＝Ｉ・ｒX

例えば、以下のように、ＴＥＧ１内の各測定対象デバイスの選択及び測定を行う。
ａ）ｐチャネル型ＭＯＳトランジスタ１０１の測定
通常のパッドＡ０、Ａ１、Ａ２に対して、電圧レベル｛０，０，０｝を印加することにより、トランスファーゲート２０１、２０２、２０３及び２０４のうち、トランスファーゲート２０１をオン状態とし、ｐチャネル型トランジスタ１０１の測定を行う場合、通常パッドＡ３に印加する電圧Ｖを変化させつつ、電流値Ｉを測定することにより、逐次ｐチャネル型ＭＯＳトランジスタ１０１のオン抵抗ｒXを測定することができ、ｐチャネル型ＭＯＳトランジスタ１０１のドレイン・ソース間電圧ＶXを求めることができ、ドレイン・ソース間電圧ＶXと電流値Ｉ（ドレイン電流）とにより、Ｖt（閾値電圧）測定を容易に行うことができる。
ここで、本実施形態においては、ｐチャネル型ＭＯＳトランジスタ１０１のゲート及びドレインを電気的に接続したダイオード接続としているが、他の通常のパッドを用いてドレイン及びゲートの電圧をそれぞれ独立に制御できる構成としてもよい。

ｂ）ｎチャネル型ＭＯＳトランジスタ１０２の測定
通常のパッドＡ０、Ａ１、Ａ２に対して、電圧レベル｛１，０，０｝を印加することにより、トランスファーゲート２０１、２０２、２０３及び２０４のうち、トランスファーゲート２０２をオン状態とし、ｎチャネル型トランジスタ１０２の測定を行う場合、通常パッドＡ３に印加する電圧Ｖを変化させつつ、電流値Ｉを測定することにより、逐次ｎチャネル型ＭＯＳトランジスタ１０２のオン抵抗ｒXを測定することができ、ｎチャネル型ＭＯＳトランジスタ１０２のドレイン・ソース間電圧ＶXを求めることができ、ドレイン・ソース間電圧ＶXと電流値Ｉ（ドレイン電流）とにより、Ｖt（閾値電圧）測定を容易に行うことができる。
ここで、本実施形態においては、ｎチャネル型ＭＯＳトランジスタ１０２のゲート及びドレインを電気的に接続したダイオード接続としているが、他の通常のパッドを用いてドレイン及びゲートの電圧をそれぞれ独立に制御できる構成としてもよい。

ｃ）配線抵抗素子１０３の測定
通常のパッドＡ０、Ａ１、Ａ２に対して、電圧レベル｛０，１，０｝を印加することにより、トランスファーゲート２０１、２０２、２０３及び２０４のうち、トランスファーゲート２０３をオン状態とし、配線抵抗素子１０３の測定を行う場合、通常パッドＡ３に印加する電圧Ｖを変化させつつ、電流値Ｉを測定することにより、配線抵抗素子１０３の抵抗値ｒXを測定することができ、配線抵抗素子１０３の両端の電圧ＶXを求めることができ、配線抵抗素子１０３の両端の電圧ＶXと電流値Ｉとにより、電圧依存性を含めた抵抗値ｒXの測定を容易に行うことができる。

ｄ）拡散抵抗素子１０４の測定
通常のパッドＡ０、Ａ１、Ａ２に対して、電圧レベル｛１，１，０｝を印加することにより、トランスファーゲート２０１、２０２、２０３及び２０４のうち、トランスファーゲート２０４をオン状態とし、拡散抵抗素子１０４の測定を行う場合、通常パッドＡ３に印加する電圧Ｖを変化させつつ、電流値Ｉを測定することにより、拡散抵抗素子１０４の抵抗値ｒXを測定することができ、拡散抵抗素子１０４の両端の電圧ＶXを求めることができ、拡散抵抗素子１０４の両端の電圧ＶXと電流値Ｉとにより、電圧依存性を含めた抵抗値ｒXの測定を容易に行うことができる。

次に、図６を用い、半導体試験装置１０におけるチップの電気特性の測定を説明する。図６は半導体試験装置の概念図である。
半導体試験装置１０にはデータベース１１が接続されており、測定した半導体装置のデータを蓄積している。
ウェハ状態におけるチップ単位でのＴＥＧの測定は、プローブカード１３を用いて、Ｐ／Ｗテストの一環として、すなわちＰ／Ｗテストのテスト項目の一つとして行う。
また、パッケージに封止した後は、ＩＣハンドラ１２により製品としての完成品を測定する。これにより、パッケージング後のＴＥＧを用いた不良解析が容易に行える。

図７はウェハ上の各チップに対しての従来のＰ／Ｗテストのテスト結果を示すものであり、半導体試験装置１０は、測定対象のチップのパッドに対し、プローブカード１３の針を接触させ、入力端子に接続されているパッドに対して入力信号を与え、その結果として電流を測定、あるいは出力端子に接続されているパッドにて電圧を測定し、その結果が予め設定された数値範囲（電流範囲あるいは電圧範囲もしくは動作速度など）であるか否かにより、その測定対象チップのパス（ＰＡＳＳ）／フェイル（ＦＡＩＬ）を判定する。この場合、通常のＰ／Ｗテストを行う通常モードとするため、チップのテストパッドには「Ｌ」レベルの制御信号が印加されている。

このＰ／Ｗとき、半導体試験装置１０は、図７（ａ）に示すテーブルの形式において、ロット毎に、ロット番号に対応させ、ウェハのウェハ番号とこのウェハのいずれのチップかを示す位置情報あるいはチップ番号とで、各チップ毎の各試験項目に対する測定結果を、該試験項目に対応させてデータベース１１に記憶させる。
ここで、Ｐ／Ｗテストにおける各試験項目毎にフェイルフラグが動作電流の測定にてフェイルとなったものを「０」とし、他の試験１にてフェイルとなったものを「１」、試験２においてフェイルとなったものを「２」、試験３までパスしたものを「３」などのように設定されている。

例えば、半導体試験装置１０は、あるウェハの測定において、製品として有効な測定対象チップがウェハに、動作電流テストにて不良となったチップが１個であり、試験１にてフェイルとなったチップが３個であり、試験２にてフェイルとなったチップが２個であり、試験３にてパスとなったチップが５個と測定する。
このとき、半導体試験装置１０は、図７（ａ）のテーブルにおいて、データベース１１のテーブルにおいて、ウェハ内の測定対象（製品として有効なチップ）チップ数「１１」と、動作電流テストにてフェイルとなったことを示すフラグ「０」に対応して、ウェハ内にて動作電流テストにてフェイルとなったチップ数「１」と、試験１にてフェイルとなったことを示すフラグ「１」に対応して、ウェハ内にて試験１にてフェイルとなったチップ数「３」と、試験２にてフェイルとなったことを示すフラグ「２」に対応して、ウェハ内にて試験２にてフェイルとなったチップ数「２」と、試験３にてパスとなったことを示すフラグ「３」に対応して、ウェハ内にて試験３にてパスとなったチップ数「５」とを記憶させる。
また、半導体試験装置１０は、図７（ｂ）に示すように、ウェハ内のどのチップがいずれの試験においてフェイル、あるいは試験をパスしたかを示すフラグを、ウェハのチップの配置位置を示すチップ配置図上において、測定結果を示すフラグを各チップの位置に示すことにより、上記位置情報として、測定結果の位置依存性などを確認しやすい表示を行う。

次に、図８はウェハ上の各チップに対しての本実施形態のＴＥＧによる各測定対象デバイスの電気特性（パラメータ）の測定結果を示すものであり、半導体試験装置１０は、従来のＰ／Ｗテストに連続し、プローブカード１３の針を接触させたまま、ＴＥＧのテストモードとするため、測定対象のチップのテストパッドに対し、「Ｈ」レベルの制御信号が印加されている。
このＴＥＧのテストモードにおいて、半導体試験装置１０は、ＴＥＧのテスト用に設定されたパッドに対して、すなわち入力端子に接続されているパッド（例えば、図３のパッドＡ３）に対して入力信号を与え、まずダミー素子を選択して、合計寄生抵抗Ｒ２及び保護抵抗Ｒ１それぞれの抵抗値を、すでに説明したダミー素子の測定において行う。
そして、半導体試験装置１０は、他のＴＥＧにおける測定対象デバイスを順次選択し、それぞれの測定対象デバイスに流れる電流を測定、あるいは出力端子に接続されているパッド（例えば、図３のパッドＤ１）にて電圧を測定し、その結果を上記合計寄生抵抗Ｒ２及び保護抵抗素子Ｒ１の抵抗値により補正して算出し、この補正結果の数値が予め設定された数値範囲（電流範囲あるいは電圧範囲もしくは動作速度など）であるか否かにより、その測定対象デバイスのパス（ＰＡＳＳ）／フェイル（ＦＡＩＬ）を判定する。

そして、本実施形態において、半導体試験装置１０は、Ｐ／Ｗテストの一環として行う上記ＴＥＧ試験の結果も、上記図７（ａ）と同様の図８（ａ）のテーブルを、従来のＰ／Ｗテストの結果に追加、すなわちロット毎に、ロット番号に対応させ、ウェハのウェハ番号とこのウェハのいずれのチップかを示す位置情報あるいはチップ番号とで、各チップ毎のＴＥＧ試験における各試験項目に対する測定結果を、該試験項目に対応させてデータベース１１に記憶させる。
このテーブルにおいても、ＴＥＧ試験における各試験項目毎にフェイルフラグがパラメータ１（例えば、ｐチャネル型ＭＯＳトランジスタの閾値電圧Ｖｔ）の測定結果がフェイルとなったものを「４」とし、パラメータ２（例えば、ｎチャネル型ＭＯＳトランジスタの閾値電圧Ｖｔ）にてフェイルとなったものを「５」、パラメータ３（例えば、配線抵抗素子の抵抗値においてフェイルとなったものを「６」、全パラメータの測定結果が予め設定した測定範囲にあるとしてパスしたものを「Ｐ」などのように設定されている。

また、半導体試験装置１０は、図８（ｂ）に示すように、ウェハ内のどのチップがいずれのＴＥＧのパラメータの測定試験においてフェイル、あるいは測定試験をパスしたかを示すフラグを、ウェハのチップの配置位置を示すチップ配置図上において、ＴＥＧにおける各測定対象デバイスの測定結果を示すフラグを各チップの位置に示すことにより、上記位置情報として、測定結果の位置依存性などを確認しやすい表示を行う。
上述した本実施形態の図８（ａ）のテーブルにより、ロットにてフェイルが多いパラメータと、図８（ｂ）における該パラメータの測定結果においてウェハ内にてフェイルとなったチップの分布傾向等により、半導体装置の製造工程におけるフェイル原因となったプロセスの特定を行い易くし、プロセスへのフィードバックが可能な不良解析を容易に行うことが可能となる。

また、半導体試験装置１０は、図７（ｂ）及び図８（ｂ）のチップの位置情報とを参照し、それぞれのチップの測定結果により、通常のＰ／Ｗテストをパスしたチップに対して、いずれのパラメータが予め設定した測定範囲に対応していないかにより、パラメータのパスあるいはフェイルの組み合わせにより設定されるカテゴリにより選別する選別試験を行い、それぞれのチップに対し、ＴＥＧ試験の各パラメータの測定結果の組み合わせに対応して上記カテゴリを付与する。

そして、半導体試験装置１０は、ウェハからチップを切り出すダイシングの処理において、ダイシングされたウェハからチップをトレイに移送するチップ移送装置（図示せず）に対して、処理するウェハ毎に、各チップのウェハにおける位置情報と、そのチップのカテゴリのデータとを出力する。
これらのデータを入力することにより、ウェハ内の移送するチップ毎に、位置情報とカテゴリのデータとを参照し、それぞれのチップのカテゴリにより、該カテゴリに対応するトレイにチップを移送する。
これにより、チップをパッケージに封止する際に、カテゴリに分類して、チップを形成しているデバイスの電気特性に対応した適切な選別処理を行うことができる。

すなわち、コンタクト抵抗やＭＯＳトランジスタの閾値電圧に対応して、製品の電源電圧内において動作電圧を調整することにより、各製品毎のデバイス特性と動作電圧との対応を検出することが可能となるため、このデバイス特性により動作電圧が推定できることとなり、デバイス特性と動作電圧との対応関係に基づいて選別を行うことにより、最終的な選別歩留まりや、市場における不良発生の抑止などの信頼性の向上に効果がある。

例えば、図９に示す遅延回路の場合、インバータ１０１〜１０６の６個のインバータにより構成されている。したがって、図９の遅延回路は、インバータ１０２〜１０６が同一であれば、６個のインバータの遅延時間だけ、入力のタイミングが遅延して出力される。
また、上記インバータ１０１、１０２，１０３，１０４、１０５、１０６各々はｎチャネル型ＭＯＳトランジスタとｐチャネル型ＭＯＳトランジスタにより形成されている。
このため、インバータを形成しているＭＯＳトランジスタの閾値電圧Ｖｔの変化により、遅延回路の遅延時間が変動することになる。

すなわち、ＭＯＳトランジスタの閾値電圧Ｖｔが高くなるに従い、ＭＯＳトランジスタのスイッチング速度が低下することになる。
このように、閾値電圧Ｖｔが設定範囲に比較して高いと検出されたチップに対し、インバータの電源電圧ＶＣＣ（動作電圧）を、スペック内にて高く設定することとしておくことにより、量産バラツキにて閾値電圧が高い側にシフトしたとしても、上記遅延回路の遅延時間が設定した数値に対して大きくなることがなくなる。
ここで、設計段階においては、製品スペックに従い、閾値電圧Ｖｔの量産バラツキの最大値−最小値を考慮して、遅延回路の遅延時間を調整してある。

このため、閾値電圧がデバイスの設定範囲の最大値や最小値などに、極端にばらついた場合、デバイスとして最大の能力を発揮する電圧設定は不可能である。すなわち、最大値のみを考慮して動作電圧を設定した際、最小値となった場合に不具合が発生し、逆に最小値のみを考慮して動作電圧を設定した際、最大値となった場合に不具合が発生する。
一方、本願発明を評価フィッティングして用いることにより、閾値電圧が最大値や最小値にばらついた場合、デバイスとして最大の能力を発揮できる電圧設定が可能となる。
また、パラメータとしてコンタクト抵抗の抵抗値の最大値／最小値のバラツキによる遅延時間の調整に用いることもできる。

また、図１０に示すメモリセルにおいて、メモリセル容量Ｃsにデータを書き込むため、電荷を蓄積する際、ＭＯＳトランジスタのオン抵抗Ｒの抵抗値が高い場合、製品のスペックによって設定された時間内に、データを書き込むことが困難となる。
したがって、ＴＥＧにおける測定対象デバイスにおいて、メモリセルのスイッチングを行うＭＯＳトランジスタと同様の構成のＭＯＳトランジスタのオン抵抗の測定により、オン抵抗が設定範囲の最大値近傍の場合、以下の処理を行う。
ＴＥＧによるパラメータ測定の結果、ビット線の書き込み電圧を、設定範囲内にて高い値に設定することにより、メモリセル容量Ｃsに電荷を書き込み易くできる。

なお、図１における半導体測定装置１０のチップ測定の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することにより、チップ測定の処理を行ってもよい。なお、ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。また、「コンピュータシステム」は、ホームページ提供環境（あるいは表示環境）を備えたＷＷＷシステムも含むものとする。また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリ（ＲＡＭ）のように、一定時間プログラムを保持しているものも含むものとする。

また、上記プログラムは、このプログラムを記憶装置等に格納したコンピュータシステムから、伝送媒体を介して、あるいは、伝送媒体中の伝送波により他のコンピュータシステムに伝送されてもよい。ここで、プログラムを伝送する「伝送媒体」は、インターネット等のネットワーク（通信網）や電話回線等の通信回線（通信線）のように情報を伝送する機能を有する媒体のことをいう。また、上記プログラムは、前述した機能の一部を実現するためのものであっても良い。さらに、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分ファイル（差分プログラム）であっても良い。

本発明の一実施形態による半導体装置の構成例を示す概念図である。 図１のＴＥＧ１内のインターフェース制御回路の構成例を説明するブロック図である。 図１のＴＥＧ１における測定対象デバイスとインターフェース回路との対応を示すブロック図である。 図３のトランスファーゲートの構成を説明する概念図である。 本実施形態における各測定対象デバイスの特性の測定方法を説明する概念図である。 本実施形態の半導体装置のテスト行う半導体テストシステムの構成例を示す概念図である。 図６のデータベース１１に記憶される、通常のＰ／Ｗテストにおけるウェハ毎のチップのパス／フェイルデータを記述するテーブルを示す概念図である。 図６のデータベース１１に記憶される、ＴＥＧの測定におけるウェハ毎のチップのパス／フェイルデータを記述するテーブルを示す概念図である。 本実施形態のＴＥＧの測定結果の応用例を説明する概念図である。 本実施形態のＴＥＧの測定結果の他の応用例を説明する概念図である。

符号の説明

１…ＴＥＧ
２…テストパッド
３，Ａ０，Ａ１，Ａ２，Ａ３，Ｄ１…通常のパッド
４…インターフェース制御回路
５…インターフェース回路
１０…半導体測定装置
１１…データベース
１２…ＩＣハンドラ
１３…プローブカード
１００…ダミー素子
１０１…ｐチャネル型ＭＯＳトランジスタ
１０２…ｎチャネル型ＭＯＳトランジスタ
１０３…配線抵抗素子
１０４…拡散抵抗素子
２００，２０１，２０２，２０３，２０４…トランスファーゲート
２１０，２１１，２１２，２１３…トランスファーゲート
Ｒ１…保護抵抗素子
Ｒ２…合計寄生抵抗

Claims (7)

1. チップ上に形成された製品回路の性能を評価するため、実際の回路に代えて電気特性を測定するＴＥＧが前記製品回路と同一のチップ上に形成された半導体装置であり、
   前記ＴＥＧから測定対象を選択するインターフェース回路と、
   該インターフェース回路と前記ＴＥＧを挟むように直列に接続された、該ＴＥＧを保護する保護抵抗素子と、
   前記ＴＥＧと同様に前記インターフェース回路と保護抵抗素子との間に設けられ、前記インターフェース回路と保護抵抗素子とが直接接続されたダミー回路と
   を有することを特徴とする半導体装置。
2. 前記インターフェース回路が、パッケージの予め設定されたテスト端子から入力される制御信号に対応し、前記製品回路を動作させる信号が入力される通常端子を、ＴＥＧから測定対象を選択する信号を入力する端子、及び選択された測定対象の測定データを出力する端子とすることを特徴とする請求項１記載の半導体装置。
3. 前記ダミー回路が前記インターフェース回路と前記保護抵抗素子とを、前記端子と接地点との間に直列に配置されて形成されており、
   インターフェース回路によりダミー回路が選択されると、インターフェース及び保護抵抗素子間の接続点が前記測定データを出力する端子に接続されることを特徴とする請求項２に記載の半導体装置。
4. 前記ＴＥＧ及びダミー回路を前記チップ内の外周部に複数設けることを特徴とする請求項１から請求項２のいずれか１項に記載の半導体装置。
5. 請求項１から請求項４のいずれかに記載の半導体装置を半導体試験装置において試験する試験方法であり、
   半導体試験装置が、前記インターフェース回路を制御し、ウェハ内の各チップのＴＥＧを順次測定する測定過程と、
   半導体試験装置が、各チップのＴＥＧ毎の電気特性が予め設定された規格内であるか否かを判定する判定過程と、
   該判定過程における各チップの判定結果を、ウェハ識別番号及び各ウェハにおけるチップ位置情報に対応して記憶部に記憶させる格納過程と
   を有し、
   前記測定過程において、半導体装置が各チップを測定する際、測定するＴＥＧ単位にてダミー回路によりインターフェース回路及び保護抵抗素子各々の抵抗値を算出する抵抗値算出過程を行うことを特徴とする半導体装置の試験方法。
6. 前記判定過程において、半導体試験装置が、各ＴＥＧに対するパス／フェイルの判定計結果により、それぞれの項目にフラグを立てることを特徴とする請求項５に記載の半導体装置の試験方法。
7. 測定過程において、半導体試験装置がＴＥＳＴ用端子に試験であることを示す制御信号を入力し、予め選択信号に対応した端子に、順次ＴＥＧにおける測定対象を選択する選択信号を入力し、測定対象の電気特性を測定し、この測定結果を前記インターフェース回路及び保護抵抗素子各々の抵抗値により補正して、測定対象の電気特性を求めることを特徴とする請求項５または請求項６に記載の半導体装置の試験方法。

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