WO2022135403A1 - 半导体器件的外延结构、器件及外延结构的制备方法 - Google Patents

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谈科伟
孔苏苏
李仕强
周文龙
杜小青
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Definitions

  • the present disclosure relates to the field of semiconductor technology, and in particular, to an epitaxial structure of a semiconductor device, a device and a method for preparing the epitaxial structure.
  • the carbon impurity concentration of the first buffer layer is less than or equal to 10 17 cm -3
  • the carbon impurity concentration of the second buffer layer is greater than or equal to 10 16 cm -3 and less than or equal to 10 17 cm ⁇ 3
  • the carbon impurity concentration of the third buffer layer is less than or equal to 5 ⁇ 10 16 cm ⁇ 3 .
  • a semiconductor device comprising the epitaxial structure as described above.
  • the buffer layer in the middle, and the buffer layer close to the substrate and the second semiconductor layer has almost no or only very little iron impurities, specifically, for example, the iron impurity concentration in the first buffer layer is substantially 0, and all
  • the iron impurity concentration in the third buffer layer is less than 10 16 cm -3 , preferably substantially 0, which helps to improve the crystal quality of the buffer layer, and at the same time, also helps to improve the leakage induced barrier lowering (DIBL) effect of the device and the tailing effect of iron impurities, which can improve the sub-threshold characteristics of the device and ensure the reliability of the device.
  • DIBL leakage induced barrier lowering
  • the preparing the first semiconductor layer on the substrate comprises: epitaxially growing a nucleation layer on the substrate; epitaxially growing the nucleation layer on a side away from the substrate the first buffer layer; the second buffer layer is epitaxially grown on the side of the first buffer layer away from the nucleation layer, while iron impurities and carbon impurities are co-doped into the second buffer layer;
  • the carbon impurity concentration of the second buffer layer satisfies a second preset range, and the carbon impurity concentration of the second buffer layer is smaller than the iron impurity concentration of the second buffer layer;
  • the third buffer layer is epitaxially grown on one side of the first buffer layer.
  • the step of preparing the buffer layer includes: when forming the first buffer layer, turning off the iron source, so that the iron impurity concentration in the first buffer layer is substantially 0; During the second buffer layer, the iron source is turned on and the flow rate is controlled so that the iron impurity concentration in the second buffer layer is 10 16 cm -3 to 5 ⁇ 10 18 cm -3 ; and when the second buffer layer is formed When the third buffer layer is used, the iron source is turned off, so that the iron impurity concentration in the third buffer layer is less than 10 16 cm ⁇ 3 .
  • FIG. 2 is a schematic diagram of the concentration distribution of carbon impurities and iron impurities in the epitaxial structure of the application;
  • the present application provides a novel epitaxial structure of a semiconductor device .
  • the technical solutions of the present invention will be described in detail below through specific embodiments.
  • the present application provides an epitaxial structure 100 of a semiconductor device, including a substrate 10 and a first semiconductor layer 20 , and the first semiconductor layer 20 is located on the substrate 10 .
  • the substrate 110 may be one or a combination of gallium nitride, aluminum gallium nitride, indium gallium nitride, aluminum indium gallium nitride, indium phosphide, gallium arsenide, silicon carbide, diamond, sapphire, germanium, and silicon, or any other material capable of growing III-nitrides.
  • the iron impurity in the third buffer layer is also substantially zero.
  • the iron impurity content is substantially 0 means that iron is not actively doped, and theoretically, the iron impurity content is preferably 0, but in practice, iron inevitably exists.
  • the first buffer layer 221 , the second buffer layer 222 and the third buffer layer 223 may be sequentially formed in stages by an epitaxial growth process.
  • the growth conditions are controlled and the iron source is turned off, so that the iron impurity content in the first buffer layer 221 is 0; in the process of forming the second buffer layer 222, the growth conditions are adjusted and Turn on the iron source and control the flow rate so that iron impurities are doped into the second buffer layer 222; when the third buffer layer 223 is formed, continue to adjust the growth conditions and turn off the iron source, so that the concentration of iron impurities attenuated to the conductive channel can be reduced, so that the The iron impurity concentration of the third buffer layer 223 is maintained in a low range, eg, less than 10 16 cm ⁇ 3 .
  • the distribution of iron impurities in the second buffer layer 222 can be achieved by the above method. It should be understood that the required first buffer layer 221, the second buffer layer 222 and the third buffer layer 223 can also be formed by other growth processes. The application does not limit the specific preparation process of the buffer layer 22 .
  • the iron impurity concentration in the buffer layer is substantially 0, and the iron impurity concentration in the third buffer layer is less than 10 16 cm ⁇ 3 , preferably substantially 0, thereby helping to improve the crystal quality of the buffer layer 22 , and at the same time , and also helps to improve the leakage induced barrier lowering (DIBL) effect of the device and the tailing effect of iron impurities, thereby improving the sub-threshold characteristics of the device and ensuring the reliability of the device.
  • DIBL leakage induced barrier lowering
  • a third buffer layer 223 is also separated between 222 and the second semiconductor layer 30, and the iron impurity concentration in the third buffer layer 223 is also very small, which helps to reduce the iron content that decays into the channel and avoid iron impurities
  • the impurity scattering into the channel reduces the two-dimensional electron gas concentration and electron mobility, and affects the saturation current and output power of the device.
  • the second buffer layer 222 is further doped with carbon impurities, the carbon impurity concentration of the second buffer layer 222 satisfies the second preset range, and the carbon impurity concentration of the second buffer layer 222 is smaller than the second buffer layer 222 Iron impurity concentration of layer 222 .
  • the iron impurity concentration is too low, the required high resistance of the buffer layer cannot be achieved; if the iron impurity concentration is too high and the carbon impurity concentration is too low, the crystal quality and surface morphology of the buffer layer 22 will be affected; if the carbon impurity concentration is too high If it is too high, the quality of the crystal growth of the buffer layer will deteriorate.
  • the carbon impurity concentration of the first buffer layer 221 is less than or equal to 10 17 cm -3
  • the carbon impurity concentration of the second buffer layer 222 is greater than or equal to 10 16 cm -3 and less than or equal to 10 17 cm -3
  • the third The carbon impurity concentration of the buffer layer 223 is less than or equal to 5 ⁇ 10 16 cm ⁇ 3 .
  • the thickness of the third buffer layer 223 is d 3 , where 200nm ⁇ d 3 ⁇ 500nm.
  • the iron impurities in the second buffer layer 222 can have a proper distance from the conductive channel, thereby reducing the effect of the doped iron impurities on the two-dimensional electron gas in the conductive channel. influences.
  • the third buffer layer 223 is too thin, the distance between the iron impurities in the second buffer layer 222 and the conductive channel is too small, which easily leads to excessive iron impurities attenuated to the conductive channel, thereby affecting the saturation current and output power of the device. , the reliability of the device is difficult to guarantee; and when the thickness of the third buffer layer 223 is too thick, the growth efficiency of the buffer layer 22 will be affected.
  • the thickness of the second buffer layer 222 is d 2 , where 200nm ⁇ d 2 ⁇ 800nm.
  • the thickness of the second buffer layer 222 is d 2 , where 200nm ⁇ d 2 ⁇ 800nm.
  • the thickness of the first buffer layer is d 1 , wherein 200 nm ⁇ d 1 ⁇ 800 nm.
  • the buffer layer 22 may further include a fourth buffer layer 224 and a fifth buffer layer 225 .
  • the fourth buffer layer 224 is located between the first buffer layer 221 and the second buffer layer 222
  • the fifth buffer layer 225 is located between the second buffer layer 222 and the third buffer layer 223 .
  • the first semiconductor layer 20 may further include a nucleation layer 21 , the nucleation layer 21 is located on the substrate 10 , and the buffer layer 22 is located at a part of the nucleation layer 21 away from the substrate 10 . side.
  • the nucleation layer 21 can affect parameters such as crystal quality, surface morphology and electrical properties of the above heterojunction material.
  • the nucleation layer 21 varies with different materials of the substrate 10 , and mainly plays the role of matching the substrate 10 and the semiconductor material layer in the heterojunction structure.
  • the nucleation layer 21 may be formed of high-temperature AlN or low-temperature GaN, and is mainly used to convert the three-dimensional growth mode of the buffer layer 22 in the initial stage to a two-dimensional growth mode.
  • the present application also provides a semiconductor device including the epitaxial structure 100 as described above.
  • the above-mentioned semiconductor device can be fabricated by the epitaxial structure 100 described above, thereby helping to obtain better device leakage and pinch-off characteristics, improving the sub-threshold characteristics of the device, and ensuring the reliability of the device.
  • the source electrode, the gate electrode and the drain electrode can be continuously fabricated on the above-mentioned epitaxial structure 100, so as to obtain a field effect transistor with better performance.
  • the substrate 10 is provided.
  • a first semiconductor layer 20 is prepared on the substrate 10; the first semiconductor layer 20 includes a buffer layer 22, and the buffer layer 22 at least includes a first buffer layer 221, a second buffer layer 222 and a third buffer layer 223 that are stacked and arranged,
  • the second buffer layer 222 is located between the first buffer layer 221 and the third buffer layer 223 , the buffer layer 22 is doped with iron impurities, and the iron impurities are doped in the second buffer layer 222 .
  • the carbon impurity concentration in the first buffer layer 221 can be kept in a lower range through the epitaxial growth process, thereby helping to improve the growth quality of subsequent crystals of the buffer layer.

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Abstract

本公开涉及一种半导体器件的外延结构、器件及外延结构的制备方法。该外延结构包括：衬底；第一半导体层，位于衬底上，第一半导体层包括缓冲层，缓冲层至少包括层叠设置的第一缓冲层、第二缓冲层和第三缓冲层，第二缓冲层位于第一缓冲层和第三缓冲层之间；其中，所述第二缓冲层中掺杂有铁杂质，且所述第一缓冲层和所述第三缓冲层中不主动地掺杂铁杂质，所述第二缓冲层的铁杂质浓度满足第一预设范围。上述外延结构能够在实现高阻缓冲层的同时，兼顾晶体质量以及器件的亚阈值特性。

Description

半导体器件的外延结构、器件及外延结构的制备方法 技术领域
本公开涉及半导体技术领域，特别是涉及一种半导体器件的外延结构、器件及外延结构的制备方法。
背景技术
半导体材料氮化镓(GaN)由于具有禁带宽度大、电子迁移率高、击穿场强高、导热性能好等特点，且具有很强的自发和压电极化效应，相较于第一代半导体材料和第二代半导体材料更适合于制造高频、高压和耐高温的大功率电子器件，尤其是在射频和电源领域优势明显。
氮化镓高电子迁移率晶体管(GaN HEMT)结构中，为了获得更好的器件漏电特性以及夹断特性，通常需要将缓冲层设置为高阻。在工艺上想要使本征GaN材料实现高阻极为困难，但可以通过在缓冲层的生长过程中引入受主杂质来实现缓冲层的高阻，常用的受主杂质包括碳(C)原子或铁(Fe)原子。
通过掺杂形成的深能级陷阱在捕获缓冲层电子获得高阻的同时会影响到缓冲层的晶体质量以及器件的亚阈值特性。因此需要找到一种外延结构既能保证缓冲层的高阻特性，同时又能兼顾器件的亚阈值特性。
发明内容
基于此，有必要针对传统半导体材料中制备高阻缓冲层时，较难兼顾晶体质量以及器件的亚阈值特性的问题，提供一种改进的半导体器件的外延结构。
一种半导体器件的外延结构，包括：
衬底；
第一半导体层，位于所述衬底上，所述第一半导体层包括缓冲层，所述缓冲层至少包括层叠设置的第一缓冲层、第二缓冲层和第三缓冲层，所述第二缓冲层位于所述第一缓冲层和所述第三缓冲层之间；
其中，所述第二缓冲层中掺杂有铁杂质，且所述第一缓冲层和所述第三缓冲层中不主动地掺杂铁杂质，所述第二缓冲层的铁杂质浓度满足第一预设范围。
上述半导体器件的外延结构，其缓冲层至少包括第一缓冲层、第二缓冲层和第三缓冲层，所述第二缓冲层中掺杂有铁杂质且所述第一缓冲层和所述第三缓冲层中不主动地掺杂铁杂质，第二缓冲层的铁杂质浓度满足第一预设范围，从而一方面有助于实现缓冲层的高阻，使器件获得较好的漏电及夹断特性；另一方面，上述外延结构中，铁杂质以合适的浓度范围分布在中部的缓冲层，而靠近衬底和第二半导体层的缓冲层则几乎没有或仅具有极少的铁杂质，具体地例如所述第一缓冲层中的铁杂质浓度基本上为0，且所述第三缓冲层中的铁杂质浓度小于10 16cm -3，优选基本上为0，从而有助于提升缓冲层的晶体质量，同时，也有助于改善器件的漏感应势垒降低(DIBL)效应和铁杂质的拖尾效应，进而可以提升器件的亚阈值特性，保证器件的可靠性。
在其中一个实施例中，所述第二缓冲层中还掺杂有碳杂质，所述第二缓冲层的碳杂质浓度满足第二预设范围，且所述第二缓冲层的碳杂质浓度小于所述第二缓冲层的铁杂质浓度。
在其中一个实施例中，所述第一预设范围包括10 16cm -3～5×10 18cm -3，所述第二预设范围包括10 16cm -3～10 17cm -3。
在其中一个实施例中，所述第二缓冲层的厚度为d 2，其中，200nm≤d 2≤800nm。
在其中一个实施例中，所述第一缓冲层位于所述第二缓冲层靠近所述衬底一侧，所述第三缓冲层位于所述第二缓冲层靠近所述第二半导体层一侧；其中，所述第一缓冲层具有碳杂质，所述第一缓冲层的碳杂质浓度小于或等于所述第二缓冲层的碳杂质浓度；且，所述第三缓冲层具有碳杂质，所述第三缓冲层的碳杂质浓度小于所述第二缓冲层的碳杂质浓度。
在其中一个实施例中，所述第一缓冲层的碳杂质浓度小于或等于10 17cm -3，所述第二缓冲层的碳杂质浓度大于或等于10 16cm -3且小于或等于10 17cm -3，所述第三缓冲层的碳杂质浓度小于或等于5×10 16cm -3。
在其中一个实施例中，所述第三缓冲层的厚度为d 3，其中，200nm≤d 3≤500nm。
在其中一个实施例中，所述第一缓冲层的厚度为d 1，其中，200nm≤d 1≤800nm。
在其中一个实施例中，所述第一半导体层还包括成核层，所述成核层位于所述衬底上，所述缓冲层位于所述成核层远离所述衬底的一侧。
在其中一个实施例中，所述第二半导体层包括：沟道层，位于所述第一半导体层远离所述衬底的一侧；势垒层，位于所述沟道层远离所述第一半导体层的一侧，所述势垒层和所述沟道层形成异质结结构，并在异质界面处形成有导电沟道；以及，帽层，位于所述势垒层远离所述沟道层的一侧。
本申请还提供一种半导体器件。
一种半导体器件，包括如前所述的外延结构。
上述半导体器件，可通过前文所述的外延结构制备，从而有助于获得更好的器件漏电及夹断特性，并提升器件的亚阈值特性，保证器件的可靠性。
本申请还提供一种半导体器件的外延结构的制备方法。
一种半导体器件的外延结构的制备方法，包括：
提供衬底；
在所述衬底上制备第一半导体层；所述第一半导体层包括缓冲层，所述缓冲层至少包括层叠设置的第一缓冲层、第二缓冲层和第三缓冲层，所述第二缓冲层位于所述第一缓冲层和所述第三缓冲层之间，所述第二缓冲层掺杂有铁杂质，且所述第一缓冲层和所述第三缓冲层中不主动地掺杂铁杂质，所述第二缓冲层的铁杂质浓度满足第一预设范围；以及，
在所述第一半导体层远离所述衬底的一侧制备第二半导体层，所述第二半导体层中形成有导电沟道。
上述制备方法，在制备缓冲层时，可通过三个阶段来分别形成第一缓冲层、第二缓冲层和第三缓冲层，并在第二缓冲层中掺入铁杂质，且使第二缓冲层的铁杂质浓度满足第一预设范围，一方面有助于实现缓冲层的高阻，使器件获得较好的漏电及夹断特性；另一方面，使铁杂质以合适的浓度范围分布在中部的缓冲层，而使靠近衬底和第二半导体层的缓冲层几乎没有或仅具有极少的铁杂质，具体地例如所述第一缓冲层中的铁杂质浓度基本上为0，且所述第三缓冲层中的铁杂质浓度小于10 16cm -3，优选基本上为0，有助于提升缓冲层的晶体质量，同时，也有助于改善器件的漏感应势垒降低(DIBL)效应和铁杂质的拖尾效应，进而可以提升器件的亚阈值特性，保证器件的可靠性。
在其中一个实施例中，所述在所述衬底上制备第一半导体层包括：在所述衬底上外延生长成核层；在所述成核层远离所述衬底的一侧外延生长所述第一缓冲层；在所述第一缓冲层远离所述成核层 的一侧外延生长所述第二缓冲层，同时将铁杂质和碳杂质共同掺入所述第二缓冲层；所述第二缓冲层的碳杂质浓度满足第二预设范围，且所述第二缓冲层的碳杂质浓度小于所述第二缓冲层的铁杂质浓度；以及，在所述第二缓冲层远离所述第一缓冲层的一侧外延生长所述第三缓冲层。
在其中一个实施例中，所述第一缓冲层具有碳杂质，所述在所述第一缓冲层远离所述成核层的一侧外延生长所述第二缓冲层，包括：采用外延工艺形成所述第二缓冲层的同时，控制所述第二缓冲层的碳杂质浓度大于或等于所述第一缓冲层的碳杂质浓度；以及，所述第三缓冲层具有碳杂质，所述在所述第二缓冲层远离所述第一缓冲层的一侧外延生长所述第三缓冲层，包括：采用外延工艺形成所述第三缓冲层的同时，控制所述第三缓冲层的碳杂质浓度小于所述第二缓冲层的碳杂质浓度。
在其中一个实施例中，制备所述缓冲层的步骤包括：在形成所述第一缓冲层时，关闭铁源，以使所述第一缓冲层中的铁杂质浓度基本上为0；在形成所述第二缓冲层时，打开所述铁源并控制流量，以使所述第二缓冲层中的铁杂质浓度为10 16cm -3～5×10 18cm -3；以及在形成所述第三缓冲层时，关闭所述铁源，以使所述第三缓冲层中的铁杂质浓度小于10 16cm -3。
附图说明
图1为本申请一实施例的结构示意图；
图2为本申请外延结构中碳杂质和铁杂质的浓度分布示意图；
图3为本申请另一实施例的缓冲层的结构示意图。
图中各元件的标号表示如下：
100、外延结构，10、衬底，20、第一半导体层，30、第二半导体层；21、成核层，22、缓冲层，221、第一缓冲层，222、第二缓冲层，223、第三缓冲层，224、第四缓冲层、225、第五缓冲层，31、沟道层，32、势垒层。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的优选实施方式。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施方式。相反的，提供这些实施方式的目的是为了对本发明的公开内容理解得 更加透彻全面。
需要说明的是，当元件被称为“固定于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”、“上”、“下”、“前”、“后”、“周向”以及类似的表述是基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
为了获得更好的器件漏电及夹断特性，需要半导体器件中的缓冲层为高阻。传统工艺中，可以通过在缓冲层生长过程中引入受主杂质来实现。然而，缓冲层中较高的受主杂质浓度会影响缓冲层的晶体质量以及器件的亚阈值特性，从而导致了器件的可靠性变差，限制了器件的应用范围。
因此，为了解决现有技术中存在的问题，实现满足缓冲层高阻的同时，降低掺杂对缓冲层晶体质量以及器件亚阈值特性的影响，本申请提供了一种新型的半导体器件的外延结构。下面将通过具体实施方式，对本发明的技术方案做详细介绍。
请参见图1，本申请提供一种半导体器件的外延结构100，包括衬底10和第一半导体层20，第一半导体层20位于衬底10上。衬底110可以是氮化镓、铝镓氮、铟镓氮、铝铟镓氮、磷化铟、砷化镓、碳化硅、金刚石、蓝宝石、锗、硅中的一种或多种的组合，或任何其他能够生长III族氮化物的材料。
具体的，第一半导体层20包括缓冲层22，缓冲层22至少包括层叠设置的第一缓冲层221、第二缓冲层222和第三缓冲层223，第二缓冲层222位于第一缓冲层221和第三缓冲层223之间。可以理解的是，第一缓冲层221可以位于衬底10和第二缓冲层222之间，也可以位于第二缓冲层222远离衬底10的一侧，以图1所示为例，第一缓冲层221位于衬底10和第二缓冲层222之间，第三缓冲层223位于第二缓冲层222远离衬底10的一侧。缓冲层22可 以起到粘合接下来需要生长的半导体材料层的作用，同时可以保护衬底10不被一些金属离子侵入，该缓冲层22可以为AlGaN、GaN或AlGaInN等III族氮化物材料。
进一步的，在第二缓冲层222掺杂有铁杂质，且在第一缓冲层221和第三缓冲层223中不主动地掺杂铁。优选的，以图1所示为例，缓冲层22的铁杂质分布在第二缓冲层222中，第一缓冲层221中的铁杂质含量基本上为0，第三缓冲层223中的铁杂质含量优选也基本上为0，但是由于第二缓冲层的铁杂质的拖尾效应，第三缓冲层中会有一小部分铁杂质分布，但含量极小，小于10 16cm -3。另外，随着技术的进步，如果能够消除该拖尾效应，则优选第三缓冲层中的铁杂质也基本上为0。在本发明中，铁杂质含量基本上为0是指不主动地掺杂铁，理论上优选铁杂质含量为0，但是实际上会不可避免地存在铁。
缓冲层22的铁杂质分布在位于中间层的第二缓冲层222中，且与铁杂质分布的第二缓冲层222接触的相邻层主材料与第二缓冲层222主材料相同。也就是说，缓冲层22的铁杂质不直接和衬底、成核层或者沟道层等主材料不同的半导体层接触。
可选地，半导体外延结构还可以包括第二半导体层30，位于第一半导体层20远离所述衬底的一侧，第二半导体层30中形成有导电沟道，如图1所示，导电沟道由粗虚线示出。具体的，第二半导体层30可以包括沟道层31、势垒层32。沟道层31可形成于缓冲层22和势垒层32之间，可与其上方的势垒层32一起形成异质结结构，并在界面处形成了二维电子气沟道(即导电沟道)，沟道层31提供了二维电子气运动的沟道，势垒层32起到势垒的作用。势垒层32可以为Al xGa 1-xN材料，其Al含量x可控制在0-1之间。
具体的，第一缓冲层221、第二缓冲层222和第三缓冲层223可通过外延生长工艺分阶段依次形成。在形成第一缓冲层221的过程中，控制生长条件并关闭铁源，从而可使第一缓冲层221中的铁杂质含量为0；在形成第二缓冲层222的过程中，调整生长条件并打开铁源，控制流量使铁杂质掺入第二缓冲层222；在形成第三缓冲层223时，继续调整生长条件并关闭铁源，从而可减小衰减至导电沟道的铁杂质浓度，使第三缓冲层223的铁杂质浓度维持在较低的范围内，例如小于10 16cm -3。通过上述方式即可实现铁杂质在第二缓冲层222的分布，应当理解，也可通过其他生长工艺来形成所需的第一缓冲层221、第二缓冲层222和第三缓冲层223，本申请并 不限制缓冲层22具体的制备工艺。
上述半导体器件的外延结构100，其缓冲层22至少包括第一缓冲层221、第二缓冲层222和第三缓冲层223，缓冲层22中掺杂有铁杂质且铁杂质分布在第二缓冲层222中，第二缓冲层222的铁杂质浓度满足第一预设范围，从而一方面有助于实现缓冲层22的高阻，使器件获得较好的漏电及夹断特性；另一方面，上述外延结构100中，铁杂质以合适的浓度范围分布在中部的缓冲层，而靠近衬底和第二半导体层的缓冲层则几乎没有或仅具有极少的铁杂质，具体地例如所述第一缓冲层中的铁杂质浓度基本上为0，且所述第三缓冲层中的铁杂质浓度小于10 16cm -3，优选基本上为0，从而有助于提升缓冲层22的晶体质量，同时，也有助于改善器件的漏感应势垒降低(DIBL)效应和铁杂质的拖尾效应，进而可以提升器件的亚阈值特性，保证器件的可靠性。以图1所示的外延结构为例，第一缓冲层221中几乎没有铁杂质，从而可在提升缓冲层22长晶质量的同时有效改善器件的漏感应势垒降低效应；而第二缓冲层222和第二半导体层30之间还隔着一层第三缓冲层223，第三缓冲层223中的铁杂质浓度也极少，从而有助于减少衰减至沟道中的铁含量，避免铁杂质进入沟道引起杂质散射而降低二维电子气浓度和电子迁移率，影响器件的饱和电流和输出功率。
在示例性实施方式中，第二缓冲层222中还掺杂有碳杂质，第二缓冲层222的碳杂质浓度满足第二预设范围，且第二缓冲层222的碳杂质浓度小于第二缓冲层222的铁杂质浓度。
具体的，为获得较好的晶体质量，可采用高温高压的外延生长工艺进行长晶，在该生长条件下，第二缓冲层222中的碳杂质的浓度不会很高，而铁杂质由于是通过流量控制进行掺杂，其浓度受温度压力的影响较小，从而可作为实现缓冲层22高阻的主要受主杂质。另一方面，考虑到碳杂质的浓度容易受温度压力的影响，从而可在第二缓冲层222中继续掺入合适浓度的碳杂质，以对铁杂质的高阻实现效果进行补偿，进而获得所需的缓冲层高阻。
进一步的，第二缓冲层222中铁杂质浓度的第一预设范围包括10 16cm -3～5×10 18cm -3，第二缓冲层222中碳杂质浓度的第二预设范围包括10 16cm -3～10 17cm -3。铁杂质和碳杂质作为深能级受主，二者以合适的浓度共同掺入第二缓冲层222中，可起到高阻和减少整个缓冲层22漏电的作用。如果铁杂质浓度过低，则无法实现所需的缓冲层高阻；如果铁杂质浓度过高、碳杂质浓度过低，则会影响缓冲层 22的晶体质量和表面形貌；如果碳杂质浓度过高，则会使缓冲层长晶的质量恶化。
在示例性实施方式中，如图1所示，第一缓冲层221位于第二缓冲层222靠近衬底10一侧，第三缓冲层223位于第二缓冲层222靠近第二半导体层30一侧；进一步的，如图2所示，第一缓冲层221具有碳杂质，第一缓冲层221的碳杂质浓度小于或等于第二缓冲层222的碳杂质浓度；且，第三缓冲层223具有碳杂质，第三缓冲层223的碳杂质浓度小于第二缓冲层222的碳杂质浓度。通过控制第一缓冲层221和第三缓冲层223的碳杂质浓度均小于第二缓冲层222的碳杂质浓度，可在实现高阻的同时有效提高缓冲层22的晶体质量；另一方面，由于第三缓冲层223的碳杂质浓度更易于调整，从而可通过控制第三缓冲层223的碳杂质浓度小于第二缓冲层222的碳杂质浓度，以进一步提升缓冲层22的晶体质量。
进一步的，第一缓冲层221的碳杂质浓度小于或等于10 17cm -3，第二缓冲层222的碳杂质浓度大于或等于10 16cm -3且小于或等于10 17cm -3，第三缓冲层223的碳杂质浓度小于或等于5×10 16cm -3。通过控制第一缓冲层221、第二缓冲层222和第三缓冲层223的碳杂质浓度分别满足上述范围，有利于实现缓冲层22的高阻，并提升缓冲层22的晶体质量。而当各缓冲层的碳杂质浓度过高时，则会明显降低缓冲层22的晶体质量，而当第二缓冲层222的碳杂质浓度过低时，则无法较好的补偿铁杂质的高阻实现效果。
在示例性实施方式中，请继续参考图1，第三缓冲层223的厚度为d 3，其中，200nm≤d 3≤500nm。通过控制第三缓冲层223的厚度满足上述关系，可使第二缓冲层222中的铁杂质距导电沟道有一适当的距离，从而可降低掺杂的铁杂质对导电沟道内二维电子气的影响。而当第三缓冲层223过薄时，第二缓冲层222中的铁杂质距导电沟道的距离过小，容易导致衰减至导电沟道的铁杂质过量，进而影响器件的饱和电流和输出功率，器件的可靠性较难保证；而当第三缓冲层223的厚度过厚时，则会影响缓冲层22的生长效率。
在示例性实施方式中，第二缓冲层222的厚度为d 2，其中，200nm≤d 2≤800nm。通过控制第二缓冲层222的厚度满足上述关系，可以较好地实现缓冲层22的高阻，并提升缓冲层22的晶体质量。而当第二缓冲层222过薄时，会影响整个缓冲层22的高阻实现；而当第二缓冲层222的厚度过厚时，会影响缓冲层22的生长效率；并且，第二缓冲层222中还掺杂有较高浓度的铁杂质，若第二缓冲 层222的厚度过厚，也会影响第二缓冲层22的晶体质量和表面形貌。
在示例性实施方式中，第一缓冲层的厚度为d 1，其中，200nm≤d 1≤800nm。通过控制第一缓冲层221的厚度满足上述关系，有利于使第一缓冲层221的晶体及时地从三维生长转换为二维生长，以保证后续缓冲层的晶体生长质量，并且不会影响缓冲层22的生长效率。而当第一缓冲层221过薄时，极有可能导致第一缓冲层221的三维生长未来得及转换为二维生长，从而导致后续的缓冲层生长质量变差；而当第一缓冲层221的厚度过厚时，会影响缓冲层22的生长效率。
在示例性实施方式中，请参考图3，缓冲层22还可包括第四缓冲层224和第五缓冲层225。具体的，第四缓冲层224位于第一缓冲层221和第二缓冲层222之间，第五缓冲层225位于第二缓冲层222和第三缓冲层223之间。当第一缓冲层221过薄时，第四缓冲层224可用于补偿第一缓冲层221的厚度；当第三缓冲层221过薄时，第五缓冲层225可用于补偿第三缓冲层223的厚度；当第二缓冲层222过薄时，第四缓冲层224和/或第五缓冲层225可用于补偿第二缓冲层222的厚度。由于缓冲层22内的层数越多，也越容易影响缓冲层22的生长效率，因此缓冲层22的层数优选为3层、4层或5层。
在示例性实施方式中，请继续参考图1，第一半导体层20还可以包括成核层21，成核层21位于衬底10上，缓冲层22位于成核层21远离衬底10的一侧。成核层21可以影响其上方异质结材料的晶体质量、表面形貌以及电学性质等参数。成核层21随着不同的衬底10的材料而变化，主要起到匹配衬底10和异质结结构中的半导体材料层的作用。本申请中，成核层21可由高温AlN形成或者低温GaN形成，主要用于使缓冲层22初期的三维生长模式转换为二维生长模式。
本申请还提供一种半导体器件，包括如前文所述的外延结构100。上述半导体器件，可通过前文所述的外延结构100制备，从而有助于获得更好的器件漏电及夹断特性，并提升器件的亚阈值特性，保证器件的可靠性。例如，可在上述外延结构100上继续制备源极、栅极和漏极，从而得到性能较佳的场效应晶体管。
本申请还提供一种半导体器件的外延结构100的制备方法，其中外延结构100的结构由图1示出。该制备方法包括以下步骤：
S1、提供衬底10。
S2、在衬底10上制备第一半导体层20；第一半导体层20包括缓冲层22，缓冲层22至少包括层叠设置的第一缓冲层221、第二缓冲层222和第三缓冲层223，第二缓冲层222位于第一缓冲层221和第三缓冲层223之间，缓冲层22掺杂有铁杂质，且所述铁杂质掺入在第二缓冲层222中。
上述制备方法，在制备缓冲层22时，可通过三个阶段来分别形成第一缓冲层221、第二缓冲层222和第三缓冲层224，并在第二缓冲层222中掺入铁杂质，且使第二缓冲层222的铁杂质浓度满足第一预设范围，一方面有助于实现缓冲层22的高阻，使器件获得较好的漏电及夹断特性；另一方面，使铁杂质以合适的浓度范围分布在中部的缓冲层，而使靠近衬底10和第二半导体层30的缓冲层几乎没有或仅具有极少的铁杂质，有助于提升缓冲层22的晶体质量，同时，也有助于改善器件的漏感应势垒降低(DIBL)效应和铁杂质的拖尾效应，进而可以提升器件的亚阈值特性，保证器件的可靠性。
在示例性实施方式中，步骤S2具体包括：
S210、在衬底10上外延生长成核层21；
成核层21可由高温AlN形成或者低温GaN形成，主要用于使缓冲层22初期的三维生长模式转换为二维生长模式。
S220、在成核层21远离衬底10的一侧外延生长第一缓冲层221；
具体的，可通过外延生长工艺使第一缓冲层221中的碳杂质浓度处于较低范围内，从而有助于提升缓冲层后续晶体的生长质量。
S230、在第一缓冲层221远离成核层21的一侧外延生长第二缓冲层222，同时将铁杂质和碳杂质共同掺入第二缓冲层222；第二缓冲层222的碳杂质浓度满足第二预设范围，且第二缓冲层222的碳杂质浓度小于第二缓冲层222的铁杂质浓度；
具体的，通过铁杂质和碳杂质的组合使用，更有助于实现缓冲层22所需的高阻。
S240、在第二缓冲层222远离第一缓冲层221的一侧外延生长第三缓冲层223。
具体的，可通过外延生长工艺使第三缓冲层223中的碳杂质浓度处于较低范围内，从而有助于提升缓冲层22的晶体质量。
进一步的，步骤S230进一步包括：采用外延工艺形成第二缓 冲层222的同时，控制第二缓冲层222的碳杂质浓度大于或等于第一缓冲层221的碳杂质浓度。步骤S240进一步包括：采用外延工艺形成第三缓冲层223的同时，控制第三缓冲层223的碳杂质浓度小于第二缓冲层222的碳杂质浓度。通过使第一缓冲层221、第二缓冲层222和第三缓冲层223的碳杂质浓度满足上述关系，有助于在实现缓冲层22高阻的同时，有效提高缓冲层22的晶体质量，从而保证器件的性能可靠性。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (14)

  1. 一种半导体器件的外延结构，其特征在于，包括：
    衬底；
    第一半导体层，位于所述衬底上，所述第一半导体层包括缓冲层，所述缓冲层至少包括层叠设置的第一缓冲层、第二缓冲层和第三缓冲层，所述第二缓冲层位于所述第一缓冲层和所述第三缓冲层之间；
    其中，所述第二缓冲层中掺杂有铁杂质，且所述第一缓冲层和所述第三缓冲层中不主动地掺杂铁杂质。
  2. 根据权利要求1所述的外延结构，其特征在于，所述第二缓冲层中还掺杂有碳杂质，且所述第二缓冲层的碳杂质浓度小于所述第二缓冲层的铁杂质浓度。
  3. 根据权利要求2所述的外延结构，其特征在于，所述第二缓冲层的铁杂质浓度满足第一预设范围，所述第一预设范围包括10 16cm -3～5×10 18cm -3；所述第二缓冲层的碳杂质浓度满足第二预设范围，所述第二预设范围包括10 16cm -3～10 17cm -3。
  4. 根据权利要求1所述的外延结构，其特征在于，所述第二缓冲层的厚度为d 2，其中，200nm≤d 2≤800nm。
  5. 根据权利要求2所述的外延结构，其特征在于，
    所述第一缓冲层位于所述第二缓冲层靠近所述衬底一侧，所述第三缓冲层位于所述第二缓冲层靠近所述第二半导体层一侧；
    其中，
    所述第一缓冲层具有碳杂质，所述第一缓冲层的碳杂质浓度小于或等于所述第二缓冲层的碳杂质浓度；且，
    所述第三缓冲层具有碳杂质，所述第三缓冲层的碳杂质浓度小于所述第二缓冲层的碳杂质浓度。
  6. 根据权利要求5所述的外延结构，其特征在于，所述第一缓冲层的碳杂质浓度小于或等于10 17cm -3，所述第二缓冲层的碳杂质浓度大于或等于10 16cm -3且小于或等于10 17cm -3，所述第三缓冲层的碳杂质浓度小于或等于5×10 16cm -3。
  7. 根据权利要求5所述的外延结构，其特征在于，所述第三缓冲层的厚度为d 3，其中，200nm≤d 3≤500nm；所述第一缓冲层的厚度为d 1，其中，200nm≤d 1≤800nm。
  8. 根据权利要求1所述的外延结构，其特征在于，所述第一 缓冲层中的铁杂质浓度基本上为0，且所述第三缓冲层中的铁杂质浓度小于10 16cm -3。
  9. 根据权利要求8所述的外延结构，其特征在于，所述第三缓冲层中的铁杂质浓度基本上为0。
  10. 一种半导体器件，其特征在于，包括如权利要求1-9任一项所述的外延结构。
  11. 一种半导体器件的外延结构的制备方法，其特征在于，包括：
    提供衬底；
    在所述衬底上制备第一半导体层；所述第一半导体层包括缓冲层，所述缓冲层至少包括层叠设置的第一缓冲层、第二缓冲层和第三缓冲层，所述第二缓冲层位于所述第一缓冲层和所述第三缓冲层之间，所述第二缓冲层掺杂有铁杂质，且所述第一缓冲层和所述第三缓冲层中不主动地掺杂铁杂质，所述第二缓冲层的铁杂质浓度满足第一预设范围；以及，
    在所述第一半导体层远离所述衬底的一侧制备第二半导体层，所述第二半导体层中形成有导电沟道。
  12. 根据权利要求11所述的制备方法，其特征在于，所述在所述衬底上制备第一半导体层包括：
    在所述衬底上外延生长成核层；
    在所述成核层远离所述衬底的一侧外延生长所述第一缓冲层；
    在所述第一缓冲层远离所述成核层的一侧外延生长所述第二缓冲层，同时将铁杂质和碳杂质共同掺入所述第二缓冲层；且所述第二缓冲层的碳杂质浓度小于所述第二缓冲层的铁杂质浓度；以及，
    在所述第二缓冲层远离所述第一缓冲层的一侧外延生长所述第三缓冲层。
  13. 根据权利要求11所述的制备方法，其特征在于，制备所述缓冲层的步骤包括：
    在形成所述第一缓冲层时，关闭铁源，以使所述第一缓冲层中的铁杂质浓度基本上为0；
    在形成所述第二缓冲层时，打开所述铁源并控制流量，以使所述第二缓冲层中的铁杂质浓度为10 16cm -3～5×10 18cm -3；以及
    在形成所述第三缓冲层时，关闭所述铁源，以使所述第三缓冲层中的铁杂质浓度小于10 16cm -3。
  14. 根据权利要求13所述的制备方法，其特征在于，所述第三缓冲层中的铁杂质浓度基本上为0。
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