CN107464841A - 具有掺杂的外延结构的iii族氮化物半导体器件 - Google Patents

具有掺杂的外延结构的iii族氮化物半导体器件 Download PDF

Info

Publication number
CN107464841A
CN107464841A CN201710408363.2A CN201710408363A CN107464841A CN 107464841 A CN107464841 A CN 107464841A CN 201710408363 A CN201710408363 A CN 201710408363A CN 107464841 A CN107464841 A CN 107464841A
Authority
CN
China
Prior art keywords
nitride
group iii
carbon
cushion
iii
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710408363.2A
Other languages
English (en)
Inventor
万建伟
S·坎南
P·基姆
S·尼尔森
朴成恩
M·通加雷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies North America Corp
Original Assignee
Infineon Technologies North America Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies North America Corp filed Critical Infineon Technologies North America Corp
Publication of CN107464841A publication Critical patent/CN107464841A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02581—Transition metal or rare earth elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/207—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

公开了具有掺杂的外延结构的III族氮化物半导体器件。一种化合物半导体器件包括掺杂有碳和/或铁的第一III族氮化物缓冲层、在第一III族氮化物缓冲层上方并且掺杂有碳和/或铁的第二III族氮化物缓冲层、在第二III族氮化物缓冲层上方的第一III族氮化物器件层、以及在第一III族氮化物器件层上方并且具有不同于第一III族氮化物器件层的带隙的第二III族氮化物器件层。二维电荷载气沿着第一和第二III族氮化物器件层之间的界面产生。第一III族氮化物缓冲层具有大于第二III族氮化物缓冲层的碳和/或铁的平均掺杂浓度。第二III族氮化物缓冲层具有相当于或大于第一III族氮化物器件层的碳和/或铁的平均掺杂浓度。描述了一种制造化合物半导体器件的方法。

Description

具有掺杂的外延结构的III族氮化物半导体器件
技术领域
本申请涉及III族氮化物半导体，特别地涉及具有快速动态开关特性和高击穿电压特性的III族氮化物半导体器件。
背景技术
基于GaN的HEMT(高电子迁移率晶体管)器件非常适合作为功率开关器件。GaNHEMT功率器件的核心是AlGaN/GaN异质结(也称为势垒/沟道)，其沿着其界面界定高迁移率2DEG(二维电子气)。HEMT器件通过源极和漏极接触件形成，并且电流通过栅极电压来被调节。为了满足GaN HEMT功率器件的高击穿电压和低导通损耗要求，GaN外延结构必须仔细设计，以提供足够的竖直电压闭锁能力和高的横向电子迁移率。
为了实现对其Si器件对应物具有成本竞争力的GaN功率器件，通常使用MOCVD(金属有机化学气相沉积)反应器将GaN生长在150mm或200mm直径的Si衬底上(Si上GaN)。由于Si和GaN之间的晶格常数和热膨胀系数的差异很大，基于SiN和AlN的成核层通常生长在硅衬底上，随后是具有不同的Al组分的多个AlGaN过渡层，以减轻晶格失配和热失配。掺杂有铁或碳的单个GaN或AlGaN缓冲层沉积在AlGaN过渡层上以用于电压闭锁。然后GaN沟道层和AlGaN势垒层生长在掺杂有铁或碳的单个缓冲层上，以形成有源HEMT器件区域，其中高迁移率(>1500cm2/V·s)2DEG可以沿着AlGaN/GaN异质结界面横向地流动。
GaN和AlGaN缓冲层在被重掺杂有铁或碳杂质时变得高度电阻性，使得根据掺杂水平和缓冲层厚度，能够实现高达1200V或甚至更高的高电压闭锁能力。然而，在外延生长过程期间被有意地包含到缓冲层中以实现高电阻率的掺杂剂用作针对来自2DEG的自由载流子的陷阱，并且由于它们的深层受主特性而导致功率开关器件中的动态开关问题。例如，GaN外延层中的过高的高碳浓度导致被称为电流崩溃或Rdson偏移的动态开关问题。碳杂质用作深层陷阱，其在高电压应力(截止状态)下捕获自由载流子并在导通状态之后导致降低的电流或更高的Rdson(导通状态电阻)。这个问题导致了基于GaN HEMT的功率器件的很多可靠性问题，并且限制了基于GaN的功率器件开关技术的商业化。
因此，需要具有快速动态开关特性和高击穿电压特性的III族氮化物半导体器件。
发明内容
根据化合物半导体器件的实施例，化合物半导体器件包括掺杂有碳和/或铁的第一III族氮化物缓冲层、在第一III族氮化物缓冲层上方并且掺杂有碳和/或铁的第二III族氮化物缓冲层、在第二III族氮化物缓冲层上方的第一III族氮化物器件层、以及在第一III族氮化物器件层上方并且具有不同于第一III族氮化物器件层的带隙的第二III族氮化物器件层。二维电荷载气沿着第一和第二III族氮化物器件层之间的界面产生。第一III族氮化物缓冲层具有大于第二III族氮化物缓冲层的碳和/或铁的平均掺杂浓度。第二III族氮化物缓冲层具有相当于或大于第一III族氮化物器件层的碳和/或铁的平均掺杂浓度。
根据制造化合物半导体器件的方法的实施例，该方法包括：形成具有碳和/或铁的第一平均掺杂浓度的第一III族氮化物缓冲层；在第一III族氮化物缓冲层上方形成第二III族氮化物缓冲层，第二III族氮化物缓冲层具有小于第一平均掺杂浓度的碳和/或铁的第二平均掺杂浓度；在第二III族氮化物缓冲层上方形成第一III族氮化物器件层，第一III族氮化物器件层具有相当于或小于第二平均掺杂浓度的碳和/或铁的第三平均掺杂浓度；以及在第一III族氮化物器件层上方形成第二III族氮化物器件层，第二III族氮化物器件层具有不同于第一III族氮化物器件层的带隙，其中二维电荷载气沿着第一和第二III族氮化物器件层之间的界面产生。
在阅读以下详细描述以及查看附图时，本领域技术人员将认识到附加的特征和优点。
附图说明
附图的元件不一定相对于彼此成比例。相同的附图标记表示相应的相似部件。可以组合各种所示实施例的特征，除非它们彼此排斥。实施例在附图中示出，并且在下面的说明中详细描述。
图1示出了具有掺杂的外延结构的化合物半导体器件的实施例的截面图。
图2示出了用于制造图1所示的化合物半导体器件的MOCVD工艺的实施例的透视图。
图3示出了具有掺杂的外延结构的化合物半导体器件的另一实施例的截面图。
图4示出了图3所示的化合物半导体器件的不同的外延层的碳掺杂浓度水平的实施例的曲线图。
具体实施方式
本文中描述的实施例提供具有快速动态开关特性和高击穿电压特性的化合物半导体器件。化合物半导体器件包括具有不同带隙的相邻的III族氮化物器件层，并且沿着III族氮化物器件层之间的界面产生二维电荷载气。设置在器件层下方的两个或更多个III族氮化物缓冲层掺杂有碳和/或铁。III族氮化物缓冲层中的下部层具有大于在其上方的层的碳和/或铁的平均掺杂浓度。III族氮化物缓冲层中的上部层也掺杂有碳和/或铁，并且具有相当于或大于在其上方的III族氮化物器件层的碳和/或铁的平均掺杂浓度。
具有较高的碳和/或铁的平均掺杂浓度的(下部)III族氮化物缓冲层产生高的击穿电压。具有较低的碳和/或铁的平均掺杂浓度的(上部)III族氮化物缓冲层产生快速的动态开关，因为该层介于器件层与具有较高的碳和/或铁的平均掺杂浓度的下部III族氮化物缓冲层之间。一个或多个附加III族氮化物缓冲层可以***在下部和上部III族氮化物缓冲层之间。每个附加III族氮化物缓冲层具有在下部和上部III族氮化物缓冲层之间的碳和/或铁的平均掺杂浓度。
图1示出了化合物半导体器件100的实施例。化合物半导体器件100包括第一(下部)III族氮化物缓冲层102、在下部III族氮化物缓冲层102上方的第二(上部)III族氮化物缓冲层104、在上部III族氮化物缓冲层104上方的第一(沟道)III族氮化物器件层106、以及在沟道层106上方的第二(势垒)III族氮化物器件层108。上部和下部III族氮化物缓冲层102、104介于生长衬底110与III族氮化物器件层106、108之间。器件势垒层108具有不同于器件沟道层106的带隙，并且沿着器件沟道层106与器件势垒层108之间的界面产生二维电荷载气112。根据化合物半导体器件的类型，二维电荷载气112可以是2DEG(二维电子气)或2DHG(二维空穴气)，并且形成器件100的沟道区。在HEMT器件的情况下，源极和漏极接触件之间的二维电荷载气112中的沟道电流通过栅极电压来被调节。源极和漏极接触件可以形成在异质结构堆叠114的相同或相对侧，并且为了便于说明而在图1中未被示出。
下部和上部III族氮化物缓冲层102、104掺杂有碳和/或铁。下部III族氮化物缓冲层102的碳和/或铁的平均掺杂浓度大于上部III族氮化物缓冲层104的碳和/或铁的平均掺杂浓度。上部III族氮化物缓冲层104的碳和/或铁的平均掺杂浓度相当于或大于III族氮化物器件沟道层106的碳和/或铁的平均掺杂浓度。因此，下部III族氮化物缓冲层102产生高击穿电压，并且上部III族氮化物缓冲层104产生快速动态开关，因为低掺杂缓冲层104介于高掺杂缓冲层102与上覆盖的III族氮化物器件层106、108之间。在一个实施例中，下部III族氮化物缓冲层102中的碳和/或铁的浓度产生高于700V的击穿电压，并且上部III族氮化物缓冲层104中的碳和/或铁的浓度产生从断开状态到导通状态的Rdson的不到20％的偏移。下部和上部III族氮化物缓冲层102、104中的构成掺杂元素可以仅为碳，仅为铁，或者碳和铁的组合。
如图1所示，一个或多个附加III族氮化物缓冲层116可以介于下部III族氮化物缓冲层102与上部III族氮化物缓冲层104之间。每个附加III族氮化物缓冲层116的碳和/或铁的平均掺杂浓度在下部III族氮化物缓冲层102与上部III族氮化物缓冲层104的碳和/或铁的平均掺杂浓度之间。
通过在生长衬底110与III族氮化物器件层106、108之间提供具有不同的碳和/或铁的平均掺杂浓度的至少两个III族缓冲层102、104，针对HEMT功率器件提供高电压闭锁和快速动态开关。
图2示出了用于形成图1所示的化合物半导体器件100的不同的III族氮化物层的MOCVD(金属-有机化学气相沉积)外延工艺的实施例。MOCVD是用于在半导体晶片上沉积薄的原子层的技术。晶体的生长是通过化学反应而不是物理沉积，并且每层的厚度可以如构成掺杂浓度那样精确地被控制。在MOCVD中，气体被注入到反应器中并且被精细地计量以将非常薄的原子层沉积到半导体晶片200上。注入的气流在图2中被标记为“气流”202。有机化合物或金属有机物与包含有所需的化学元素的氢化物的表面反应产生用于晶体生长的条件，即，材料和化合物半导体204的外延，包括III族氮化物元素。副产品气体从MOCVD反应器中排出。排出的副产品在图2中被标记为“副产品排气”206。
注入到MOCVD反应器中的气体202包含所需的构成元素，例如，用于掺杂III族氮化物缓冲层102、104、116的碳、铁或者碳和铁两者。在表面处反应的有机化合物或金属有机物已经含有用于标准GaN外延生长的碳，标准GaN外延生长通常采用氨气作为气体源202的一部分。为了在III族氮化物缓冲层102、104、116中的一个或多个中实现铁掺杂，可以向MOCVD反应器中加入含Fe的气体。通常，通过MOCVD的III族氮化物元素的结晶生长，所有III族氮化物外延层具有碳的背景掺杂浓度。III族氮化物沟道层106和III族氮化物势垒层108中的低碳水平有利地导致Rdson(导通状态电阻)的最小偏移。可以控制MOCVD工艺以确保III族氮化物沟道层106和III族氮化物势垒层108中可接受的低碳水平，例如，对于GaN沟道层和AlGaN势垒层为在5e15/cm3与5e16/cm3之间。在一个实施例中，对于GaN沟道层和AlGaN势垒层，III族氮化物沟道层106和III族氮化物势垒层108中的碳水平为<＝2e16/cm3。
掺杂有碳和/或铁的上部III族氮化物缓冲层104的碳和/或铁的平均掺杂浓度相当于或大于III族氮化物器件沟道层106的碳和/或铁的平均掺杂浓度。掺杂有碳和/或铁的下部III族氮化物缓冲层102的碳和/或铁的平均掺杂浓度大于上部III族氮化物缓冲层104的碳和/或铁的平均掺杂浓度。掺杂有碳和/或铁的任何中间III族氮化物缓冲层116的平均掺杂浓度在下部和上部掺杂的缓冲层102、104的平均掺杂浓度之间。掺杂浓度可以通过在III族氮化物缓冲层102、104、116的外延生长期间修改MOCVD工艺来改变。
例如，在碳作为III族氮化物缓冲层102、104、116的唯一构成掺杂元素的情况下，生长衬底110的温度可以降低，这导致在产生的外延层中的更高的碳掺杂浓度。在另一实施例中，可以修改氨气流速以改变正在生长的外延层的晶体组成，其进而调节该层中的碳。在另一实施例中，外部掺杂剂源可以被引入到MOCVD反应器中以增加外延层中的构成元素掺杂浓度。例如，可以将丙烷作为附加碳源引入MOCVD反应器中，以增加正在生长的外延层中的平均碳浓度。
在碳和铁或仅铁作为III族氮化物缓冲层102、104、116的构成掺杂元素的情况下，可以将外部含Fe的掺杂源引入到MOCVD反应器中作为进入的气流202的一部分。可以调节含Fe源的流速以获得期望的铁掺杂浓度，并且可以调节固有地被提供为MOCVD工艺的一部分的金属有机物，以获得超过背景碳掺杂浓度的期望的碳掺杂浓度。
可以单独地或以任何组合方式进行上述MOCVD工艺变型以调节III族氮化物缓冲层102、104、116中的碳和/或铁的浓度。
在一个实施例中，上部III族氮化物缓冲层104具有分级的碳和/或铁浓度。分级浓度在上部III族氮化物缓冲层104的面向下部III族氮化物缓冲层102的一侧具有最大值，并且在上部III族氮化物缓冲层104的面向III族氮化物器件沟道层106的一侧具有最小值。根据该实施例，构成元素的掺杂浓度从下部III族氮化物缓冲层102附近的最高水平逐渐降低到III族氮化物器件层106、108附近的最低水平。这样的掺杂浓度配置在较高掺杂的下部III族氮化物缓冲层102与较轻掺杂的III族氮化物器件层106、108之间提供构成元素浓度的逐渐转变，并且可以通过逐渐调节一个或更多上述MOCVD工艺参数来实现。例如，可以在外延生长过程期间逐渐调节生长衬底温度、氨气流速、外部掺杂剂源流速等。
在另一实施例中，上部III族氮化物缓冲层104中的碳和/或铁的浓度具有阶梯形分布，使得碳和/或铁的浓度在从下部III族氮化物缓冲层102朝向III族氮化物器件层106、108的方向上具有至少一个阶梯式减小。根据本实施例，构成元素的掺杂浓度从下部III族氮化物缓冲层102附近的最高级别阶梯式降低到III族氮化物器件层106、108附近的最低级别。这样的掺杂浓度配置在更高掺杂的下部III族氮化物缓冲层102与较轻掺杂的III族氮化物器件层106、108之间提供构成元素的浓度的一个或多个突然转变，并且可以通过改变MOCVD外延工艺条件来实现。例如，当MOCVD外延工艺被有效地停止或中止时，生长衬底温度可以从一个值变为另一值，然后一旦生长衬底200达到新的温度，则可以重新启动MOCVD工艺。这同样适用于氨气流速、外部掺杂剂源流速等。这样的MOCVD外延工艺导致包括两个或更多个子层的上部III族氮化物缓冲层104，每个子层具有不同的平均构成元素浓度，各子层之间的掺杂浓度阶梯式转变。
图3示出了具有快速动态开关特性和高击穿电压特性的化合物半导体器件300的另一实施例。根据本实施例，下部III族氮化物缓冲层302包括Al含量为1到20％并且掺杂有碳而没有铁的GaN或AlGaN。上部III族氮化物缓冲层304类似地包含Al含量为1到20％并且掺杂有碳而没有铁的GaN或AlGaN。
下部GaN/AlGaN缓冲层302的厚度直接确定外延堆叠314的竖直击穿电压。在一个实施例中，下部GaN/AlGaN缓冲层302的厚度在0.5微米至3微米之间的范围内，例如在1.5和2微米之间。上部GaN/AlGaN缓冲层304可以类似地具有在0.5微米至3微米之间的范围内的厚度，例如在1和2微米之间。如果一个或多个附加III族氮化物缓冲层316介于上部和下部GaN/AlGaN缓冲层302、304之间，则这些附加缓冲层316中的每一个同样包含掺杂有碳而没有铁的GaN或AlGaN，并且可以具有与下部和上部GaN/AlGaN缓冲层302、304相同的或类似的厚度。每个中间GaN/AlGaN缓冲层316的平均碳浓度在下部和上部GaN/AlGaN缓冲层302、304的平均碳浓度之间。每个GaN/AlGaN缓冲层302、304、316可以具有分级Al浓度，以用于在外延生长和冷却工艺期间管理膜应力，从而防止GaN外延膜开裂。
根据该实施例，III族氮化物器件沟道层306包括GaN，并且III族氮化物势垒层308包括AlGaN。AlGaN势垒层308的厚度和Al含量使得沿着GaN沟道层306与AlGaN势垒层308之间的界面产生二维电荷载气312。
具体地，关于GaN技术，由于自发和压电极化而导致的在GaN基异质结构体314中存在极化电荷和应变效应，这产生异质结构体314中的二维电荷载体312，其特征在于非常高的载流子密度和载流子迁移率。诸如2DEG(二维电子气)或2DHG(二维空穴气)的二维电荷载气312在III族氮化物势垒层308(例如GaN合金势垒，诸如AlGaN、InAlGaN、InAlN等)和III族氮化物沟道层306(例如GaN沟道层)之间的界面附近形成该器件的导电沟道。可以在GaN沟道层306和GaN合金势垒层308之间设置薄的(例如1到2nm)的AlN层(未示出)，以最小化合金散射并且增强2DEG迁移率。
在广义上，本文中描述的化合物半导体器件可以由任何二元、三元或四元III族氮化物化合物半导体材料形成，其中压电效应或异质结负责器件构思。可以在诸如Si、SiC的半导体衬底110/310或蓝宝石衬底上制造III族氮化物半导体本体114/314。在如图3所示的Si生长衬底310的情况下，可以形成诸如SiN或AlN的成核(晶种)层318(例如，在Si生长衬底的情况下)，以用于为III氮化物半导体本体314提供热和晶格匹配。III族氮化物半导体本体314还可以包括AlGaN/AlInN/AlN/GaN过渡/势垒/间隔/缓冲结构，其包括一个或多个过渡层320，诸如介于最下部的GaN/AlGaN缓冲层302与成核层318和生长衬底310之间的一个或多个AlGaN外延层。如果生长衬底110/310不是Si衬底，而是SiC或蓝宝石衬底，则在最下部的III族氮化物缓冲层102/302与成核层318或生长衬底310之间可能不需要这样的过渡层，如图1中的虚线所示。无论如何，至少一个III族氮化物过渡层320仍可以存在于最下部的III族氮化物缓冲层102/302下方，如图3所示。在这种情况下，最下部的III族氮化物缓冲层102/302具有比在其下面的每个III族氮化物过渡层320更高的碳和/或铁的平均浓度。
回到图3所示的示例性实施例，下部GaN/AlGaN缓冲层302仅掺杂有碳而没有铁，并且具有大于上部GaN/AlGaN缓冲层304的平均碳掺杂浓度。上部GaN/AlGaN缓冲层304也仅掺杂碳而没有铁，并且具有相当于或大于GaN沟道层306的平均碳掺杂浓度。
图4是示出图3所示的化合物半导体器件300的不同的III族氮化物层的Al、Ga和C掺杂浓度(以原子/cm3为单位)和离子强度(以计数/秒为单位)的实施例的曲线图。化合物半导体器件100的上表面附近的碳浓度的尖峰表示用于收集图4中绘制的数据的SIMS(二次离子质谱)测量技术中的异常，并且理想地不应超过1e16/cm3以便最小化Rdson偏移。根据图4所示的实施例，下部GaN/AlGaN缓冲层302的平均碳掺杂浓度在5e18/cm3和9e19/cm3之间的范围内，以便产生高的击穿电压。上部GaN/AlGaN缓冲层304的平均碳掺杂浓度在5e15/cm3和3e17/cm3之间的范围内，以便产生快速的动态开关。GaN沟道层306和AlGaN势垒层308的平均碳掺杂浓度在5e15/cm3和5e16/cm3之间的范围内，以便使Rdson偏移最小化。
图4示出了具有阶梯形分布的上部GaN/AlGaN缓冲层304(在图4中标记为“低碳缓冲层”)中的碳浓度，使得碳浓度在从下部GaN/AlGaN缓冲层302(在图4中标记为“高碳缓冲层”)朝向GaN沟道层306和AlGaN势垒层308(在图4中标记为“器件层”)的方向上具有至少一个阶梯式减小。阶梯分布可以如前所述实现。在一个实施例中，在从下部GaN/AlGaN缓冲层302朝向GaN沟道层306的方向上，上部GaN/AlGaN缓冲层304中的碳浓度在第一台阶400处从约3e17/cm3开始，在第二台阶402处下降至约1e17/cm3，然后在第三台阶404处进一步降低至约2e16/cm3。这种阶梯式碳浓度分布实现了GaN HEMT器件操作中的高击穿电压和低Rdson偏移。
可替代地，上部GaN/AlGaN缓冲层304可以具有分级的碳浓度，其中最大碳浓度在上部GaN/AlGaN缓冲层304面向下部GaN/AlGaN缓冲层302的一侧，并且最小碳浓度在上部GaN/AlGaN缓冲层304面向GaN沟道层306和AlGaN势垒器件层308的一侧，也如前所述。在上部GaN/AlGaN缓冲层304中的分级碳浓度的情况下，在一个实施例中，上部GaN/AlGaN缓冲层304中的最大碳浓度不超过3e17/cm3，并且上部GaN/AlGaN缓冲层304中的最小碳浓度不低于5e15/cm3。在上部GaN/AlGaN缓冲层304中没有碳浓度分级的情况下，在一个实施例中，GaN沟道层306和AlGaN势垒层308中的平均碳浓度为<＝2e16/cm3。GaN沟道层306和AlGaN势垒器件层308中的低碳浓度确保了良好的器件性能，如前所述。
使用诸如“下方”、“下面”、“下部”、“上方”、“上部”等空间相对术语用于说明一个元件相对于第二元件的定位。这些术语旨在包括除了图中所示的不同方向之外的装置的不同取向。此外，诸如“第一”、“第二”等术语也用于描述各种元件、区域、部分等，并且也不旨在限制。在整个说明中，相同的术语指代相同的要素。
如本文中使用的，术语“具有”、“含有”、“包括”、“包含”等是表示所述要素或特征的存在的开放术语，但不排除附加元件或特征。冠词“一个”、“一”和“该”旨在包括复数和单数，除非上下文另有明确指出。
考虑到上述范围的变化和应用，应当理解，本发明不受前述说明的限制，也不受附图的限制。相反，本发明仅由所附权利要求及其合法等同物限制。

Claims (20)

1.一种化合物半导体器件，包括：
第一III族氮化物缓冲层，其掺杂有碳和/或铁；
第二III族氮化物缓冲层，其在所述第一III族氮化物缓冲层上方并且掺杂有碳和/或铁；
第一III族氮化物器件层，其在所述第二III族氮化物缓冲层上方；以及
第二III族氮化物器件层，其在所述第一III族氮化物器件层上方并且具有不同于所述第一III族氮化物器件层的带隙，
其中二维电荷载气沿着所述第一III族氮化物器件层与所述第二III族氮化物器件层之间的界面产生，
其中所述第一III族氮化物缓冲层的碳和/或铁的平均掺杂浓度大于所述第二III族氮化物缓冲层的碳和/或铁的平均掺杂浓度，
其中所述第二III族氮化物缓冲层的碳和/或铁的平均掺杂浓度相当于或大于所述第一III族氮化物器件层的碳和/或铁的平均掺杂浓度。
2.根据权利要求1所述的化合物半导体器件，其中：
所述第一III族氮化物缓冲层掺杂有碳而没有铁；
所述第二III族氮化物缓冲层掺杂有碳而没有铁；
所述第一III族氮化物缓冲层的平均碳掺杂浓度大于所述第二III族氮化物缓冲层的平均碳掺杂浓度；以及
所述第二III族氮化物缓冲层的平均碳掺杂浓度相当于或大于所述第一III族氮化物器件层的平均碳掺杂浓度。
3.根据权利要求1所述的化合物半导体器件，其中：
所述第一III族氮化物缓冲层包括掺杂有碳而没有铁的GaN或AlGaN；
所述第二III族氮化物缓冲层包括掺杂有碳而没有铁的GaN或AlGaN；
所述第一III族氮化物器件层包括GaN；
所述第二III族氮化物器件层包括AlGaN；
所述第一III族氮化物缓冲层的平均碳掺杂浓度大于所述第二III族氮化物缓冲层的平均碳掺杂浓度；以及
所述第二III族氮化物缓冲层的平均碳掺杂浓度相当于或大于所述第一III族氮化物器件层的平均碳掺杂浓度。
4.根据权利要求3所述的化合物半导体器件，其中所述第一III族氮化物缓冲层的平均碳掺杂浓度在5e18/cm3与9e19/cm3之间的范围内。
5.根据权利要求3所述的化合物半导体器件，其中所述第二III族氮化物缓冲层的平均碳掺杂浓度在5e15/cm3与3e17/cm3之间的范围内。
6.根据权利要求3所述的化合物半导体器件，其中所述第一III族氮化物器件层的平均碳掺杂浓度在5e15/cm3与5e16/cm3之间的范围内。
7.根据权利要求3所述的化合物半导体器件，其中所述第二III族氮化物缓冲层具有分级的碳浓度，其中最大碳浓度在所述第二III族氮化物缓冲层的面向所述第一III族氮化物缓冲层的一侧，并且最小碳浓度在所述第二III族氮化物缓冲层的面向所述第一III族氮化物器件层的一侧。
8.根据权利要求7所述的化合物半导体器件，其中所述第二III族氮化物缓冲层的最大碳浓度不超过3e17/cm3，并且所述第二III族氮化物缓冲层的最小碳浓度不低于5e15/cm3。
9.根据权利要求3所述的化合物半导体器件，其中所述第二III族氮化物缓冲层中的碳浓度具有阶梯形分布，使得所述碳浓度在从所述第一III族氮化物缓冲层朝向所述第一III族氮化物器件层的方向上具有至少一个阶梯式减小。
10.根据权利要求3所述的化合物半导体器件，其中所述第一III族氮化物缓冲层的厚度在0.5微米至3微米之间的范围内。
11.根据权利要求3所述的化合物半导体器件，其中所述第二III族氮化物缓冲层的厚度在0.5微米至3微米之间的范围内。
12.根据权利要求1所述的化合物半导体器件，其中所述第二III族氮化物缓冲层具有分级的碳和/或铁浓度，其中最大值在所述第二III族氮化物缓冲层的面向所述第一III族氮化物缓冲层的一侧，并且最小值在所述第二III族氮化物缓冲层的向所述第一III族氮化物器件层的一侧。
13.根据权利要求1所述的化合物半导体器件，其中所述第二III族氮化物缓冲层中的碳和/或铁的浓度具有阶梯形分布，使得所述碳和/或铁的浓度在从所述第一III族氮化物缓冲层朝向所述第一III族氮化物器件层的方向上具有至少一个阶梯式减小。
14.根据权利要求1所述的化合物半导体器件，还包括：
衬底；以及
一个或多个III族氮化物过渡层，其在所述衬底与所述第一III族氮化物缓冲层之间，
其中所述第一III族氮化物缓冲层的碳和/或铁的平均掺杂浓度大于所述一个或多个III族氮化物过渡层的平均掺杂浓度。
15.根据权利要求14所述的化合物半导体器件，其中：
所述衬底是Si衬底；
所述第一III族氮化物缓冲层包括掺杂有碳而没有铁的GaN或AlGaN；以及
所述第一III族氮化物缓冲层的平均碳掺杂浓度大于所述一个或多个III族氮化物过渡层的平均碳掺杂浓度。
16.根据权利要求1所述的化合物半导体器件，其中所述第一III族氮化物缓冲层中的碳和/或铁的浓度产生大于700V的击穿电压，并且所述第二III族氮化物缓冲层中的碳和/或铁的浓度产生从断开状态到导通状态的Rdson的小于20％的偏移。
17.根据权利要求1所述的化合物半导体器件，还包括至少一个附加III族氮化物缓冲层，其介于所述第一III族氮化物缓冲层与所述第二III族氮化物缓冲层之间并且掺杂有碳和/或铁，其中所述至少一个附加III族氮化物缓冲层的碳和/或铁的平均掺杂浓度在所述第一III族氮化物缓冲层的碳和/或铁的平均掺杂浓度与所述第二III族氮化物缓冲层的碳和/或铁的平均掺杂浓度之间。
18.一种制造化合物半导体器件的方法，所述方法包括：
形成具有碳和/或铁的第一平均掺杂浓度的第一III族氮化物缓冲层；
在所述第一III族氮化物缓冲层上方形成第二III族氮化物缓冲层，所述第二III族氮化物缓冲层具有小于所述第一平均掺杂浓度的碳和/或铁的第二平均掺杂浓度；
在所述第二III族氮化物缓冲层上方形成第一III族氮化物器件层，所述第一III族氮化物器件层具有相当于或小于所述第二平均掺杂浓度的碳和/或铁的第三平均掺杂浓度；以及
在所述第一III族氮化物器件层上方形成第二III族氮化物器件层，所述第二III族氮化物器件层具有不同于所述第一III族氮化物器件层的带隙，其中二维电荷载气沿着所述第一III族氮化物器件层与所述第二III族氮化物器件层之间的界面产生。
19.根据权利要求18所述的方法，还包括：
利用碳而不是铁来掺杂所述第一III族氮化物缓冲层；
利用碳而不是铁来掺杂所述第二III族氮化物缓冲层；以及
利用碳而不是铁来掺杂所述第一III族氮化物器件层，
其中碳的所述第一平均掺杂浓度大于碳的所述第二平均掺杂浓度，
其中碳的所述第二平均掺杂浓度相当于或大于碳的所述第三平均掺杂浓度。
20.根据权利要求18所述的方法，还包括：
掺杂所述第二III族氮化物缓冲层以便具有分级的碳和/或铁浓度，其中最大值在所述第二III族氮化物缓冲层的面向所述第一III族氮化物缓冲层的一侧，并且最小值在所述第二III族氮化物缓冲层的向所述第一III族氮化物器件层的一侧。
CN201710408363.2A 2016-06-03 2017-06-02 具有掺杂的外延结构的iii族氮化物半导体器件 Pending CN107464841A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/173,263 US9608075B1 (en) 2016-06-03 2016-06-03 III-nitride semiconductor device with doped epi structures
US15/173,263 2016-06-03

Publications (1)

Publication Number Publication Date
CN107464841A true CN107464841A (zh) 2017-12-12

Family

ID=58360050

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710408363.2A Pending CN107464841A (zh) 2016-06-03 2017-06-02 具有掺杂的外延结构的iii族氮化物半导体器件

Country Status (3)

Country Link
US (1) US9608075B1 (zh)
CN (1) CN107464841A (zh)
DE (1) DE102017111974A1 (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111009468A (zh) * 2018-10-08 2020-04-14 北京大学 一种半导体异质结构制备方法及其用途
CN111009579A (zh) * 2018-10-08 2020-04-14 合肥彩虹蓝光科技有限公司 半导体异质结构及半导体器件
CN111162117A (zh) * 2020-01-02 2020-05-15 杭州电子科技大学 一种抗单粒子烧毁的GaN器件
CN113424326A (zh) * 2019-02-01 2021-09-21 苏州晶湛半导体有限公司 一种半导体结构及其制造方法
CN113439342A (zh) * 2019-02-01 2021-09-24 苏州晶湛半导体有限公司 一种半导体结构及其制造方法
CN113658998A (zh) * 2021-07-19 2021-11-16 中国船舶重工集团公司第七二三研究所 一种具有沟槽源极场板的AlGaN/GaN高电子迁移率晶体管
WO2022160089A1 (en) * 2021-01-26 2022-08-04 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and fabrication method thereof
CN117613071A (zh) * 2024-01-24 2024-02-27 英诺赛科（珠海）科技有限公司 一种增强型氮化镓高电子迁移率晶体管器件

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6261437B2 (ja) * 2014-04-09 2018-01-17 サンケン電気株式会社 半導体基板の製造方法、及び半導体素子の製造方法
US11335799B2 (en) * 2015-03-26 2022-05-17 Chih-Shu Huang Group-III nitride semiconductor device and method for fabricating the same
JP6759886B2 (ja) * 2016-09-06 2020-09-23 富士通株式会社 半導体結晶基板、半導体装置、半導体結晶基板の製造方法及び半導体装置の製造方法
US10720520B2 (en) * 2017-06-21 2020-07-21 Infineon Technologies Austria Ag Method of controlling wafer bow in a type III-V semiconductor device
EP3486939B1 (en) * 2017-11-20 2020-04-01 IMEC vzw Method for forming a semiconductor structure for a gallium nitride channel device
US20210280703A1 (en) * 2020-03-03 2021-09-09 Globalfoundries U.S. Inc. Charge-trapping layers for iii-v semiconductor devices
US11508830B2 (en) * 2020-12-03 2022-11-22 Texas Instruments Incorporated Transistor with buffer structure having carbon doped profile
CN114616679B (zh) * 2021-04-12 2023-04-18 英诺赛科(苏州)科技有限公司 半导体器件及其制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6649287B2 (en) 2000-12-14 2003-11-18 Nitronex Corporation Gallium nitride materials and methods
US8575660B2 (en) 2009-10-14 2013-11-05 International Rectifier Corporation Group III-V semiconductor device with strain-relieving interlayers

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111009468A (zh) * 2018-10-08 2020-04-14 北京大学 一种半导体异质结构制备方法及其用途
CN111009579A (zh) * 2018-10-08 2020-04-14 合肥彩虹蓝光科技有限公司 半导体异质结构及半导体器件
CN113424326A (zh) * 2019-02-01 2021-09-21 苏州晶湛半导体有限公司 一种半导体结构及其制造方法
CN113439342A (zh) * 2019-02-01 2021-09-24 苏州晶湛半导体有限公司 一种半导体结构及其制造方法
CN113439342B (zh) * 2019-02-01 2024-05-31 苏州晶湛半导体有限公司 一种半导体结构及其制备方法
CN111162117A (zh) * 2020-01-02 2020-05-15 杭州电子科技大学 一种抗单粒子烧毁的GaN器件
WO2022160089A1 (en) * 2021-01-26 2022-08-04 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and fabrication method thereof
CN113658998A (zh) * 2021-07-19 2021-11-16 中国船舶重工集团公司第七二三研究所 一种具有沟槽源极场板的AlGaN/GaN高电子迁移率晶体管
CN117613071A (zh) * 2024-01-24 2024-02-27 英诺赛科（珠海）科技有限公司 一种增强型氮化镓高电子迁移率晶体管器件
CN117613071B (zh) * 2024-01-24 2024-03-29 英诺赛科（珠海）科技有限公司 一种增强型氮化镓高电子迁移率晶体管器件

Also Published As

Publication number Publication date
DE102017111974A1 (de) 2017-12-07
US9608075B1 (en) 2017-03-28

Similar Documents

Publication Publication Date Title
CN107464841A (zh) 具有掺杂的外延结构的iii族氮化物半导体器件
KR101854021B1 (ko) 헤테로기판 상의 iii족-질화물 버퍼 층 구조의 p-도핑
US7253454B2 (en) High electron mobility transistor
CN107408511B (zh) 化合物半导体基板
US8426893B2 (en) Epitaxial substrate for electronic device and method of producing the same
CN110875387B (zh) 半导体器件和用于形成半导体器件的方法
CN103066103B (zh) 硅衬底上的iii族氮化物的衬底击穿电压改进方法
US20050110043A1 (en) Nitride semiconductor substrate, method of fabrication thereof, and semiconductor element built thereon
US20120299060A1 (en) Nitride semiconductor device and manufacturing method thereof
CN110544716B (zh) Iii-n半导体结构及形成iii-n半导体结构的方法
US10991577B2 (en) Method for forming a semiconductor structure for a gallium nitride channel device
US8785942B2 (en) Nitride semiconductor substrate and method of manufacturing the same
US11316018B2 (en) Compound semiconductor substrate including electron transition layer and barrier layer
JP2014053639A (ja) 半導体素子用エピタキシャル基板の作製方法
CN109564855A (zh) 使用离子注入的高电阻率氮化物缓冲层的半导体材料生长
TW201320356A (zh) 在碳化矽基板上低差排密度之第三族氮化層及其製造方法
EP2554719A1 (en) Epitaxial substrate and method for manufacturing epitaxial substrate
CN109103099A (zh) 控制iii-v型半导体器件中的晶片弯曲度的方法
CN100501951C (zh) 场效应晶体管、半导体器件、其制造方法和半导体晶体生长方法
KR101364026B1 (ko) 질화물 반도체 소자 및 그 제조 방법
WO2017077734A1 (ja) 窒化物半導体、窒化物半導体の製造方法、および電子デバイス
KR20180134928A (ko) Iii-n 재료를 포함하는 반도체 구조
JP2019003963A (ja) 窒化物半導体、窒化物半導体の製造方法、および電子デバイス
WO2022177503A1 (en) Semiconductor apparatus and method for fabricating thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20171212

WD01 Invention patent application deemed withdrawn after publication