CN110970361B - 芯片封装体的制造方法 - Google Patents
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Abstract
本发明是有关于一种芯片封装体的制造方法。提供晶圆，此晶圆具有上表面及与其相对的下表面，且包含多个导电凸块位于上表面上。切割晶圆的上表面以形成多个凹槽。形成第一绝缘层于上表面上及凹槽内，并暴露出导电凸块。形成表面处理层于导电凸块上，且表面处理层的顶表面高于第一绝缘层的顶表面。由下表面朝上表面薄化晶圆，使凹槽内的第一绝缘层由下表面暴露出来。形成第二绝缘层于下表面下方。沿着各凹槽的中心切割第一绝缘层和第二绝缘层，以形成多个芯片封装体。上述方法可以避免产生对位偏移的问题。
Description
技术领域
本发明是关于一种芯片封装体的制造方法。
背景技术
传统的芯片封装制程是对切割自晶圆的半导体晶粒逐一进行封装，相当耗时费工。或者，将切割自晶圆的半导体晶粒逐一排列于载板上进行封装后重新切割成芯片封装体，这种芯片封装体的制造方法也相当耗时费工，且容易产生对位偏移的问题。
发明内容
本发明的目的在于克服现有的芯片封装制程中存在的缺陷，即，对切割自晶圆的半导体晶粒逐一进行封装，或者，将切割自晶圆的半导体晶粒逐一排列于载板上进行封装后重新切割成芯片封装体，且容易产生对位偏移的问题，而提供一种新的芯片封装体的制造方法，可完成多个芯片封装体，避免产生对位偏移，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。
依据本发明提出的一种芯片封装体的制造方法包含以下步骤：首先，提供晶圆，此晶圆具有上表面及与其相对的下表面，且包含多个导电凸块位于上表面上。切割晶圆的上表面以形成多个凹槽。形成第一绝缘层在上表面上及凹槽内，并暴露出导电凸块。形成表面处理层在导电凸块上，且表面处理层的顶表面高于第一绝缘层的顶表面。由下表面朝上表面薄化晶圆，使凹槽内的第一绝缘层由下表面暴露出来。形成第二绝缘层在下表面下方。沿着各凹槽的中心切割第一绝缘层和第二绝缘层，以形成多个芯片封装体。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的芯片封装体的制造方法，表面处理层具有高度为2至10微米。
前述的芯片封装体的制造方法，在形成第一绝缘层的步骤之后且在薄化晶圆的步骤之前，更包含：形成黏着层覆盖第一绝缘层和表面处理层；以及形成载板于黏着层上。
前述的芯片封装体的制造方法，在形成第二绝缘层的步骤之后且在沿着各凹槽切割第一绝缘层和第二绝缘层的步骤之前，更包含：移除载板及黏着层。
前述的芯片封装体的制造方法，在薄化晶圆的步骤之后，晶圆和表面处理层具有第一总厚度为100至150微米。
前述的芯片封装体的制造方法，在形成第二绝缘层的步骤之后，晶圆、表面处理层和第二绝缘层具有第二总厚度为120至210微米。
前述的芯片封装体的制造方法，沿着各凹槽切割第一绝缘层和第二绝缘层的切割宽度为15至22微米。
前述的芯片封装体的制造方法，各导电凸块具有高度为20至45微米。
前述的芯片封装体的制造方法，各凹槽具有宽度为50至70微米，且具有深度为150至200微米。
前述的芯片封装体的制造方法，在提供晶圆的步骤之后，此晶圆具有厚度为525至725微米。
本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案,本发明芯片封装体的制造方法可达到相当的技术进步性及实用性，并具有产业上的广泛利用价值，其至少具有下列优点：
1.可以完成多个芯片封装体，无需对切割自晶圆的半导体晶粒逐一进行封装，减少制造时间并降低成本。
2.避免由于将切割自晶圆的半导体晶粒逐一排列于载板上进行封装后重新切割成芯片封装体，而容易产生对位偏移的问题。且减少制造时间并降低成本。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图,详细说明如下。
附图说明
图1为本发明芯片封装体的制造方法的流程图。
图2A至2F为本发明芯片封装体的制造方法的一个实施例的各制程阶段的剖面示意图。
图3A至3C为本发明芯片封装体的制造方法的另一实施例的各制程阶段的剖面示意图。
【符号说明】
100：方法 20：晶圆
20T：厚度 210：上表面
220：下表面 230：导电凸块
230H：高度 240：凹槽
240C：中心 240D：深度
240W：宽度 250：第一绝缘层
250S：顶表面 260：表面处理层
260H：高度 260S：顶表面
270：第二绝缘层 310：黏着层
320：载板 CW：切割宽度
Tf1：第一总厚度 Tf2：第二总厚度
S110、S120、S130、S140、S150、S160、S170：步骤
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例，对依据本发明提出的芯片封装体的制造方法其具体实施方式、结构、方法、步骤、特征及其功效，详细说明如后。
有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式的说明,当可对本发明为达成预定目的所采取的技术手段及功效更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。为了方便说明,在以下的实施例中，相同的元件以相同的编号表示。
请参阅图1为本发明芯片封装体的制造方法的流程图。图2A至2E为本发明芯片封装体的制造方法的一个实施例的各制程阶段的剖面示意图。如图1所示，方法100包含步骤S110、步骤S120、步骤S130、步骤S140、步骤S150及步骤S160。
在步骤S110中，提供晶圆20，如图2A所示。具体的说，晶圆20具有上表面210及与其相对的下表面220，且晶圆20包含多个导电凸块230位于上表面210上。在实施例中，晶圆20可包含硅(silicon)、锗(Germanium)或III-V族元素，但不仅限于此。在多个实施例中，晶圆20包含多个导电垫(图未示)位于上表面210上，且上述导电凸块230位于导电垫上。在一些实施例中，晶圆20具有厚度20T为525至725微米，例如可为550微米、575微米、600微米、625微米、650微米、675微米或700微米。
在实施例中，导电凸块230各自具有高度230H为20至45微米，例如可为22微米、24微米、26微米、28微米、30微米、32微米、34微米、36微米、38微米、40微米或42微米。在多个实施例中，形成导电凸块230的方法例如包括下列步骤。首先，在晶圆20的上表面210上形成图案化罩幕(图未示)，而图案化罩幕具有多个开口(图未示)，以使晶圆20上表面210的一部分由开口中暴露出来。之后，通过电镀制程在开口中形成导电凸块230。在一些实施例中，导电凸块230包含金(gold)、锡(tin)、铜(copper)、镍(nickel)或其他合适的金属材料。
在步骤S120中，切割晶圆20的上表面210以形成多个凹槽240，如图2B所示。在多个实施例中，可使用刀轮切割、雷射切割或水刀切割来实现此步骤S120。在实施例中，各凹槽240具有宽度240W为50至70微米，且具有深度240D为150至200微米。举例来说，宽度240W可以为52微米、54微米、56微米、58微米、60微米、62微米、64微米、66微米或68微米，且深度240D可以为155微米、160微米、165微米、170微米、175微米、180微米、185微米、190微米或195微米，但不限于此。
在步骤S130中，形成第一绝缘层250于上表面210上及凹槽240内，并暴露出导电凸块230，如图2C所示。在一些实施例中，第一绝缘层250所使用的材料可以是聚亚酰胺(polyimide)、环氧树脂(Epoxy)或其它合适的绝缘材料。在实施例中，可以通过底胶填充(underfill)的方式来形成第一绝缘层250。或者，可以先通过印刷、涂布或封胶(molding)的方式填充凹槽240并全面覆盖晶圆20的上表面210，然后再通过平坦化制程，例如化学机械研磨、机械刷磨、平坦性化学蚀刻、抛光制程、电解蚀刻或电解抛光蚀刻等，使得导电凸块230暴露出来。
在步骤S140中，形成表面处理层260于导电凸块230上，且表面处理层260的顶表面260S高于第一绝缘层250的顶表面250S，如图2D所示。在一些实施例中，表面处理层260可为单层结构或是由不同材料的子层所组成的多层结构，其中单层结构例如可为镍层或锡层等，多层结构例如可为镍金层等，但不限于此。在多个实例中，表面处理层260具有高度260H为2至10微米，例如，3微米、4微米、5微米、6微米、7微米、8微米或9微米。表面处理层260的形成方法包括但不限于物理方式，例如电镀镍金和喷锡，或者化学方式，例如化镍浸金(Electroless Nickel ImmersionGold，ENIG)。
在步骤S150中，由下表面220朝上表面210薄化晶圆20，使凹槽240内的第一绝缘层250由下表面220暴露出来，如图2E所示。薄化晶圆20的方式例如可以使用化学机械研磨(chemical-mechanical polishing)、干蚀刻等适当的制程方法进行，以让最后形成的芯片封装体具有较小的尺寸。在一些实施例中，在薄化晶圆20的步骤S150之后，晶圆20和表面处理层260具有第一总厚度Tf1为100至150微米，例如110微米、115微米、120微米、125微米、130微米、135微米、140微米或145微米。在完成此步骤S150之后，晶圆20被分开成多个芯片，且这些芯片通过凹槽240中的第一绝缘层250使得芯片之间的相对位置维持不变。如此，可以解决先前技术中对位偏移的问题。
在步骤S160中，形成第二绝缘层270于下表面220下方，如图2F所示。在多个实施例中，第二绝缘层270的材料可以与第一绝缘层250的材料相同或相似。在一些实施例中，形成第二绝缘层270的方法可与形成第一绝缘层250的方法相同。于本实施例中，在形成第二绝缘层270的步骤S160之后，晶圆20、表面处理层260和第二绝缘层270具有第二总厚度Tf2为120至210微米，例如可为125微米、130微米、135微米、140微米、145微米、150微米、155微米、160微米、165微米、170微米、175微米、180微米、185微米、190微米、195微米、200微米或205微米。
在某些实施例中，可以在形成第二绝缘层270的步骤S160之后，在每个芯片的第二绝缘层270上设置雷射标记(Laser Mark)(图未示)，用以标示后续形成的芯片封装体的产品名称。
在步骤S170中，沿着各凹槽240切割第一绝缘层250和第二绝缘层270，以形成多个芯片封装体，如图2F所示。在实施例中，例如可沿着各凹槽240的中心240C切割第一绝缘层250和第二绝缘层270，以形成多个芯片封装体。在多个实施例中，可使用刀轮切割、雷射切割或水刀切割来实现此步骤S170。于本实施例中，沿着各凹槽240切割第一绝缘层250和第二绝缘层270的切割宽度CW为15至22微米，例如可为15.5微米、16.0微米、16.5微米、17.0微米、17.5微米、18.0微米、18.5微米、19.0微米、19.5微米、20.0微米、20.5微米、21.0微米或21.5微米。
在多个实例中，芯片封装体可用以封装光感测组件或发光组件。然其应用不限于此，举例来说，其可应用于各种包含离散组件、主动组件或被动组件(active or passiveelements)、数字电路或模拟电路(digital or analogcircuits)等集成电路的电子组件(electronic components)，例如是有关于光电组件(opto electronic devices)、微机电***(Micro Electro Mechanical
System，MEMS)、微流体***(micro fluidic systems)、或利用热、光线及压力等物理量变化来测量的物理传感器(Physical Sensor)。特别是可选择使用晶圆级封装(wafer scale package，WSP)制程对影像感测组件、发光二极管(light-emitting diodes，LEDs)或二极管(Diode)、太阳能电池(solar cells)、射频组件(RF circuits)、加速计(accelerators)、陀螺仪(gyroscopes)、微制动器(micro actuators)、表面声波组件(surface acoustic wave devices)、压力传感器(process sensors)或喷墨头(inkprinter heads)等半导体芯片进行封装。
以下描述是根据本发明芯片封装体的制造方法的另一个实施例。图3A至3D是本发明芯片封装体的制造方法的另一个实施例的各制程阶段的剖面示意图。请参阅图3A，可在步骤S140之后且在步骤S150之前，形成黏着层310覆盖第一绝缘层250和表面处理层260，接着形成载板320于黏着层310上。黏着层310能减少后续薄化制程中产生的应力，因此降低了晶圆破裂的风险。在实施例中，黏着层310包含紫外光解胶(UV release adhesive)或热释放胶(thermal release adhesive)。在实施例中，形成黏着层310的方式例如可以是旋转涂布(spin coating)，但不以此方式为限。载板320可以对晶圆20提供较佳的保护效果，因此，载板320可以是硬质绝缘基板，比如是玻璃基板、陶瓷基板、蓝宝石基板或石英基板，但不限于此。
接着，在形成如图3A的结构之后，继续执行步骤S150以及步骤S160，而得到图3B绘示的结构。有关步骤S150以及步骤S160的详细描述在此不再赘述。然后，请参阅图3C，在形成第二绝缘层270的步骤S160之后，移除载板320及黏着层310。详细的说，可以通过紫外光照射或加热黏着层310，使得载板320可以随着黏着层310的黏性下降得以一并脱落。在完成如图3C所示的结构之后，继续执行步骤S170，以形成多个芯片封装体。
综上所述，本发明的芯片封装体的制造方法不但可以减少制程时数和成本，也不会产生对位偏移的问题。但是在本发明的技术领域内,只要具备最基本的知识，可以对本发明的其他可操作的实施例进行改进。在本发明中对实质性技术方案提出了专利保护请求，其保护范围应包括具有上述技术特点的一切变化方式。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明,任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内,当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例,但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (8)
1.一种芯片封装体的制造方法，其特征在于，包含：
提供晶圆，该晶圆具有上表面及与其相对的下表面，且该晶圆包含多个导电凸块位于该上表面上；
切割该晶圆的该上表面以形成多个凹槽；
形成第一绝缘层在该上表面上及该多个凹槽内，并暴露出该多个导电凸块；
形成表面处理层在该多个导电凸块上，且该表面处理层的顶表面高于该第一绝缘层的顶表面；
形成黏着层覆盖该第一绝缘层和该表面处理层，该黏着层直接接触该表面处理层；
形成载板在该黏着层上；
由该下表面朝该上表面薄化该晶圆，使该多个凹槽内的该第一绝缘层由该下表面暴露出来；
形成第二绝缘层于该下表面下方；
移除该载板及该黏着层；以及
沿着各该凹槽切割该第一绝缘层和该第二绝缘层，以形成多个芯片封装体。
2.如权利要求1所述的芯片封装体的制造方法，其特征在于，其中该表面处理层具有高度为2至10微米。
3.如权利要求1所述的芯片封装体的制造方法，其特征在于，其中在薄化该晶圆的步骤之后，该晶圆和该表面处理层具有第一总厚度为100至150微米。
4.如权利要求1所述的芯片封装体的制造方法，其特征在于，其中在形成该第二绝缘层的步骤之后，该晶圆、该表面处理层和该第二绝缘层具有第二总厚度为120至210微米。
5.如权利要求1所述的芯片封装体的制造方法，其特征在于，其中沿着各该凹槽切割该第一绝缘层和该第二绝缘层的切割宽度为15至22微米。
6.如权利要求1所述的芯片封装体的制造方法，其特征在于，其中各该导电凸块具有高度为20至45微米。
7.如权利要求1所述的芯片封装体的制造方法，其特征在于，其中各该凹槽具有宽度为50至70微米，且具有深度为150至200微米。
8.如权利要求1所述的芯片封装体的制造方法，其特征在于，在提供该晶圆的步骤之后，该晶圆具有厚度为525至725微米。
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