CN106098625B - 等离子划片的芯片包封结构及制作方法 - Google Patents
等离子划片的芯片包封结构及制作方法 Download PDFInfo
- Publication number
- CN106098625B CN106098625B CN201610638956.3A CN201610638956A CN106098625B CN 106098625 B CN106098625 B CN 106098625B CN 201610638956 A CN201610638956 A CN 201610638956A CN 106098625 B CN106098625 B CN 106098625B
- Authority
- CN
- China
- Prior art keywords
- chip
- wafer
- side wall
- passivation layer
- plasma
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000005538 encapsulation Methods 0.000 title claims abstract description 14
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 238000002161 passivation Methods 0.000 claims abstract description 57
- 238000000034 method Methods 0.000 claims abstract description 24
- 238000005520 cutting process Methods 0.000 claims abstract description 20
- 238000001020 plasma etching Methods 0.000 claims abstract description 7
- 229920002120 photoresistant polymer Polymers 0.000 claims description 16
- 238000004806 packaging method and process Methods 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 10
- 230000008093 supporting effect Effects 0.000 claims description 9
- 239000003292 glue Substances 0.000 abstract description 8
- 239000011248 coating agent Substances 0.000 abstract description 4
- 238000000576 coating method Methods 0.000 abstract description 4
- 238000000926 separation method Methods 0.000 abstract description 4
- 239000011159 matrix material Substances 0.000 abstract description 2
- 229910052751 metal Inorganic materials 0.000 description 14
- 239000002184 metal Substances 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 239000000853 adhesive Substances 0.000 description 4
- 230000001070 adhesive effect Effects 0.000 description 4
- 230000009286 beneficial effect Effects 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 239000011135 tin Substances 0.000 description 4
- 229910052718 tin Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 238000004090 dissolution Methods 0.000 description 2
- 238000005286 illumination Methods 0.000 description 2
- 238000000608 laser ablation Methods 0.000 description 2
- 238000006303 photolysis reaction Methods 0.000 description 2
- 230000015843 photosynthesis, light reaction Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000000197 pyrolysis Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000010897 surface acoustic wave method Methods 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 241001391944 Commicarpus scandens Species 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- CJRQAPHWCGEATR-UHFFFAOYSA-N n-methyl-n-prop-2-ynylbutan-2-amine Chemical compound CCC(C)N(C)CC#C CJRQAPHWCGEATR-UHFFFAOYSA-N 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000007921 spray Substances 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/7806—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Dicing (AREA)
Abstract
本发明公开了一种等离子划片的芯片包封结构及制作方法，该结构包括一芯片，该芯片正面覆盖一层介电层，介电层内含有至少一导电垫，芯片至少有一个侧壁呈上下延伸的齿条状，且齿条的每个齿槽呈弧形，芯片的侧壁及背部由一层钝化层完全包覆。该结构中，钝化层包覆芯片的背部和侧壁，避免了芯片基体外露引起芯片漏电；芯片齿条状的侧壁，便于挂胶，增加钝化层与侧壁的结合力。该方法使用等离子体干法刻蚀划片分割晶圆，避免了刀片机械切割芯片崩边的问题，且避开了等离子体分离方法形成的芯片侧壁外露的问题，提高了工艺的可行性。
Description
技术领域
本发明涉及半导体封装技术领域，具体是涉及一等离子划片的芯片包封结构及制作方法。
背景技术
半导体芯片的晶圆级封装过程中，封装完毕后，再切割分离成单颗芯片，封装效率高，成本低。而切割通常采用刀片机械切割，容易产生崩边，且切割耗时较长，影响产能。
等离子体去除晶圆切割道位置的阻挡材料，主要为硅，分离形成单颗芯片的方法，无论从崩边还是产能的角度看，都是一种很理想的分离方法。然而，等离子体分离后的芯片，会侧壁硅外露，容易导致漏电，导致芯片失效。因此，如何对封装芯片进行全方面的保护，是一个比较大的挑战。
目前，领域内人员采用PECVD(物理气相沉积)的工艺，能较好的在切割道侧壁及芯片背部形成一介质层，但PECVD工艺采用等离子体及大于200℃的高温条件，不适用于临时键合的封装方案，原因是等离子体或高温条件，作用于临时键合胶，使临时键合胶变性，从而导致其他制程中芯片掉落，并影响后续的拆键合工艺。
发明内容
为了解决上述技术问题，本发明提出一种等离子划片的芯片包封结构及制作方法，通过钝化层包覆芯片的背部和侧壁，避免了芯片硅基体外露引起芯片漏电；采用等离子体形成的芯片齿条状倾斜侧壁，有利于钝化层更好的覆盖芯片的侧壁，保证了钝化层与芯片侧壁的强结合力。
本发明的技术方案是这样实现的：
一种等离子划片的芯片包封结构，包括一芯片，该芯片正面覆盖一层介电层，所述介电层内含有至少一导电垫，所述芯片至少有一个侧壁呈上下延伸的齿条状，且齿条的每个齿槽呈弧形，所述芯片的侧壁及背部由一层钝化层完全包覆。
进一步的，所述芯片的侧壁为与表面垂直的垂直面，或者为自芯片正面向背部逐渐内缩的倾斜面A或为自芯片背部向正面逐渐内缩的倾斜面B。
进一步的，所述倾斜面A的倾斜角度θ的范围为：45°≤θ﹤90°，或所述倾斜面B的倾斜角度θ的范围为：90°﹤θ≤135°。
进一步的，所述钝化层为光刻胶或干膜。
进一步的，所述钝化层为光刻胶时，该光刻胶呈正性。
进一步的，所述芯片的侧壁为倾斜面时，侧壁形成有至少一个台阶。
一种等离子划片的芯片包封结构的制作方法，包括如下步骤：
A、提供一包含若干芯片的晶圆，相邻芯片之间具有切割道，晶圆的正面为芯片的功能面；
B、在晶圆正面或背部临时键合一支撑组件；
C、在晶圆背部或正面切割道位置，采用等离子体干法进行刻蚀，形成底部暴露支撑组件的开槽，该开槽的侧壁呈上下延伸的齿条状，且齿条的每个齿槽呈弧形；
D、在晶圆背部或正面和开槽内壁上形成一层钝化层，该钝化层包覆晶圆每个芯片的背部或正面和开槽的内壁；
E、去除晶圆切割道位置开槽底部的钝化层；
F、拆键合，形成分离的单颗芯片包封结构，若在晶圆背部临时键合支撑组件，拆键合后，在单颗芯片背部形成一层钝化层。
进一步的，所述芯片正面覆盖一层介电层，所述介电层内含有至少一导电垫，在晶圆正面临时键合支撑组件时，步骤C中，先在晶圆背部制作掩膜层，并在晶圆背部切割道位置做开口，暴露出切割道位置的芯片基材，然后，采用等离子体干法刻蚀开口露出的芯片基材，形成露出芯片正面介电层的直槽；最后，利用整面等离子体刻蚀，对直槽开口进行扩大，并刻蚀掉直槽底部的介电层，形成自开口向底部逐渐内缩的斜槽。
进一步的，在步骤B之前，还包括晶圆背部减薄的步骤。
进一步的，所述支撑组件为一载板或承载膜；晶圆正面与载板通过临时键合胶黏在一起，或借助承载膜一面的粘结力，将晶圆正面与承载膜临时贴在一起。
本发明的有益效果是：本发明提供一种等离子划片的芯片包封结构及制作方法，该方法首先在晶圆切割道位置形成贯通晶圆的斜槽(自开口向底部内缩的斜槽)，并使斜槽的侧壁呈上下延伸的齿条状，且齿条的每个齿槽呈弧形，分离出芯片，然后使用钝化层包覆芯片的背部及侧壁，最后拆键合形成分离的单颗芯片。该方法使用等离子体干法刻蚀划片分割晶圆，避免了刀片机械切割芯片崩边的问题，且避开了等离子体分离方法形成的芯片侧壁外露的问题，提高了工艺的可行性。该封装结构中，钝化层包覆芯片的背部和侧壁，避免了芯片硅基体外露引起芯片漏电；等离子体刻蚀形成的芯片齿条状倾斜侧壁，有利于钝化层更好的覆盖芯片的侧壁，避免难以在高深宽比直槽的槽底去除钝化层的问题；且便于挂胶，增加钝化层与侧壁的结合力。
附图说明
图1为本发明中晶圆俯视图；
图2为图1中A位置剖面放大示意图；
图3为本发明晶圆与载板键合示意图；
图4为本发明键合后对晶圆背部减薄后的示意图；
图5为本发明减薄后晶圆背部涂光刻胶并开口的示意图；
图6为本发明光刻胶开口处用等离子体去除硅基材的示意图；
图7为本发明等离子体制作倾斜侧壁的示意图；
图8为本发明在芯片背部和侧壁涂钝化层的示意图；
图9为本发明去除切割道位置的钝化层的示意图；
图10为本发明晶圆与载板拆键合的示意图；
图11为本发明中芯片包封结构示意图。
图12为本发明中芯片包封结构侧壁有台阶的示意图。
结合附图，作以下说明：
1-芯片 2-凸点
3-导电垫 4-介电层
5-临时键合胶 6-载板
7-直槽 8-钝化层
9-斜槽 10-凸台
11-台阶 A1-第一侧壁
A2-第二侧壁
具体实施方式
为使本发明能够更加易懂，下面结合附图对本发明的具体实施方式做详细的说明。为方便说明，实施例附图的结构中各组成部分未按正常比例缩放，故不代表实施例中各结构的实际相对大小。
如图11所示，本发明提供了一种等离子划片的芯片包封结构，该结构包括一芯片1，该芯片正面覆盖一层介电层4，介电层内含有至少一导电垫3，所述芯片至少有一个侧壁呈上下延伸的齿条状，且齿条的每个齿槽呈弧形，所述芯片的侧壁及背部由一层钝化层完全包覆。该结构中，钝化层包覆芯片的背部和侧壁，避免了芯片基体外露引起芯片漏电；芯片齿条状的侧壁，便于挂胶，增加钝化层与侧壁的结合力。
芯片可以是有源元件(active element)或无源元件(passive elements)、数字电路或模拟电路等集成电路的电子元件(electronic components)、微机电***(MicroElectroMechanical Systems,MEMS)、微流体***(micro fluidic systems)、或利用热、光线及压力等物理量变化来测量的物理感测器(physical sensor)、表面声波元件、压力感测器(pressure sensors)，但不以此为限。
介电层用于保护芯片正面(功能面)的功能元件和/或导电垫，其材料为氧化硅、氮化硅、氮化铝等。
芯片的侧壁可为与表面垂直的垂直面，优选的，芯片的侧壁为自芯片正面向背部逐渐内缩的倾斜面A，即芯片侧壁靠近背部的一端向芯片内倾斜；或者，芯片侧壁自芯片背部向正面逐渐内缩的倾斜面B。即芯片侧壁靠近正面的一端向芯片内倾斜，这种自开口向底部内缩的倾斜侧壁有利于钝化层更好的覆盖芯片的侧壁，并避免了在高深宽比直槽的槽底去除钝化层。较佳的，所述倾斜面A的倾斜角度θ的范围为：45°≤θ﹤90°参见图11，或所述倾斜面B的倾斜角度θ的范围为：90°﹤θ≤135°，倾斜面B的情况为示出，θ为芯片侧壁与芯片正面的夹角。可选的，芯片的侧壁为倾斜面A或倾斜面B时，侧壁形成有至少一个台阶，便于深开口的制作和钝化层的涂覆。参见图12，在倾斜面A侧壁形成一个台阶11，将侧壁视为第一侧壁A1和第二侧壁A2，第一侧壁和第二侧壁至少其一是由等离子体刻蚀形成，具有上下延伸的齿条状。较佳的，芯片倾斜侧壁远离内缩的一端形成有凸台10，保证钝化层包覆住该位置的芯片侧壁。
优选的，钝化层为光刻胶，便于曝光显影去除槽底的钝化层。更优选的，光刻胶呈正性，光照位置去除。相比负性光刻胶，光照位置保留，避免了光照倾斜侧壁引起的反光，导致需要保留的侧壁钝化层显影后去除。在其他实施例中，钝化层还可以是干膜。
如图1至图10所示，一种等离子划片的芯片包封结构的制作方法，在晶圆正面临时键合一载板，采用等离子体从晶圆背部进行划片，并形成倾斜的划片侧壁，使用钝化层包覆芯片的背部及侧壁，并用曝光显影方式或者激光烧蚀去除相邻芯片之间的钝化层，最后拆键合，即分离出单颗封装芯片。
这里，芯片可以是有源元件(active element)或无源元件(passive elements)、数字电路或模拟电路等集成电路的电子元件(electronic components)、微机电***(Micro ElectroMechanical Systems,MEMS)、微流体***(micro fluidic systems)、或利用热、光线及压力等物理量变化来测量的物理感测器(physical sensor)、表面声波元件、压力感测器(pressure sensors)，但不以此为限。
参见图1，为包含若干芯片的晶圆。芯片正面具有若干凸点2，凸点可以为焊球、金属柱或其他的凸出金属结构。优选的，所述凸点包括金属凸点和凸点下金属层，所述金属凸点或/和所述凸点下金属层由一层或多层金属构成。更优的，凸点下金属层的每层金属可以为钛、铬、钨、铜、镍、金、银、锡中的一种；金属凸点的每层金属为铜、锡、银、金中的一种。常见的金属凸点有铜柱、金柱、锡凸点、金凸点以及混合金属凸点等。
参见图2，金属凸点为铜柱及其顶端锡凸点的组合。为方便示图，图2给出了晶圆上两个相邻单元的结构，即图1中A处的两个芯片单元结构，其他芯片单元与之相同，作为一种举例，每个芯片的结构为：芯片为硅基体，芯片正面覆盖一层介电层4，介电层内含有至少一导电垫3，导电垫通过凸点2引出电性。
参见图3，将晶圆正面与一载板6通过临时键合胶5黏在一起。载板可以为硅晶圆、玻璃、其他半导体基底的晶圆或其他合适材料的面板(Panel)。临时键合胶可将晶圆及载板键合到一起，且临时键合胶的性质为可通过对应类型的化学溶液溶解、热解、光解等方式降低胶水的粘度，以实现拆键合的目的。
优选的，所述载片的厚度大于300微米，以达到足够的支撑作用。
其他实施方式中，晶圆正面临时贴一承载膜，替代临时键合的载板。承载膜具有一定的机械强度，且承载膜一面具有一定粘结力。承载膜如晶圆研磨膜。
参见图4，在载板的支撑作用下，减薄晶圆背部，减薄至目标硅厚附近。优选的，大于目标硅厚20微米至40微米。减薄方式包括研磨，刻蚀，抛光等的一种或多种。
参见图5，在减薄后的晶圆背部制作掩膜层，并在晶圆切割道位置(SL)做开口，暴露出切割道位置的硅基材。该掩膜层可以为光刻胶，对应开口制作方法为曝光显影。
参见图6，等离子体干法刻蚀上述开口露出的硅基材，刻蚀出直槽7。刻蚀去除切割道位置的硅，露出硅材质底部的介电层，如氧化硅、氮化硅等。刻蚀过后，去除掩膜层。
参见图7，利用整面等离子体刻蚀，对直槽上开口进行扩大，并刻蚀掉槽底的介电层，形成自开口向底部逐渐内缩的斜槽9。由于是整面刻蚀，晶圆此时的厚度会进一步减小，调节刻蚀参数，完成开口大小、介电层刻蚀程度与芯片目标厚度的匹配，使斜槽底部的介电层去除完全。
参见图8，对晶圆背部涂覆钝化层8。由于直槽变为斜槽9，有利于钝化层更好的覆盖芯片的侧壁，优选的，钝化层的涂覆方式为喷涂(spray)，便于控制钝化层的均匀度及槽底钝化层的厚度。
参见图9，去除切割道位置的钝化层，使相邻芯片之间的钝化层相互分离。优选的，该钝化层为正性光刻胶，通过对切割道底部的光刻胶进行曝光，然后显影去除受光照部位的光刻胶。相比负性光刻胶，光照位置保留，避免了光照倾斜侧壁引起的反光，导致需要保留的侧壁钝化层显影后去除。其他实施例中，还可通过激光烧蚀等去除切割道底部的钝化层，使相邻芯片相互独立。
参见图10，拆键合，分离晶圆和载片，此时芯片已为单颗。拆键合的方式，对应临时键合胶的性质，如用化学溶液溶解、热解、光解等。优选的，完成晶圆切割道底部钝化层去除工艺后，将晶圆背部与一保护胶带粘附，再进行解键合。便于拆键合后晶圆的拿持等。该保护胶带可具有光解或热解特性，使制程完成后能方便的分离出晶圆。保护胶带例如UV膜、切割膜。
其他实施方式中，可在晶圆背部临时粘结一支撑组件，对晶圆正面切割道位置采用等离子体干法进行刻蚀，形成倾斜侧壁；用钝化层包覆芯片的正面及侧壁，去除晶圆切割道位置的钝化层，去除背部的支撑组件，在其背部包覆一钝化层。
以上实施例是参照附图，对本发明的优选实施例进行详细说明。本领域的技术人员通过对上述实施例进行各种形式上的修改或变更，但不背离本发明的实质的情况下，都落在本发明的保护范围之内。
Claims (10)
1.一种等离子划片的芯片包封结构，其特征在于：包括一芯片，该芯片正面覆盖一层介电层，所述介电层内含有至少一导电垫，所述芯片至少有一个侧壁呈上下延伸的齿条状，且齿条的每个齿槽呈弧形，所述芯片的侧壁及背部由一层钝化层完全包覆；
所述等离子划片的芯片包封结构的制作方法，包括如下步骤：
A、提供一包含若干芯片的晶圆，相邻芯片之间具有切割道，晶圆的正面为芯片的功能面；
B、在晶圆正面临时键合一支撑组件；
C、在晶圆背部切割道位置，采用等离子体干法进行刻蚀，形成底部暴露支撑组件的开槽，该开槽的侧壁呈上下延伸的齿条状，且齿条的每个齿槽呈弧形；
D、在晶圆背部和开槽内壁上形成一层钝化层，该钝化层包覆晶圆每个芯片的背部和开槽的内壁；
E、去除晶圆切割道位置开槽底部的钝化层；
F、拆键合，形成分离的单颗芯片包封结构；
所述支撑组件为一载板或承载膜；晶圆正面与载板通过临时键合胶黏在一起，或借助承载膜一面的粘结力，将晶圆正面与承载膜临时贴在一起。
2.根据权利要求1所述等离子划片的芯片包封结构，其特征在于，所述芯片的侧壁为与表面垂直的垂直面，或者为自芯片正面向背部逐渐内缩的倾斜面A或为自芯片背部向正面逐渐内缩的倾斜面B。
3.根据权利要求2所述等离子划片的芯片包封结构，其特征在于，所述倾斜面A的倾斜角度θ的范围为：45°≤θ﹤90°，或所述倾斜面B的倾斜角度θ的范围为：90°﹤θ≤135°。
4.根据权利要求1所述等离子划片的芯片包封结构，其特征在于，所述钝化层为光刻胶或干膜。
5.根据权利要求4所述等离子划片的芯片包封结构，其特征在于，所述钝化层为光刻胶时，该光刻胶呈正性。
6.根据权利要求2所述等离子划片的芯片包封结构，其特征在于，所述芯片的侧壁为倾斜面时，侧壁形成有至少一个台阶。
7.一种等离子划片的芯片包封结构的制作方法，其特征在于：包括如下步骤：
A、提供一包含若干芯片的晶圆，相邻芯片之间具有切割道，晶圆的正面为芯片的功能面；
B、在晶圆正面临时键合一支撑组件；
C、在晶圆背部切割道位置，采用等离子体干法进行刻蚀，形成底部暴露支撑组件的开槽，该开槽的侧壁呈上下延伸的齿条状，且齿条的每个齿槽呈弧形；
D、在晶圆背部和开槽内壁上形成一层钝化层，该钝化层包覆晶圆每个芯片的背部和开槽的内壁；
E、去除晶圆切割道位置开槽底部的钝化层；
F、拆键合，形成分离的单颗芯片包封结构。
8.根据权利要求7所述等离子划片的芯片包封结构的制作方法，其特征在于，所述芯片正面覆盖一层介电层，所述介电层内含有至少一导电垫，在晶圆正面临时键合支撑组件时，步骤C中，先在晶圆背部制作掩膜层，并在晶圆背部切割道位置做开口，暴露出切割道位置的芯片基材，然后，采用等离子体干法刻蚀开口露出的芯片基材，形成露出芯片正面介电层的直槽；最后，利用整面等离子体刻蚀，对直槽开口进行扩大，并刻蚀掉直槽底部的介电层，形成自开口向底部逐渐内缩的斜槽。
9.根据权利要求7所述等离子划片的芯片包封结构的制作方法，其特征在于，在步骤B之前，还包括晶圆背部减薄的步骤。
10.根据权利要求7所述等离子划片的芯片包封结构的制作方法，其特征在于，所述支撑组件为一载板或承载膜；晶圆正面与载板通过临时键合胶黏在一起，或借助承载膜一面的粘结力，将晶圆正面与承载膜临时贴在一起。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610638956.3A CN106098625B (zh) | 2016-08-08 | 2016-08-08 | 等离子划片的芯片包封结构及制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610638956.3A CN106098625B (zh) | 2016-08-08 | 2016-08-08 | 等离子划片的芯片包封结构及制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106098625A CN106098625A (zh) | 2016-11-09 |
| CN106098625B true CN106098625B (zh) | 2023-05-02 |
Family
ID=57454033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610638956.3A Active CN106098625B (zh) | 2016-08-08 | 2016-08-08 | 等离子划片的芯片包封结构及制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106098625B (zh) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106960829B (zh) * | 2017-05-11 | 2019-07-12 | 北京工业大学 | 一种缓解芯片封装应力的结构及其制作方法 |
| CN109461701A (zh) * | 2018-09-27 | 2019-03-12 | 全球能源互联网研究院有限公司 | 一种功率芯片的复合划片方法及半导体器件 |
| CN110970362B (zh) * | 2018-09-28 | 2022-06-07 | 典琦科技股份有限公司 | 芯片封装体的制造方法 |
| CN110970361B (zh) * | 2018-09-28 | 2021-11-16 | 典琦科技股份有限公司 | 芯片封装体的制造方法 |
| CN111463134A (zh) * | 2019-01-18 | 2020-07-28 | 典琦科技股份有限公司 | 芯片封装体的制造方法 |
| CN112018027A (zh) * | 2019-05-31 | 2020-12-01 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法、晶圆切割方法 |
| US11189590B2 (en) * | 2019-12-16 | 2021-11-30 | Micron Technology, Inc. | Processes for adjusting dimensions of dielectric bond line materials and related films, articles and assemblies |
| CN111298854B (zh) * | 2020-02-27 | 2021-08-06 | 西人马联合测控（泉州）科技有限公司 | 芯片的成型方法以及晶圆 |
| CN111446158B (zh) * | 2020-03-05 | 2023-02-03 | 绍兴同芯成集成电路有限公司 | 一种晶圆背面切割后金属沉积工艺 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105070667A (zh) * | 2015-09-02 | 2015-11-18 | 华天科技（昆山）电子有限公司 | 图像传感芯片封装方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1684095B1 (en) * | 1998-06-18 | 2013-09-04 | Hamamatsu Photonics K.K. | Scintillator panel and radiation image sensor |
| JP2007266418A (ja) * | 2006-03-29 | 2007-10-11 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| CN101924083B (zh) * | 2009-06-09 | 2012-07-04 | 日月光半导体制造股份有限公司 | 半导体封装件及其制造方法 |
| CN101710581B (zh) * | 2009-10-16 | 2012-12-26 | 苏州晶方半导体科技股份有限公司 | 半导体芯片的封装结构及其制造工艺 |
| US9496195B2 (en) * | 2012-10-02 | 2016-11-15 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of depositing encapsulant along sides and surface edge of semiconductor die in embedded WLCSP |
| CN103413785B (zh) * | 2013-08-02 | 2015-08-26 | 南通富士通微电子股份有限公司 | 芯片切割方法及芯片封装方法 |
| US9455192B2 (en) * | 2014-03-26 | 2016-09-27 | Infineon Technologies Ag | Kerf preparation for backside metallization |
| JP2015225933A (ja) * | 2014-05-27 | 2015-12-14 | マイクロン テクノロジー， インク． | 半導体装置及びその製造方法 |
| US9508623B2 (en) * | 2014-06-08 | 2016-11-29 | UTAC Headquarters Pte. Ltd. | Semiconductor packages and methods of packaging semiconductor devices |
| TWI657510B (zh) * | 2014-10-02 | 2019-04-21 | 日商住友電木股份有限公司 | 半導體裝置之製造方法及半導體裝置 |
| CN204558453U (zh) * | 2015-04-01 | 2015-08-12 | 华天科技（昆山）电子有限公司 | 改善阻焊层剥离的晶圆封装结构及芯片封装结构 |
-
2016
- 2016-08-08 CN CN201610638956.3A patent/CN106098625B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105070667A (zh) * | 2015-09-02 | 2015-11-18 | 华天科技（昆山）电子有限公司 | 图像传感芯片封装方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106098625A (zh) | 2016-11-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN106098625B (zh) | 等离子划片的芯片包封结构及制作方法 | |
| US10050006B2 (en) | Chip package and method for forming the same | |
| EP2534677B1 (en) | Thin wafer carrier | |
| US8697542B2 (en) | Method for thin die-to-wafer bonding | |
| US9355881B2 (en) | Semiconductor device including a dielectric material | |
| US9153528B2 (en) | Chip package and method for forming the same | |
| CN103390601B (zh) | 晶片封装体及其形成方法 | |
| CN105514038A (zh) | 切割半导体晶片的方法 | |
| JP2002100588A (ja) | 半導体装置の製造方法 | |
| KR20150082363A (ko) | 웨이퍼 레벨 패키징 회로 장치를 위한 집적형 접합선 스페이서 | |
| CN101752273B (zh) | 半导体器件的制造方法 | |
| TW201227937A (en) | Image sensor chip package and method for forming the same | |
| TW200910435A (en) | Method of wafer-level segmenting capable of protecting contact pad | |
| US20180233470A1 (en) | Handling thin wafer during chip manufacture | |
| US20100081257A1 (en) | Dice by grind for back surface metallized dies | |
| CN106876289B (zh) | 一种芯片的封装方法 | |
| US9064950B2 (en) | Fabrication method for a chip package | |
| TWI525763B (zh) | 晶片封裝體及其形成方法 | |
| US11137559B2 (en) | Optical chip package and method for forming the same | |
| US9623527B2 (en) | Component carrier assembly having a trench structure which separates component carrier regions, and method for producing a plurality of component carrier regions | |
| US9824912B2 (en) | Method of transforming an electronic device | |
| US11390519B2 (en) | Method for manufacturing a MEMS sensor | |
| CN107833860B (zh) | 一种芯片的封装方法 | |
| CN205959968U (zh) | 等离子划片的芯片包封结构 | |
| US7985662B2 (en) | Method for manufacturing dies formed with a dielectric layer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |