CN111199887B - 芯片封装体的制造方法 - Google Patents
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Abstract
本发明关于一种芯片封装体的制造方法，提供晶圆，其具有相对的第一和第二表面。形成第一黏着层和第一载板覆盖第一表面。由第二表面朝第一表面薄化晶圆。形成第一绝缘层覆盖第二表面。形成第二黏着层和第二载板覆盖第一绝缘层。将第一黏着层加热至第一温度以移除第一载板和第一黏着层。形成多个凹槽贯穿晶圆。形成第三黏着层和第三载板覆盖第一表面。将第二黏着层加热至第二温度以移除第二载板和第二黏着层。形成第二绝缘层填充凹槽及覆盖第一表面。将第三黏着层加热至第三温度以移除第三载板和第三黏着层。沿各凹槽切割第一绝缘层和第二绝缘层。上述方法可以避免产生对位偏移的问题。
Description
技术领域
本发明是关于一种芯片封装体的制造方法。
背景技术
传统的芯片封装制程是对切割自晶圆的半导体晶粒逐一进行封装，相当耗时费工。或者，将切割自晶圆的半导体晶粒逐一排列于载板上进行封装后重新切割成芯片封装体，这种芯片封装体的制造方法也相当耗时费工，且容易产生对位偏移的问题。
发明内容
有鉴于此，本发明的目的在于提出一种可解决上述问题的芯片封装体的制造方法。
本发明的方法是提供一种芯片封装体的制造方法包含以下步骤：首先，提供晶圆，此晶圆具有第一表面及与其相对的第二表面，且包含多个导电凸块位于第一表面上。形成第一黏着层和第一载板覆盖导电凸块和第一表面，其中第一黏着层位于第一载板与第一表面之间。由第二表面朝第一表面薄化晶圆。形成第一绝缘层覆盖第二表面。形成第二黏着层和第二载板覆盖第一绝缘层，其中第二黏着层位于第二载板与第一绝缘层之间。将第一黏着层加热至第一温度，以移除第一载板和第一黏着层。形成多个凹槽贯穿晶圆。形成第三黏着层和第三载板覆盖导电凸块，其中第三黏着层位于第三载板与导电凸块之间。将第二黏着层加热至第二温度，以移除第二载板和第二黏着层。形成第二绝缘层填充凹槽及覆盖第一表面并暴露出导电凸块。将第三黏着层加热至第三温度，以移除第三载板和第三黏着层。沿着各凹槽切割第一绝缘层和第二绝缘层，以形成多个芯片封装体。
根据本发明一实施方式，在形成第二绝缘层的步骤中，第二绝缘层更延伸覆晶圆的侧壁和第二绝缘层的侧壁。
根据本发明一实施方式，第一温度为70℃-90℃。
根据本发明一实施方式，第二温度为110℃-130℃。
根据本发明一实施方式，第三温度为140℃-160℃。
本发明的另一方法是提供一种芯片封装体的制造方法包含以下步骤：首先，提供晶圆，此晶圆具有第一表面及与其相对的第二表面，且包含多个导电凸块位于第一表面上。形成第一黏着层和第一载板覆盖导电凸块和第一表面，其中第一黏着层位于第一载板与第一表面之间。由第二表面朝第一表面薄化晶圆。形成第一绝缘层覆盖第二表面。形成第二黏着层和第二载板覆盖第一绝缘层，其中第二黏着层位于第二载板与第一绝缘层之间。将第一黏着层加热至第一温度，以移除第一载板和第一黏着层。形成多个凹槽贯穿晶圆。形成第二绝缘层填充凹槽及覆盖第一表面，且导电凸块暴露在第二绝缘层之外。形成第三黏着层和第三载板覆盖导电凸块，其中第三黏着层位于第三载板与导电凸块之间。将第二黏着层加热至第二温度，以移除第二载板和第二黏着层。将第三黏着层加热至第三温度，以移除第三载板和第三黏着层。沿着各凹槽切割第一绝缘层和第二绝缘层，以形成多个芯片封装体。
根据本发明一实施方式，在形成第二绝缘层的步骤中，第二绝缘层更延伸覆晶圆的侧壁。
根据本发明一实施方式，在将第二黏着层加热至第二温度的步骤之后且在将第三黏着层加热至第三温度的步骤之前，更包含形成激光标记在第一绝缘层上。
根据本发明一实施方式，第一温度为70℃-90℃。
根据本发明一实施方式，第二温度为110℃-130℃。
根据本发明一实施方式，第三温度为140℃-160℃。
上述方法可以避免产生对位偏移的问题。
附图说明
为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附图式的说明如下：
图1示出本发明的一实施方式的芯片封装体制造方法的流程图。
图2示出本发明另一实施方式的芯片封装体制造方法的流程图。
图3至14示出本发明一实施方式的芯片封装体制造方法中各制程阶段的剖面示意图。
图15至18示出本发明另一实施方式的芯片封装体制造方法中各制程阶段的剖面示意图。
符号说明
100、200：方法 30：晶圆
30S：侧壁 30T1：厚度
30T2：厚度 301：第一表面
302：第二表面 303：导电凸块
303H：高度 304：侧壁
312：第一黏着层 314：第一载板
320：第一绝缘层 322：侧壁
332：第二黏着层 334：第二载板
340：凹槽 340C：中心
340W：宽度 352：第三黏着层
354：第三载板 360：第二绝缘层
370：切割胶带 CW：切割宽度
Tf：总厚度 T1：第一温度
T2：第二温度 T3：第三温度
S101、S102、S103、S104、S105、S106：步骤
S107、S108、S109、S110、S111、S112：步骤
S208、S209、S310、S211、S212：步骤
具体实施方式
为了使本发明内容的叙述更加详尽与完备，下文针对了本发明的实施方法与具体实施例提出了说明性的描述；但这并非实施或运用本发明具体实施例的唯一形式。以下所揭露的各实施例，在有益的情形下可相互组合或取代，也可在实施例中附加其他的实施例，而无须进一步的记载或说明。
在以下描述中，将详细叙述许多特定细节以使读者能够充分理解以下的实施例。然而，可在无此等特定细节的情况下实践本发明的实施例。在其他情况下，为简化图式，熟知的结构与装置仅示意性地示出于图中。
本发明的方法是提供一种芯片封装体的制造方法，通过此制造方法可以减少制程时数和成本，也不会产生对位偏移的问题。图1示出本发明的实施方式的芯片封装体的制造方法的流程图。图3至14示出本发明一实施方式的芯片封装体的制造方法中各制程阶段的剖面示意图。如图1所示，方法100包含步骤S101、步骤S102、步骤S103、步骤S104、步骤S105、步骤S106、步骤S107、步骤S108、步骤S109、步骤S110、步骤S111以及步骤S112。
在步骤S101中，提供晶圆30，如图3所示。具体的说，晶圆30具有第一表面301及与其相对的第二表面302，且晶圆30包含多个导电凸块303位于第一表面301上。在实施例中，晶圆30可包含硅(silicon)、锗(Germanium)或III-V族元素，但不以此为限。在多个实施例中，晶圆30包含多个导电垫(图未示)位于第一表面301上，且上述导电凸块303位于导电垫上。在一些实施例中，晶圆30具有一厚度30T1为525至725微米，例如可为550微米、575微米、600微米、625微米、650微米、675微米或700微米。
在实施例中，导电凸块303各自具有一高度303H为20至45微米，例如可为22微米、24微米、26微米、28微米、30微米、32微米、34微米、36微米、38微米、40微米、42微米或44微米。在多个实施例中，形成导电凸块303的方法例如包括下列步骤。首先，在晶圆30的第一表面301上形成一图案化掩模(图未示)，而图案化掩模具有多个开口(图未示)，以使晶圆30第一表面301的一部分由开口中暴露出来。之后，通过电镀制程在开口中形成导电凸块303。在一些实施例中，导电凸块303包含金(gold)、锡(tin)、铜(copper)、镍(nickel)或其他合适的金属材料。
在某些实施例中，可以在导电凸块303的表面上形成表面处理层(图未示)于导电凸块303上。在一些实施例中，表面处理层可为单层结构或是由不同材料的子层所组成的多层结构，例如可为包含镍层以及位于镍层上的金层的金属层，或者是锡层等，但不限于此。表面处理层的形成方法包括但不限于物理方式，例如电镀镍金和喷锡，或者化学方式，例如化镍浸金(Electroless Nickel Immersion Gold，ENIG)。表面处理层可以防止导电凸块303接触空气而被氧化。
在步骤S102中，形成第一黏着层312和第一载板314覆盖这些导电凸块303和第一表面301，如图4所示。具体的说，第一黏着层312是位于第一载板314与第一表面301之间。第一黏着层312能减少后续薄化制程中产生的应力，因此降低了晶圆破裂的风险。在实施例中，第一黏着层312包含紫外光解胶(UV release adhesive)或热释放胶(thermal releaseadhesive)。在此，须说明的是，第一黏着层312的热解温度为约70℃至90℃，例如为72℃、75℃、77℃、80℃、82℃、85℃或87℃。在实施例中，形成第一黏着层312的方式例如可以是旋转涂布(spincoating)，但不以此方式为限。第一载板314可以对晶圆30提供较佳的保护效果，因此，第一载板314可以是硬质绝缘基板，比如是玻璃基板、陶瓷基板、蓝宝石基板或石英基板，但不限于此。
在步骤S103中，由第二表面302朝第一表面301薄化晶圆30，如第5图所示。薄化晶圆30的方式例如可以使用化学机械研磨(chemical-mechanical polishing)、干蚀刻等适当的制程方法进行，以让欲计要形成的芯片封装体具有较小的尺寸。在一些实施例中，在薄化晶圆30的步骤S103之后，晶圆30的厚度30T2为100至200微米，例如110微米、120微米、130微米、140微米、150微米、160微米、170微米、180微米或190微米。
在步骤S104中，形成第一绝缘层320覆盖第二表面302，如图6所示。第一绝缘层320可以作为芯片封装体的封装层，用以保护晶圆30的第二表面302。在多个实施例中，第一绝缘层320所使用的材料可以是聚亚酰胺(polyimide)、环氧树脂(Epoxy)或其它合适的绝缘材料。在实施例中，可以通过印刷或旋转涂布的方式来形成第一绝缘层320，但不以此为限。于本实施例中，在形成第一绝缘层320的步骤S104之后，晶圆30和第一绝缘层320具有一总厚度Tf为120至210微米，例如可为125微米、130微米、135微米、140微米、145微米、150微米、155微米、160微米、165微米、170微米、175微米、180微米、185微米、190微米、195微米、200微米或205微米。
在步骤S105中，形成第二黏着层332和第二载板334覆盖第一绝缘层320，如图7所示。具体的说，第二黏着层332位于第二载板334与第一绝缘层320之间。第二黏着层332能减少后续在形成凹槽时所产生的应力，进而降低晶圆破裂的风险。在实施例中，第二黏着层332包含紫外光解胶(UV release adhesive)或热释放胶(thermal release adhesive)。在此，须说明的是，第二黏着层332的热解温度为约110℃至130℃，例如为112℃、115℃、117℃、120℃、122℃、125℃或127℃。在实施例中，形成第二黏着层332的方式例如可以是旋转涂布(spin coating)，但不以此方式为限。第二载板334可以对晶圆30提供较佳的保护效果，因此，第二载板334可以是硬质绝缘基板，比如是玻璃基板、陶瓷基板、蓝宝石基板或石英基板，但不限于此。
在步骤S106中，于第一温度T1下加热，以移除第一载板314和第一黏着层312，如图8所示。在实施例中，第一温度T1为70℃至90℃，例如可为72℃、75℃、77℃、80℃、82℃、85℃或87℃。更详细的说，由于第一黏着层312的热解温度为约70℃至90℃，而第二黏着层332的热解温度为约110℃至130℃，因此在加热至第一温度T1(70℃至90℃)的情况下，会使得第一载板314可以随着第一黏着层312的黏性下降得以一并脱落，而第二载板334仍通过第二黏着层332黏附在第一绝缘层320下。
在步骤S107中，形成多个凹槽340贯穿晶圆30，如图9所示。具体的说，这些凹槽340是由晶圆30的第一表面301穿透至第二表面302，然而，并没有贯穿第一绝缘层320。在完成此步骤S107之后，晶圆30被分开成多个芯片，且这些芯片通过第一绝缘层320使得芯片之间的相对位置维持不变。如此，可以解决先前技术中对位偏移的问题。在多个实施例中，可使用刀轮切割、激光切割或水刀切割来实现此步骤S107。在实施例中，各凹槽340具有一宽度340W为50至60微米，举例来说，宽度340W可以为51微米、52微米、53微米、54微米、55微米、56微米、57微米、58微米或59微米，但不限于此。
在步骤S108中，形成第三黏着层352和第三载板354覆盖这些导电凸块303，如图10所示。具体的说，第三黏着层352位于第三载板354与这些导电凸块303之间。在一些实施例中，如图10所示之第三黏着层352与晶圆30的第一表面301间隔一距离。在其他实施例中，第三黏着层352是接触晶圆30的第一表面301。在实施例中，第三黏着层352包含紫外光解胶(UV release adhesive)或热释放胶(thermal release adhesive)。在此，须说明的是，第三黏着层352的热解温度为约140℃至160℃，例如为142℃、145℃、147℃、150℃、152℃、155℃或157℃。在实施例中，形成第三黏着层352的方式例如可以是旋转涂布(spin coating)，但不以此方式为限。第三载板354可以提供后续在形成第二绝缘层时的载台。在实施例中，第三载板354可以是硬质绝缘基板，比如是玻璃基板、陶瓷基板、蓝宝石基板或石英基板，但不限于此。此外，可以在执行步骤S108之后，将如图10所示出的结构上下翻转，使得第三载板354位于第二载板334的下方，以利后续制程的进行。
在步骤S109中，于第二温度T2下加热，以移除第二载板334和第二黏着层332，如图11所示。在实施例中，第二温度T2为110℃至130℃，例如为112℃、115℃、117℃、120℃、122℃、125℃或127℃。更详细的说，由于第二黏着层332的热解温度为约110℃至130℃，而第三黏着层352的热解温度为约140℃至160℃，因此在加热至第二温度T2(110℃至130℃)的情况下，会使得第二载板334可以随着第二黏着层332的黏性下降得以一并脱落，而第三载板354仍通过第三黏着层352黏附在导电凸块303的表面上。
在步骤S110中，形成第二绝缘层360填充这些凹槽340及覆盖第一表面301，如图12所示。第二绝缘层360可以作为芯片封装体的封装层，用以保护晶圆30的第一表面301。在一些实施方式中，第二绝缘层360还覆盖第一绝缘层320的侧壁322和晶圆30的侧壁304。第二绝缘层360可以作为芯片封装体的封装层，用以保护晶圆30的第一表面301。在实施例中，第二绝缘层360所使用的材料可以是聚亚酰胺(polyimide)、环氧树脂(Epoxy)或其它合适的绝缘材料。在实施例中，可以通过底胶填充(underfill)的方式来形成第二绝缘层360。
在某些实施例中，可以在形成第二绝缘层360的步骤S110之后，在每个芯片的第一绝缘层320上设置激光标记(Laser Mark)(图未示)，用以标示后续形成芯片封装体的产品名称。
在步骤S111中，于第三温度T3下加热，以移除第三载板354和第三黏着层352，如图13所示。在实施例中，第三温度T3为140℃至160℃，例如为142℃、145℃、147℃、150℃、152℃、155℃或157℃。更详细的说，由于第三黏着层352的热解温度为约140℃至160℃，因此在加热至第三温度T3(140℃至160℃)的情况下，会使得第三载板354可以随着第三黏着层352的黏性下降得以一并脱落。由于第三黏着层352黏覆在导电凸块303的表面上，当第三载板354与第三黏着层352脱落后，可使导电凸块303的表面暴露在外。
在步骤S112中，沿着各凹槽340切割第一绝缘层320和第二绝缘层360，以形成多个芯片封装体，如图14所示。在多个实施例中，可使用刀轮切割、激光切割或水刀切割来实现此步骤S112。于本实施例中，沿着各凹槽340的中心340C切割第一绝缘层320和第二绝缘层360。在实施例中，步骤S112的切割宽度CW为18至22微米，例如可为18.5微米、19.0微米、19.5微米、20.0微米、20.5微米、21.0微米或21.5微米。须说明的是，由于切割宽度CW小于凹槽304的宽度304W，因此在执行步骤S112之后所得到的每个芯片封装体，其邻近凹槽304中心304C的侧壁仍具有部分的第二绝缘层360保护晶圆30。换言之，每个芯片封装体的各个表面皆有第一绝缘层320和第二绝缘层360的保护，并仅暴露出导电凸块303作为外部电性连接之用。在其他实施方式中，如图14所示，可以在执行步骤S112之前，可先将如图13所示出的结构上下翻转并置于一切割胶带370上，然后再进行切割第一绝缘层320和第二绝缘层360的步骤S112。更具体的说，第一绝缘层320是位于晶圆30第二表面302与切割胶带370之间。在多个实施例中，切割胶带370可以为蓝膜UV胶带(blue tape)。
以下简述根据本发明另一实施方式的芯片封装体的制造方法。图2示出本发明另一实施方式的芯片封装体的制造方法的流程图。第15至18图示出本发明另一实施方式的芯片封装体的制造方法中各制程阶段的剖面示意图。如图2所示，方法200包含步骤S101至步骤S107、步骤S208、步骤S209、步骤S210、步骤S211以及步骤S212，其中步骤S101至步骤S107已于详述于前文，下文将不再重复赘述。
请参阅图15，可以在步骤S107之后，继续执行步骤S208，形成第二绝缘层360填充凹槽340及覆盖第一表面301，且导电凸块303暴露在第二绝缘层360之外。第二绝缘层360可以作为芯片封装体的封装层，用以保护芯片封装体，下文将更详细叙述。在一些实施方式中，第二绝缘层360还覆盖第一绝缘层320的侧壁322和晶圆30的侧壁304。在一些实施例中，第二绝缘层360所使用的材料可以是聚亚酰胺(polyimide)、环氧树脂(Epoxy)或其它合适的绝缘材料。在实施例中，可以通过底胶填充(underfill)的方式来形成第二绝缘层360。或者，可以先通过印刷、涂布或封胶(molding)的方式填充凹槽340并全面覆盖晶圆30的第一表面301，然后再通过平坦化制程，例如化学机械研磨、机械刷磨、平坦性化学蚀刻、抛光制程、电解蚀刻或电解抛光蚀刻等，使得导电凸块303暴露在第二绝缘层360之外。
在步骤S209中，形成第三黏着层352和第三载板354覆盖这些导电凸块303和第一表面301，如图16所示。具体的说，第三黏着层352位于第三载板354与第一表面301之间。有关第三黏着层352和第三载板354的详细说明已记载于上文，在此不赘述。第三载板354可以提供后续在形成激光标记时的载台，以避免晶圆30产生翘曲。
在步骤S210中，于第二温度T2下加热，以移除第二载板334和第二黏着层332，如图17所示。在实施例中，第二温度T2为110℃至130℃，例如为112℃、115℃、117℃、120℃、122℃、125℃或127℃。更详细的说，由于第二黏着层332的热解温度为约110℃至130℃，而第三黏着层352的热解温度为约140℃至160℃，因此在加热至第二温度T2(110℃至130℃)的情况下，会使得第二载板334可以随着第二黏着层332的黏性下降得以一并脱落，而第三载板354仍通过第三黏着层352黏附在晶圆30的第一表面301上。
在某些实施例中，可以在移除第二载板334和第二黏着层332的步骤S210之后，在每个芯片的第一绝缘层320上设置激光标记(Laser Mark)(图未示)，用以标示后续形成芯片封装体的产品名称。
在步骤S211中，于第三温度T3下加热，以移除第三载板354和第三黏着层352，如图18所示。在实施例中，第三温度T3为140℃至160℃，例如为142℃、145℃、147℃、150℃、152℃、155℃或157℃。更详细的说，由于第三黏着层352的热解温度为约140℃至160℃，因此在加热至第三温度T3(140℃至160℃)的情况下，会使得第三载板354可以随着第三黏着层352的黏性下降得以一并脱落。
在步骤S212中，沿着各凹槽340切割第一绝缘层320和第二绝缘层360，以形成多个芯片封装体，如图18所示。在多个实施例中，可使用刀轮切割、激光切割或水刀切割来实现此步骤S212。于本实施例中，沿着各凹槽340的中心340C切割第一绝缘层320和第二绝缘层360。在实施例中，步骤S212的切割宽度CW为18至22微米，例如可为18.5微米、19.0微米、19.5微米、20.0微米、20.5微米、21.0微米或21.5微米。须说明的是，由于切割宽度CW小于凹槽304的宽度304W，因此在执行步骤S212之后所得到的每个芯片封装体，其邻近凹槽304中心304C的侧壁仍具有部分的第二绝缘层360保护晶圆30。换言之，每个芯片封装体的各个表面皆有第一绝缘层320和第二绝缘层360的保护，并仅暴露出导电凸块303作为外部电性连接之用。在其他实施方式中，如图18所示，可以在执行步骤S211之后，将位在晶圆30第二表面302下的第一绝缘层320置于一切割胶带370上，然后再进行切割第一绝缘层320和第二绝缘层360的步骤S212。更具体的说，第一绝缘层320是位于晶圆30第二表面302与切割胶带370之间。在多个实施例中，切割胶带370可以为蓝膜UV胶带(blue tape)。
在多个实例中，芯片封装体可用以封装光感测组件或发光组件。然其应用不限于此，举例来说，其可应用于各种包含离散组件、主动组件或被动组件(active or passiveelements)、数字电路或模拟电路(digital or analog circuits)等集成电路的电子组件(electronic components)，例如是有关于光电组件(opto electronic devices)、微机电***(Micro Electro Mechanical System；MEMS)、微流体***(micro fluidic systems)、或利用热、光线及压力等物理量变化来测量的物理传感器(Physical Sensor)。特别是可选择使用晶圆级封装(wafer scale package；WSP)制程对影像感测组件、发光二极管(light-emitting diodes；LEDs)或非发光二极管(二极管组件)、太阳能电池(solar cells)、射频组件(RF circuits)、加速计(accelerators)、陀螺仪(gyroscopes)、微制动器(microactuators)、表面声波组件(surface acoustic wave devices)、压力传感器(processsensors)或喷墨头(ink printer heads)等半导体芯片进行封装。
综上所述，本发明的芯片封装体的制造方法不但可以减少制程时数和成本，也不会产生对位偏移的问题。
以上所述，仅是本发明的较佳实施例而已，并非对本发明做任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述发明的技术内容做出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (10)
1.一种芯片封装体的制造方法，其特征在于，包含：
提供晶圆，该晶圆具有第一表面及与其相对的第二表面，且该晶圆包含多个导电凸块位于该第一表面上；
形成第一黏着层和第一载板覆盖所述导电凸块和该第一表面，其中该第一黏着层位于该第一载板与该第一表面之间；
由该第二表面朝该第一表面薄化该晶圆；
形成第一绝缘层覆盖该第二表面；
形成第二黏着层和第二载板覆盖该第一绝缘层，其中该第二黏着层位于该第二载板与该第一绝缘层之间；
将该第一黏着层加热至第一温度，以移除该第一载板和该第一黏着层；
形成多个凹槽贯穿该晶圆；
形成第三黏着层和第三载板覆盖所述导电凸块，其中该第三黏着层位于该第三载板与所述导电凸块之间；
将该第二黏着层加热至第二温度，以移除该第二载板和该第二黏着层；
形成第二绝缘层填充所述凹槽及覆盖该第一表面，其中该第二绝缘层更延伸覆盖该晶圆的侧壁和该第一绝缘层的侧壁；
将该第三黏着层加热至第三温度，以移除该第三载板和该第三黏着层；以及
沿着各该凹槽切割该第一绝缘层和该第二绝缘层，以形成多个芯片封装体。
2.如权利要求1所述的芯片封装体的制造方法，其特征在于，其中该第一温度为70℃-90℃。
3.如权利要求1所述的芯片封装体的制造方法，其特征在于，其中该第二温度为110℃-130℃。
4.如权利要求1所述的芯片封装体的制造方法，其特征在于，其中该第三温度为140℃-160℃。
5.一种芯片封装体的制造方法，其特征在于，包含：
提供晶圆，该晶圆具有第一表面及与其相对的第二表面，且该晶圆包含多个导电凸块位于该第一表面上；
形成第一黏着层和第一载板覆盖所述导电凸块和该第一表面，其中该第一黏着层位于该第一载板与该第一表面之间；
由该第二表面朝该第一表面薄化该晶圆；
形成第一绝缘层覆盖该第二表面；
形成第二黏着层和第二载板覆盖该第一绝缘层，其中该第二黏着层位于该第二载板与该第一绝缘层之间；
将该第一黏着层加热至第一温度，以移除该第一载板和该第一黏着层；
形成多个凹槽贯穿该晶圆；
形成第二绝缘层填充所述凹槽及覆盖该第一表面，且所述导电凸块暴露在该第二绝缘层之外；
形成第三黏着层和第三载板覆盖所述导电凸块，其中该第三黏着层位于该第三载板与所述导电凸块之间；
将该第二黏着层加热至第二温度，以移除该第二载板和该第二黏着层；
将该第三黏着层加热至第三温度，以移除该第三载板和该第三黏着层；以及
沿着各该凹槽切割该第一绝缘层和该第二绝缘层，以形成多个芯片封装体。
6.如权利要求5所述的芯片封装体的制造方法，其特征在于，在形成该第二绝缘层的步骤中，该第二绝缘层更延伸覆该晶圆的侧壁。
7.如权利要求5所述的芯片封装体的制造方法，其特征在于，在将该第二黏着层加热至该第二温度的步骤之后且在将该第三黏着层加热至该第三温度的步骤之前，更包含形成激光标记在该第一绝缘层上。
8.如权利要求5所述的芯片封装体的制造方法，其特征在于，其中该第一温度为70℃-90℃。
9.如权利要求5所述的芯片封装体的制造方法，其特征在于，其中该第二温度为110℃-130℃。
10.如权利要求5所述的芯片封装体的制造方法，其特征在于，其中该第三温度为140℃-160℃。
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN104979426A (zh) * | 2014-04-03 | 2015-10-14 | 精材科技股份有限公司 | 晶片封装体的制造方法 |
| CN107134438A (zh) * | 2016-02-26 | 2017-09-05 | 商升特公司 | 半导体器件和在半导体管芯周围形成绝缘层的方法 |
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