CN111463134A - 芯片封装体的制造方法 - Google Patents
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Abstract
一种芯片封装体的制造方法包含以下操作。提供晶圆，此晶圆具有上表面及与其相对的下表面，且包含多个导电垫位于上表面。形成多个导电凸块分别位于对应的导电垫上。由下表面朝上表面薄化晶圆。形成绝缘层于下表面下方。刻蚀晶圆的上表面以形成多个沟槽，且这些沟槽暴露出绝缘层。形成钝化层覆盖各沟槽的内壁。沿着各沟槽切割钝化层和绝缘层，以形成多个芯片封装体。上述方法可以避免产生对位偏移的问题。
Description
技术领域
本发明是关于一种芯片封装体的制造方法。
背景技术
传统的芯片封装工艺是对切割自晶圆的半导体晶粒逐一进行封装，相当耗时费工。或者，将切割自晶圆的半导体晶粒逐一排列于载板上进行封装后重新切割成芯片封装体，这种芯片封装体的制造方法也相当耗时费工，且容易产生对位偏移的问题。
发明内容
有鉴于此，本发明的一目的在于提出一种可解决上述问题的芯片封装体的制造方法，其沿着各沟槽切割钝化层和绝缘层，以形成多个芯片封装体，该方法可以避免产生对位偏移的问题。
本发明的方法是提供一种芯片封装体的制造方法包含以下步骤：首先，提供晶圆，此晶圆具有上表面及与其相对的下表面，且包含多个导电垫位于上表面上。形成多个导电凸块分别位于对应的这些导电垫上。由下表面朝上表面薄化晶圆。形成绝缘层于下表面下方。刻蚀晶圆的上表面以形成多个沟槽，且这些沟槽暴露出绝缘层。形成钝化层覆盖各沟槽的内壁。沿着各沟槽切割钝化层和绝缘层，以形成多个芯片封装体。
根据本发明一实施方式，钝化层延伸覆盖上表面并暴露出导电凸块。
根据本发明一实施方式，在提供晶圆的步骤之后，晶圆具有第一厚度为525至725微米。
根据本发明一实施方式，各沟槽具有宽度为50微米至60微米，且具有深度为55微米至105微米。
根据本发明一实施方式，在薄化晶圆的步骤之后，晶圆和导电凸块具有第二厚度为100至150微米。
本发明的优点及其效果在于，形成钝化层覆盖各沟槽的内壁。沿着各沟槽切割钝化层和绝缘层，以形成多个芯片封装体。上述方法可以避免产生对位偏移的问题。
附图说明
为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附图式的说明如下：
图1绘示本发明一实施方式的芯片封装体制造方法的流程图。
图2A至2G绘示本发明一实施方式的芯片封装体制造方法中各工艺阶段的剖面示意图。
【主要元件符号说明】
300：方法 20：晶圆
20T1：第一厚度 20T2：第二厚度
210：上表面 220：下表面
230：导电垫 240：沟槽
240D：深度 240W：宽度
250：钝化层 260：导电凸块
270：绝缘层 CW：切割宽度
Tf：总厚度 S310、S320、S330、S340：步骤
S350、S360、S370：步骤
具体实施方式
为了使本揭示内容的叙述更加详尽与完备，下文针对了本发明的实施方法与具体实施例提出了说明性的描述；但这并非实施或运用本发明具体实施例的唯一形式。以下所揭露的各实施例，在有益的情形下可相互组合或取代，也可在一实施例中附加其他的实施例，而无须进一步的记载或说明。
在以下描述中，将详细叙述许多特定细节以使读者能够充分理解以下的实施例。然而，可在无此等特定细节的情况下实践本发明的实施例。在其他情况下，为简化图式，熟知的结构与装置仅示意性地绘示于图中。
本发明的一方法是提供一种芯片封装体的制造方法，藉由此制造方法可以减少工艺时数和成本，也不会产生对位偏移的问题。图1绘示本发明一实施方式的芯片封装体的制造方法的流程图。图2A至2G绘示本发明一实施方式的芯片封装体制造方法中各工艺阶段的剖面示意图。如图1所示，方法300包含步骤S310、步骤S320、步骤S330、步骤S340、步骤S350、步骤S360及步骤S370。
在步骤S310中，提供晶圆20，如图2A所示。具体的说，晶圆20具有上表面210及与其相对的下表面220，且晶圆20包含多个导电垫230位于上表面210。在一实施例中，晶圆20可包含硅(silicon)、锗(Germanium)或III-V族元素，但不以此为限。在多个实施例中，导电垫230包含铜(copper)、镍(nickel)、锡(tin)或其他合适的导电材料。在一些实施例中，晶圆20具有第一厚度20T1为525至725微米，例如可为550微米、575微米、600微米、625微米、650微米、675微米或700微米。
在步骤S320中，形成多个导电凸块260分别位于对应的导电垫230上，如图2B所示。在一实施例中，导电凸块260具有高度为20至45微米，例如可为22微米、24微米、26微米、28微米、30微米、32微米、34微米、36微米、38微米、40微米、42微米或44微米。
在多个实方式中，可以在形成导电凸块260的步骤S320之后，形成一表面处理层(图未示)于导电凸块260上。在一些实施例中，表面处理层可为单层结构或是由不同材料的子层所组成的多层结构，其中单层结构例如可为镍层或锡层等，多层结构例如可为镍层和金层的迭层等，但不限于此。表面处理层的形成方法包括但不限于物理方式，例如电镀镍金和喷锡，或者化学方式，例如化镍浸金(Electroless Nickel Immersion Gold，ENIG)。表面处理层可以防止导电凸块接触空气而被氧化。
在步骤S330中，由下表面220朝上表面210薄化晶圆20，如图2C所示。薄化晶圆20的方式例如可以使用化学机械研磨(chemical-mechanical polishing)、干式刻蚀等适当的工艺方法进行，以让最后形成的芯片封装体具有较小的尺寸。在一些实施例中，在薄化晶圆20的步骤S330之后，晶圆20和导电凸块260共同具有第二厚度20T2为100至150微米，例如110微米、115微米、120微米、125微米、130微米、135微米、140微米或145微米。
在步骤S340中，形成绝缘层270于下表面220下方，如图2D所示。绝缘层270可以作为芯片封装体的封装层，用以保护芯片封装体的下表面。于本实施例中，在形成绝缘层270的步骤S10之后，晶圆20和绝缘层270具有总厚度Tf为120至210微米，例如可为125微米、130微米、135微米、140微米、145微米、150微米、155微米、160微米、165微米、170微米、175微米、180微米、185微米、190微米、195微米、200微米或205微米。
在步骤S350中，刻蚀晶圆20的上表面210以形成多个沟槽240，且这些沟槽240暴露出绝缘层270，如图2E所示。在本实施方式中，是使用干式刻蚀，例如电浆(Plasma)，来实现步骤S350。在一实施例中，各沟槽240具有宽度240W为50微米至60微米，且具有深度240D为55微米至105微米。举例来说，宽度240W可以为52微米、54微米、56微米或58微米，且深度240D可以为60微米、65微米、70微米、75微米、80微米、85微米、90微米、95微米或100微米，但不限于此。
在步骤S360中，形成钝化层250覆盖沟槽240的内壁，如图2F所示。在一些实施方式中，钝化层250更延伸覆盖晶圆20的上表面210并暴露出导电凸块260。应注意，钝化层250也可以作为后续形成芯片封装体的封装层，用以保护芯片封装体的上表面及侧壁。
在某些实施例中，可以在形成沟槽240的步骤S350之后或者可以在形成钝化层250的步骤S360之后，在每个对应的芯片的绝缘层270上设置激光标记(Laser Mark)(图未示)编码。
在步骤S370中，沿着各沟槽240切割钝化层250和绝缘层270，以形成多个芯片封装体，如图2G所示。在一实施例中，例如可沿着各沟槽240的中心切割钝化层250和绝缘层270，以形成多个芯片封装体。在多个实施例中，可使用刀轮切割、激光切割或水刀切割来实现此步骤S370。于本实施例中，沿着各沟槽240切割钝化层250和绝缘层270的切割宽度CW为15至22微米，例如可为15.5微米、16.0微米、16.5微米、17.0微米、17.5微米、18.0微米、18.5微米、19.0微米、19.5微米、20.0微米、20.5微米、21.0微米或21.5微米。须说明的是，由于切割宽度CW小于沟槽240的宽度240W，因此在执行步骤S370之后所得到的每个芯片封装体，其邻近沟槽240中心的侧壁仍具有部分的钝化层250来保护芯片封装体。换言之，每个芯片封装体的各个表面皆有钝化层250和绝缘层270的保护，并仅暴露出导电凸块260作为外部电性连接之用。
在多个实例中，芯片封装体可用以封装光感测组件或发光组件。然其应用不限于此，举例来说，其可应用于各种包含离散组件、主动组件或被动组件(active or passiveelements)、数字电路或模拟电路(digital or analog circuits)等集成电路的电子组件(electronic components)，例如是有关于光电组件(opto electronic devices)、微机电***(Micro Electro Mechanical System，MEMS)、微流体***(micro fluidic systems)、或利用热、光线及压力等物理量变化来测量的物理传感器(Physical Sensor)。特别是可选择使用晶圆级封装(wafer scale package，WSP)工艺对影像感测组件、发光二极管(light-emitting diodes，LEDs)、二极管(Diode)、太阳能电池(solar cells)、射频组件(RFcircuits)、加速计(accelerators)、陀螺仪(gyroscopes)、微制动器(micro actuators)、表面声波组件(surface acoustic wave devices)、压力传感器(process sensors)或喷墨头(ink printer heads)等半导体芯片进行封装。
综上所述，本发明的芯片封装体的制造方法不但可以减少工艺时数和成本，也不会产生对位偏移的问题。
以上所述，仅是本发明的较佳实施例而已，并非对本发明做任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (6)
1.一种芯片封装体的制造方法，其特征在于，包含：
提供晶圆，该晶圆具有上表面及与其相对的下表面，该晶圆包含多个导电垫位于该上表面；
形成多个导电凸块分别位于对应的所述导电垫上；
由该下表面朝该上表面薄化该晶圆；
形成绝缘层于该下表面下方；
刻蚀该晶圆的该上表面以形成多个沟槽，且所述沟槽暴露出该绝缘层；
形成钝化层覆盖所述沟槽的内壁；以及
沿着各该沟槽切割该钝化层和该绝缘层，以形成多个芯片封装体。
2.如权利要求1所述的芯片封装体的制造方法，其特征在于，其中该钝化层延伸覆盖该上表面并暴露出所述导电凸块。
3.如权利要求1所述的芯片封装体的制造方法，其特征在于，在提供该晶圆的步骤之后，该晶圆具有第一厚度为525至725微米。
4.如权利要求1所述的芯片封装体的制造方法，其特征在于，其中各该沟槽具有宽度为50微米至60微米，且具有深度为55微米至105微米。
5.如权利要求1所述的芯片封装体的制造方法，其特征在于，在薄化该晶圆的步骤之后，该晶圆具有第二厚度为100至150微米。
6.如权利要求1所述的芯片封装体的制造方法，其特征在于，在薄化该晶圆的步骤之后，该晶圆和所述导电凸块具有第二厚度为100至150微米。
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| WD01 | Invention patent application deemed withdrawn after publication | ||
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Application publication date: 20200728 |