CN110970070B - 半导体器件 - Google Patents

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Abstract

一种半导体器件包括移位写入信号发生电路、移位地址发生电路和存储体地址锁存电路。移位写入信号发生电路被配置为基于模式信号来将写入信号移位，以产生移位写入信号。移位地址发生电路被配置为基于模式信号来将内部地址移位，以产生移位内部地址。存储体地址锁存电路被配置为基于写入信号来锁存和储存内部地址，被配置为基于移位写入信号来锁存和储存移位内部地址，并且被配置为从所储存的内部地址和移位内部地址的所储存的地址产生写入存储体地址。

Description

半导体器件
相关申请的交叉引用
本申请要求2018年10月1日提交的申请号为10-2018-0117097的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本公开的实施例总体而言涉及一种与列操作有关的半导体器件。
背景技术
通常，诸如动态随机存取存储器(DRAM)的每个半导体器件可以包括多个存储体组，所述多个存储体组包括通过地址选中的单元阵列。每个存储体组可以实现为包括多个存储体。半导体器件可以选择多个存储体组中的任意一个，并且可以执行列操作以经由输入/输出(I/O)线来输出储存在选中的存储体组中包括的单元阵列中的数据。
发明内容
根据一个实施例，半导体器件可以包括移位写入信号发生电路、移位地址发生电路和存储体地址锁存电路。移位写入信号发生电路可以被配置为基于模式信号来将写入信号移位，以产生移位写入信号。移位地址发生电路可以被配置为基于模式来将内部地址移位，以产生移位内部地址。存储体地址锁存电路可以被配置为基于写入信号来锁存和储存内部地址，被配置为基于移位写入信号来锁存和储存移位内部地址，并且被配置为从所储存的内部地址和移位内部地址的所储存的地址产生写入存储体地址。
根据一个实施例，半导体器件可以包括移位读取信号发生电路、移位地址发生电路和存储体地址锁存电路。移位读取信号发生电路可以被配置为基于模式信号来将读取信号移位，以产生移位读取信号。移位地址发生电路可以被配置为基于模式信号来将内部地址移位，以产生移位内部地址。存储体地址锁存电路可以被配置为基于读取信号来锁存和储存内部地址，被配置为基于移位读取信号来锁存和储存移位内部地址，并且被配置为从所储存的内部地址和移位内部地址的所储存的地址来产生读取存储体地址。
根据一个实施例，半导体器件包括第一内部地址锁存器、第二内部地址锁存器和管道锁存器。第一内部地址锁存器可以被配置为基于写入信号来锁存内部地址。第二内部地址锁存器可以被配置为基于移位写入信号来锁存移位内部地址。管道锁存器可以被配置为基于写入输入控制信号来储存可以由第一内部地址锁存器锁存的内部地址，被配置为基于写入输入控制信号来储存可以由第二内部地址锁存器锁存的移位内部地址，被配置为基于写入输出控制信号来输出所储存的内部地址以用于产生写入存储体地址，并且被配置为基于写入输出控制信号来输出移位内部地址的所储存的地址以用于产生写入存储体地址。
附图说明
图1是示出根据本公开的实施例的半导体器件的配置的框图。
图2是示出图1的半导体器件中包括的模式信号发生电路的示例的电路图。
图3是示出图1的半导体器件中包括的标志发生电路的示例的框图。
图4是示出图3的标志发生电路中包括的内部写入标志发生电路的示例的电路图。
图5是示出图4的内部写入标志发生电路中包括的第一标志锁存器的示例的电路图。
图6是示出图4的内部写入标志发生电路中包括的第二标志锁存器的示例的电路图。
图7是示出图1的半导体器件中包括的移位写入信号发生电路的示例的电路图。
图8是示出图1的半导体器件中包括的移位读取信号发生电路的示例的电路图。
图9是示出图1的半导体器件中包括的移位地址发生电路的示例的电路图。
图10示出了图1的半导体器件中包括的写入地址控制电路的示例的配置。
图11是示出图1的半导体器件中包括的读取地址控制电路的示例的电路图。
图12是示出图1的半导体器件中包括的存储体地址锁存电路的示例的框图。
图13是示出图12的存储体地址锁存电路中包括的第一存储体地址锁存电路的示例的电路图。
图14和图15是示出参考图1至图13描述的半导体器件的操作的时序图。
图16是示出根据本公开的实施例的半导体器件的配置的框图。
具体实施方式
在下文中将参考附图来描述本公开的各种实施例。然而，本文中描述的实施例仅用于说明性的目的，而非意在限制本公开的范围。
包括多个存储体的半导体器件可以提供各种存储体模式，诸如存储体组模式、8存储体模式和16存储体模式。多个存储体可以构成存储体组。例如，四个存储体可以构成一个存储体组。在存储体组模式下，可以在泡沫时段(bubble period)之前和之后通过一个命令来执行针对包括在存储体组中的一个存储体的列操作。在8存储体模式下，可以通过一个命令来依次执行针对分别包括在两个单独的存储体组中的两个存储体的列操作。在16存储体模式下，可以通过一个命令来依次执行针对分别包括在四个单独的存储体组中的四个存储体的列操作。
如图1中所示，根据实施例的半导体器件100可以包括命令解码器1、地址解码器2、模式信号发生电路3、标志发生电路4、移位写入信号发生电路5、移位读取信号发生电路6、移位地址发生电路7、写入地址控制电路8、读取地址控制电路9以及存储体地址锁存电路10。
命令解码器1可以基于第一命令/地址信号至第L命令/地址信号CA<1:L>和时钟信号CLK来产生第一写入信号EWT、第二写入信号EWTF和读取信号RDTF。第一命令/地址信号至第L命令/地址信号CA<1:L>可以包括由外部设备提供的命令和地址。第一命令/地址信号至第L命令/地址信号CA<1:L>中包括的比特位数“L”可以根据实施例而被设置为不同。
命令解码器1可以对包括在第一命令/地址信号至第L命令/地址信号CA<1:L>中的命令进行解码，以产生第一写入信号EWT和第二写入信号EWTF。第一写入信号EWT可以同步于时钟信号CLK的从逻辑“低”电平到逻辑“高”电平的电平转变发生的时间点(在下文中，被称为上升沿)来产生，而第二写入信号EWTF可以同步于时钟信号CLK的从逻辑“高”电平到逻辑“低”电平的电平转变发生的时间点(在下文中，被称为下降沿)来产生。产生第一写入信号EWT和第二写入信号EWTF的时间点可以根据实施例而被设置为不同。在一些实施例中，第一写入信号EWT和第二写入信号EWTF可以被设置为在相同的时间点产生。用于产生第一写入信号EWT的第一命令/地址信号至第L命令/地址信号CA<1:L>的逻辑电平组合以及用于产生第二写入信号EWTF的第一命令/地址信号至第L命令/地址信号CA<1:L>的逻辑电平组合可以根据实施例而被设置为不同。
命令解码器1可以对包括在第一命令/地址信号至第L命令/地址信号CA<1:L>中的命令进行解码，以产生读取信号RDTF。读取信号RDTF可以同步于时钟信号CLK的下降沿来产生。读取信号RDTF产生的时间点可以根据实施例而被设置为不同。用于产生读取信号RDTF的第一命令/地址信号至第L命令/地址信号CA<1:L>的逻辑电平组合可以根据实施例而被设置为不同。
地址解码器2可以对包括在第一命令/地址信号至第L命令/地址信号CA<1:L>中的地址进行解码，以产生内部地址ICAFF<1:4>。内部地址ICAFF<1:4>可以同步于时钟信号CLK的下降沿来产生。内部地址ICAFF<1:4>产生的时间点可以根据实施例而被设置为不同。用于产生内部地址ICAFF<1:4>的第一命令/地址信号至第L命令/地址信号CA<1:L>的逻辑电平组合可以根据实施例而被设置为不同。
模式信号发生电路3可以基于第一状态信息C41_16b_BL32、第二状态信息C41_8b_BL32、第三状态信息C41_BG_BL32、第四状态信息C21_16b_BL32、第五状态信息C21_8b_BL32和第六状态信息C21_BG_BL32来产生第一模式信号至第三模式信号MD<1:3>。模式信号发生电路3可以基于数据时钟信号(图16的WCK)的频率与时钟信号CLK的频率之比以及关于在列操作中采用的突发长度和存储体模式的信息来选择性地产生第一模式信号至第三模式信号MD<1:3>中的一个。数据时钟信号WCK可以是用于数据的输入/输出(I/O)的内部时钟信号，并且可以从时钟信号CLK来产生。如果数据时钟信号WCK的频率与时钟信号CLK的频率之比为“K”，则意味着数据时钟信号WCLK的频率被设置为时钟信号CLK的频率的“K”倍。在列操作中采用的存储体模式可以被设置为存储体组模式、8存储体模式和16存储体模式中的一个。关于突发长度的信息可以包括通过一个命令而依次输入至半导体器件100或从半导体器件100输出的数据的比特位数。例如，如果突发长度被设置为32，则32比特位数据可以通过一个命令而被依次输入至半导体器件100或从半导体器件100输出。
如果第一状态信息C41_16b_BL32或第二状态信息C41_8b_BL32被产生，则模式信号发生电路3可以产生第一模式信号至第三模式信号MD<1:3>之中的第一模式信号MD<1>。在数据时钟信号WCK的频率与时钟信号CLK的频率之比被设置为4、在16存储体模式下执行列操作并且突发长度被设置为32时，第一状态信息C41_16b_BL32可以被产生。在数据时钟信号WCK的频率与时钟信号CLK的频率之比被设置为4、在8存储体模式下执行列操作并且突发长度被设置为32时，第二状态信息C41_8b_BL32可以被产生。第一状态信息C41_16b_BL32、第二状态信息C41_8b_BL32和第一模式信号MD<1>的逻辑电平可以根据实施例而被设置为不同。
如果第三状态信息C41_BG_BL32、第四状态信息C21_16b_BL32和第五状态信息C21_8b_BL32中的任意一个被产生，则模式信号发生电路3可以产生第一模式信号至第三模式信号MD<1:3>之中的第二模式信号MD<2>。在数据时钟信号WCK的频率与时钟信号CLK的频率之比被设置为4、在存储体组模式中执行列操作并且突发长度被设置为32时，第三状态信息C41_BG_BL32可以被产生。在数据时钟信号WCK的频率与时钟信号CLK的频率之比被设置为2、在16存储体模式下执行列操作并且突发长度被设置为32时，第四状态信息C21_16b_BL32可以被产生。在数据时钟信号WCK的频率与时钟信号CLK的频率之比被设置为2、在8存储体模式下执行列操作并且突发长度被设置为32时，第五状态信息C21_8b_BL32可以被产生。第三状态信息C41_BG_BL32、第四状态信息C21_16b_BL32、第五状态信息C21_8b_BL32和第二模式信号MD<2>的逻辑电平可以根据实施例而被设置为不同。
如果第六状态信息C21_BG_BL32被产生，则模式信号发生电路3可以产生第一模式信号至第三模式信号MD<1:3>之中的第三模式信号MD<3>。在数据时钟信号WCK的频率与时钟信号CLK的频率之比被设置为2、在存储体组模式下执行列操作并且突发长度被设置为32时，第六状态信息C21_BG_BL32可以被产生。第六状态信息C21_BG_BL32和第三模式信号MD<3>的逻辑电平可以根据实施例而被设置为不同。稍后将参考图2来更全面地描述模式信号发生电路3的配置和操作。
标志发生电路4可以基于第一模式信号至第三模式信号MD<1:3>、时钟信号CLK和复位信号RST来从第一写入信号EWT产生写入标志WTTF和内部写入标志IWTTF。如果复位信号RST被产生，则标志发生电路4可以将写入标志WTTF和内部写入标志IWTTF初始化。复位信号RST可以被产生以执行初始化操作。标志发生电路4可以将第一写入信号EWT延迟依据写入等待时间(write latency)而设置的等待时间段，以产生写入标志WTTF。在标志发生电路4中与第一写入信号EWT的延迟时间相对应的等待时间段可以根据实施例而被设置为不同。标志发生电路4可以根据所产生的第一模式信号至第三模式信号MD<1:3>之中的任意一个而同步于时钟信号CLK来将写入标志WTTF移位，以产生内部写入标志IWTTF。标志发生电路4可以将写入标志WTTF移位被设置为根据突发长度而执行列操作的时段，以产生内部写入标志IWTTF。
如果第一模式信号MD<1>被产生，则标志发生电路4可以将写入标志WTTF移位时钟信号CLK的两个周期，以产生内部写入标志IWTTF。如果第一模式信号MD<1>被产生，则被设置为根据突发长度而执行列操作的时段可以被设置为时钟信号CLK的两个周期。如果第二模式信号MD<2>被产生，则标志发生电路4可以将写入标志WTTF移位时钟信号CLK的四个周期，以产生内部写入标志IWTTF。如果第二模式信号MD<2>被产生，则被设置为根据突发长度而执行列操作的时段可以被设置为时钟信号CLK的四个周期。如果第三模式信号MD<3>被产生，则标志发生电路4可以将写入标志WTTF移位时钟信号CLK的八个周期，以产生内部写入标志IWTTF。如果第三模式信号MD<3>被产生，则被设置为根据突发长度而执行列操作的时段可以被设置为时钟信号CLK的八个周期。稍后将参考图3至图6来更全面地描述标志发生电路4的配置和操作。
移位写入信号发生电路5可以基于第一模式信号至第三模式信号MD<1:3>、时钟信号CLK和复位信号RST而从第二写入信号EWTF产生移位写入信号EWTF_S。如果复位信号RST被产生，则移位写入信号发生电路5可以将移位写入信号EWTF_S初始化。移位写入信号发生电路5可以根据所产生的第一模式信号至第三模式信号MD<1:3>之中的任意一个而同步于时钟信号CLK来将第二写入信号EWTF移位，以产生移位写入信号EWTF_S。
如果第一模式信号MD<1>被产生，则移位写入信号发生电路5可以将第二写入信号EWTF移位时钟信号CLK的两个周期，以产生移位写入信号EWTF_S。如果第二模式信号MD<2>被产生，则移位写入信号发生电路5可以将第二写入信号EWTF移位时钟信号CLK的四个周期，以产生移位写入信号EWTF_S。如果第三模式信号MD<3>被产生，则移位写入信号发生电路5可以将第二写入信号EWTF移位时钟信号CLK的八个周期，以产生移位写入信号EWTF_S。稍后将参考图7来更全面地描述移位写入信号发生电路5的配置和操作。
移位读取信号发生电路6可以基于第一模式信号至第三模式信号MD<1:3>、时钟信号CLK和复位信号RST来从读取信号RDTF产生移位读取信号RDTF_S。如果复位信号RST被产生，则移位读取信号发生电路6可以将移位读取信号RDTF_S初始化。移位读取信号发生电路6可以根据所产生的第一模式信号至第三模式信号MD<1:3>之中的任意一个而同步于时钟信号CLK来将读取信号RDTF移位，以产生移位读取信号RDTF_S。
如果第一模式信号MD<1>被产生，则移位读取信号发生电路6可以将读取信号RDTF移位时钟信号CLK的两个周期，以产生移位读取信号RDTF_S。如果第二模式信号MD<2>被产生，则移位读取信号发生电路6可以将读取信号RDTF移位时钟信号CLK的四个周期，以产生移位读取信号RDTF_S。如果第三模式信号MD<3>被产生，则移位读取信号发生电路6可以将读取信号RDTF移位时钟信号CLK的八个周期，以产生移位读取信号RDTF_S。稍后将参考图8来更全面地描述移位读取信号发生电路6的配置和操作。
移位地址发生电路7可以基于第一模式信号至第三模式信号MD<1:3>、时钟信号CLK和复位信号RST来从内部地址ICAFF<1:4>产生移位内部地址ICAFF_S<1:4>。如果复位信号RST被产生，则移位地址发生电路7可以将移位内部地址ICAFF_S<1:4>初始化。移位地址发生电路7可以根据所产生的第一模式信号至第三模式信号MD<1:3>之中的任意一个而同步于时钟信号CLK来将内部地址ICAFF<1:4>移位，以产生移位内部地址ICAFF_S<1:4>。
如果第一模式信号MD<1>被产生，则移位地址发生电路7可以将内部地址ICAFF<1:4>移位时钟信号CLK的两个周期，以产生移位内部地址ICAFF_S<1:4>。如果第二模式信号MD<2>被产生，则移位地址发生电路7可以将内部地址ICAFF<1:4>移位时钟信号CLK的四个周期，以产生移位内部地址ICAFF_S<1:4>。如果第三模式信号MD<3>被产生，则移位地址发生电路7可以将内部地址ICAFF<1:4>移位时钟信号CLK的八个周期，以产生移位内部地址ICAFF_S<1:4>。稍后将参考图9来更全面地描述移位地址发生电路7的配置和操作。
写入地址控制电路8可以基于第二写入信号EWTF、移位写入信号EWTF_S、写入标志WTTF和内部写入标志IWTTF来产生第一写入输入控制信号至第四写入输入控制信号WPIN<1:4>和第一写入输出控制信号至第四写入输出控制信号WPOUT<1:4>。如果第二写入信号EWTF或移位写入信号EWTF_S被产生，则写入地址控制电路8可以依次产生第一写入输入控制信号至第四写入输入控制信号WPIN<1:4>。如果写入标志WTTF或内部写入标志IWTTF被产生，则写入地址控制电路8可以依次产生第一写入输出控制信号至第四写入输出控制信号WPOUT<1:4>。
如果第二写入信号EWTF或移位写入信号EWTF_S第一次被产生，则写入地址控制电路8可以产生第一写入输入控制信号WPIN<1>；如果第二写入信号EWTF或移位写入信号EWTF_S第二次被产生，则写入地址控制电路8可以产生第二写入输入控制信号WPIN<2>；如果第二写入信号EWTF或移位写入信号EWTF_S第三次被产生，则写入地址控制电路8可以产生第三写入输入控制信号WPIN<3>；以及如果第二写入信号EWTF或移位写入信号EWTF_S第四次被产生，则写入地址控制电路8可以产生第四写入输入控制信号WPIN<4>。
如果写入标志WTTF或内部写入标志IWTTF第一次被产生，则写入地址控制电路8可以产生第一写入输出控制信号WPOUT<1>；如果写入标志WTTF或内部写入标志IWTTF第二次被产生，则写入地址控制电路8可以产生第二写入输出控制信号WPOUT<2>；如果写入标志WTTF或内部写入标志IWTTF第三次被产生，则写入地址控制电路8可以产生第三写入输出控制信号WPOUT<3>；以及如果写入标志WTTF或内部写入标志IWTTF第四次被产生，则写入地址控制电路8可以产生第四写入输出控制信号WPOUT<4>。稍后将参考图10来更全面地描述写入地址控制电路8的配置和操作。
如果读取信号RDTF或移位读取信号RDTF_S被产生，则读取地址控制电路9可以产生读取控制信号RCNT和反相读取控制信号RCNTB。在从读取信号RDTF或移位读取信号RDTF_S被产生的时间点起经过预定的读取延迟时段的时间点处，读取控制信号RCNT可以被产生。反相读取控制信号RCNTB可以被产生为具有与读取控制信号RCNT相反的逻辑电平。稍后将参考图11来更全面地描述读取地址控制电路9的配置和操作。
存储体地址锁存电路10可以基于第一写入输入控制信号至第四写入输入控制信号WPIN<1:4>、第一写入输出控制信号至第四写入输出控制信号WPOUT<1:4>、第二写入信号EWTF、移位写入信号EWTF_S、读取信号RDTF、移位读取信号RDTF_S、读取控制信号RCNT和反相读取控制信号RCNTB来从内部地址ICAFF<1:4>和移位内部地址ICAFF_S<1:4>产生写入存储体地址BA_WT<1:4>和读取存储体地址BA_RD<1:4>。
在写入操作期间，存储体地址锁存电路10可以同步于第二写入信号EWTF来锁存内部地址ICAFF<1:4>，可以同步于第一写入输入控制信号至第四写入输入控制信号WPIN<1:4>来储存内部地址ICAFF<1:4>的锁存地址，以及可以同步于第一写入输出控制信号至第四写入输出控制信号WPOUT<1:4>来将内部地址ICAFF<1:4>的所储存的地址输出为写入存储体地址BA_WT<1:4>。
在写入操作期间，存储体地址锁存电路10可以同步于移位写入信号EWTF_S来锁存移位内部地址ICAFF_S<1:4>，可以同步于第一写入输入控制信号至第四写入输入控制信号WPIN<1:4>来储存移位内部地址ICAFF_S<1:4>的锁存地址，以及可以同步于第一写入输出控制信号至第四写入输出控制信号WPOUT<1:4>来将移位内部地址ICAFF_S<1:4>的所储存的地址输出为写入存储体地址BA_WT<1:4>。
在读取操作期间，存储体地址锁存电路10可以同步于读取信号RDTF来锁存内部地址ICAFF<1:4>，并且可以同步于读取控制信号RCNT来将内部地址ICAFF<1:4>的锁存地址输出为读取存储体地址BA_RD<1:4>。
在读取操作期间，存储体地址锁存电路10可以同步于移位读取信号RDTF_S来锁存移位内部地址ICAFF_S<1:4>，并且可以同步于读取控制信号RCNT来将移位内部地址ICAFF_S<1:4>的锁存地址输出为读取存储体地址BA_RD<1:4>。稍后将参考图12和图13来描述存储体地址锁存电路10的配置和操作。
参考图2，模式信号发生电路3可以被配置为执行OR操作和反相操作，并且可以例如但不限于包括或非门NOR31和NOR32以及反相器IV31、IV32、IV33和IV34。或非门NOR31和反相器IV31可以串联耦接，并且可以执行第一状态信息C41_16b_BL32和第二状态信息C41_8b_BL32的逻辑OR运算，以产生第一模式信号MD<1>。或非门NOR32和反相器IV32可以串联耦接，并且可以执行第三状态信息C41_BG_BL32、第四状态信息C21_16b_BL32和第五状态信息C21_8b_BL32的逻辑OR运算，以产生第二模式信号MD<2>。反相器IV33和IV34可以串联耦接，并且可以缓冲第六状态信息C21_BG_BL32以产生第三模式信号MD<3>。
如果在数据时钟信号WCK的频率与时钟信号CLK的频率之比被设置为4、在16存储体模式下执行列操作并且突发长度被设置为32时产生第一状态信息C41_16b_BL32，则模式信号发生电路3可以产生第一模式信号MD<1>。如果在数据时钟信号WCK的频率与时钟信号CLK的频率之比被设置为4、在8存储体模式下执行列操作并且突发长度被设置为32时产生第二状态信息C41_8b_BL32，则模式信号发生电路3可以产生第一模式信号MD<1>。如果在数据时钟信号WCK的频率与时钟信号CLK的频率之比被设置为4、在存储体组模式下执行列操作并且突发长度被设置为32时产生第三状态信息C41_BG_BL32，则模式信号发生电路3可以产生第二模式信号MD<2>。如果在数据时钟信号WCK的频率与时钟信号CLK的频率之比被设置为2、在16存储体模式下执行列操作并且突发长度被设置为32时产生第四状态信息C21_16b_BL32，则模式信号发生电路3可以产生第二模式信号MD<2>。如果在数据时钟信号WCK的频率与时钟信号CLK的频率之比被设置为2、在8存储体模式下执行列操作并且突发长度被设置为32时产生第五状态信息C21_8b_BL32，则模式信号发生电路3可以产生第二模式信号MD<2>。如果在数据时钟信号WCK的频率与时钟信号CLK的频率之比被设置为2、在存储体组模式下执行列操作并且突发长度设置为32时产生第六状态信息C21_BG_BL32，则模式信号发生电路3可以产生第三模式信号MD<3>。
参考图3，标志发生电路4可以包括写入标志发生电路41和内部写入标志发生电路42。
写入标志发生电路41可以从第一写入信号EWT产生写入标志WTTF。写入标志发生电路41可以将第一写入信号EWT延迟依据写入等待时间而设置的等待时间段(latencyperiod)，以产生写入标志WTTF。在写入标志发生电路41中与第一写入信号EWT的延迟时间相对应的等待时间段可以根据实施例而被设置为不同。
内部写入标志发生电路42可以将写入标志WTTF移位被设置为根据基于第一模式信号至第三模式信号MD<1:3>的突发长度而执行列操作的时段，以产生内部写入标志IWTTF。内部写入标志发生电路42可以根据所产生的第一模式信号至第三模式信号MD<1:3>之中的一个而同步于时钟信号CLK来将写入标志WTTF移位，以产生内部写入标志IWTTF。如果第一模式信号MD<1>被产生，则内部写入标志发生电路42可以将写入标志WTTF移位时钟信号CLK的两个周期，以产生内部写入标志IWTTF。如果第二模式信号MD<2>被产生，则内部写入标志发生电路42可以将写入标志WTTF移位时钟信号CLK的四个周期，以产生内部写入标志IWTTF。如果第三模式信号MD<3>被产生，则内部写入标志发生电路42可以将写入标志WTTF移位时钟信号CLK的八个周期，以产生内部写入标志IWTTF。
参考图4，内部写入标志发生电路42可以包括第一标志锁存器421、第二标志锁存器422、第三标志锁存器423、第四标志锁存器424、第五标志锁存器425、第六标志锁存器426、第七标志锁存器427和第八标志锁存器428。第一标志锁存器至第八标志锁存器421、422、423、424、425、426、427和428中的每一个可以使用D触发器来实现。
第一标志锁存器421可以经由其复位输入端子“R”接收复位信号RST，并且可以经由其时钟输入端子“C”接收时钟信号CLK。如果复位信号RST被产生，则第一标志锁存器421可以将其输出端子“Q”的电平初始化到逻辑“低”电平。第一标志锁存器421可以将经由其输入端子“D”输入的写入标志WTTF移位时钟信号CLK的一个周期，以经由输出端子“Q”输出写入标志WTTF的移位标志。稍后将参考图5来描述第一标志锁存器421的配置和操作。
第二标志锁存器422可以经由其复位输入端子“R”接收复位信号RST，可以经由其时钟输入端子“C”接收时钟信号CLK，并且可以经由其选择输入端子“S”接收第一模式信号MD<1>。如果复位信号RST被产生，则第二标志锁存器422可以将其第一输出端子“Q1”和第二输出端子“Q2”的逻辑电平初始化到逻辑“低”电平。第二标志锁存器422可以经由其输入端子“D”接收第一标志锁存器421的输出信号(该输出信号经由第一标志锁存器421的输出端子“Q”输出)，并且可以将第一标志锁存器421的输出信号移位时钟信号CLK的一个周期，以经由第一输出端子“Q1”输出被移位的信号。如果第一模式信号MD<1>被产生，则第二标志锁存器422可以经由第二输出端子“Q2”而输出第一输出端子“Q1”的信号作为内部写入标志IWTTF。稍后将参考图6来描述第二标志锁存器422的配置和操作。
第三标志锁存器423可以经由其复位输入端子“R”接收复位信号RST，并且可以经由其时钟输入端子“C”接收时钟信号CLK。如果复位信号RST被产生，则第三标志锁存器423可以将其输出端子“Q”的电平初始化到逻辑“低”电平。第三标志锁存器423可以经由其输入端子“D”接收第二标志锁存器422的输出信号(该输出信号经由第二标志锁存器422的第一输出端子“Q1”输出)，并且可以将第二标志锁存器422的输出信号移位时钟信号CLK的一个周期，以经由其输出端子“Q”输出被移位的信号。
第四标志锁存器424可以经由其复位输入端子“R”接收复位信号RST，可以经由其时钟输入端子“C”接收时钟信号CLK，并且可以经由其选择输入端子“S”接收第二模式信号MD<2>。如果复位信号RST被产生，则第四标志锁存器424可以将其第一输出端子“Q1”和第二输出端“Q2”的逻辑电平初始化到逻辑“低”电平。第四标志锁存器424可以经由其输入端子“D”接收第三标志锁存器423的输出信号(该输出信号经由第三标志锁存器423的输出端子“Q”输出)，并且可以将第三标志锁存器423的输出信号移位时钟信号CLK的一个周期，以经由第四标志锁存器424的第一输出端子“Q1”输出被移位的信号。如果第二模式信号MD<2>被产生，则第四标志锁存器424可以经由第二输出端子“Q2”而输出第一输出端子“Q1”的信号作为内部写入标志IWTTF。
第五标志锁存器425可以经由其复位输入端子“R”接收复位信号RST，并且可以经由其时钟输入端子“C”接收时钟信号CLK。如果复位信号RST被产生，则第五标志锁存器425可以将其输出端子“Q”的电平初始化到逻辑“低”电平。第五标志锁存器425可以经由其输入端子“D”接收第四标志锁存器424的输出信号(该输出信号经由第四标志锁存器424的第一输出端子“Q1”输出)，并且可以将第四标志锁存器424的输出信号移位时钟信号CLK的一个周期，以经由其输出端子“Q”输出被移位的信号。
第六标志锁存器426可以经由其复位输入端子“R”接收复位信号RST，并且可以经由其时钟输入端子“C”接收时钟信号CLK。如果复位信号RST被产生，则第六标志锁存器426可以将其输出端子“Q”的电平初始化到逻辑“低”电平。第六标志锁存器426可以经由其输入端子“D”接收第五标志锁存器425的输出信号(该输出信号经由第五标志锁存器425的输出端子“Q”输出)，并且可以将第五标志锁存器425的输出信号移位时钟信号CLK的一个周期，以经由其输出端子“Q”输出被移位的信号。
第七标志锁存器427可以经由其复位输入端子“R”接收复位信号RST，并且可以经由其时钟输入端子“C”接收时钟信号CLK。如果复位信号RST被产生，则第七标志锁存器427可以将其输出端子“Q”的电平初始化到逻辑“低”电平。第七标志锁存器427可以经由其输入端子“D”接收第六标志锁存器426的输出信号(该输出信号经由第六标志锁存器426的输出端子“Q”输出)，并且可以将第六标志锁存器426的输出信号移位时钟信号CLK的一个周期，以经由其输出端子“Q”输出被移位的信号。
第八标志锁存器428可以经由其复位输入端子“R”接收复位信号RST，可以经由其时钟输入端子“C”接收时钟信号CLK，并且可以经由其选择输入端子“S”接收第三模式信号MD<3>。如果复位信号RST被产生，则第八标志锁存器428可以将其第一输出端子“Q1”和第二输出端子“Q2”的逻辑电平初始化到逻辑“低”电平。第八标志锁存器428可以经由其输入端子“D”接收第七标志锁存器427的输出信号(该输出信号经由第七标志锁存器427的输出端子“Q”输出)，并且可以将第七标志锁存器427的输出信号移位时钟信号CLK的一个周期，以经由第八标志锁存器428的第一输出端子“Q1”输出被移位的信号。如果第三模式信号MD<3>被产生，则第八标志锁存器428可以经由第二输出端子“Q2”而输出第一输出端子“Q1”的信号作为内部写入标志IWTTF。
参考图5，第一标志锁存器421可以被配置为执行反相操作、或运算和与运算，并且可以例如但不限于包括：反相器IV41、传输门T41、反相器IV42、与非门NAND41，反相器IV43、传输门T42、或非门NOR41和反相器IV44。反相器IV41可以反相缓冲第一标志锁存器421的时钟输入端子“C”的信号，以产生反相时钟信号CB。如果第一标志锁存器421的时钟输入端子“C”的信号具有逻辑“低”电平，则传输门T41可以被导通，以将输入至第一标志锁存器421的输入端子“D”的写入标志WTTF传送至与非门NAND41的输入端子。反相器IV42可以反相缓冲输入至第一标志锁存器421的复位输入端子“R”的信号，以输出反相缓冲的信号。与非门NAND41可以执行传输门T41的输出信号与反相器IV42的输出信号的逻辑与非运算，以输出逻辑与非运算的结果。如果第一标志锁存器421的时钟输入端子“C”的信号具有逻辑“低”电平，则反相器IV43可以反相缓冲与非门NAND41的输出信号，以将反相缓冲的信号输出至与非门NAND41的与传输门T41的输出端子相对应的输入端子。如果第一标志锁存器421的时钟输入端子“C”的信号具有逻辑“高”电平，则传输门T42可以被导通，以将与非门NAND41的输出信号传送至或非门NOR41的输入端子。或非门NOR41可以执行传输门T42的输出信号与第一标志锁存器421的复位输入端子“R”的信号的逻辑或非运算，以将逻辑或非运算的结果输出至第一标志锁存器421的输出端子“Q”。如果第一标志锁存器421的时钟输入端子“C”的信号具有逻辑“高”电平，则反相器IV44可以反相缓冲第一标志锁存器421的输出端子“Q”的信号，以将反相缓冲的信号输出至或非门NOR41的与传输门T42的输出端子相对应的输入端子。如果复位信号RST被产生，则第一标志锁存器421可以将其输出端子“Q”的电平初始化到逻辑“低”电平。第一标志锁存器421可以将输入至其输入端子“D”的写入标志WTTF移位时钟信号CLK的一个周期，以将写入标志WTTF的移位标志输出至其输出端子“Q”。第三标志锁存器423、第五标志锁存器425、第六标志锁存器426和第七标志锁存器427中的每一个可以使用与图5中所示的第一标志锁存器421相同的电路来实现。
参考图6，第二标志锁存器422可以被配置为执行反相操作、与运算和或运算，并且可以例如但不限于包括：反相器IV45、传输门T43、反相器IV46、与非门NAND42、反相器IV47、传输门T44、或非门NOR42、反相器IV48、反相器IV49和传输门T45。反相器IV45可以反相缓冲第二标志锁存器422的时钟输入端子“C”的信号，以产生反相时钟信号CB。如果第二标志锁存器422的时钟输入端子“C”的信号具有逻辑“低”电平，则传输门T43可以被导通，以将输入至第二标志锁存器422的输入端子“D”的信号传送至与非门NAND42的输入端子。反相器IV46可以反相缓冲输入至第二标志锁存器422的复位输入端子“R”的信号，以输出反相缓冲的信号。与非门NAND42可以执行传输门T43的输出信号与反相器IV46的输出信号的逻辑与非运算，以输出逻辑与非运算的结果。如果第二标志锁存器422的时钟输入端子“C”的信号具有逻辑“低”电平，则反相器IV47可以反相缓冲与非门NAND42的输出信号，以将反相缓冲的信号输出至与非门NAND42的与传输门T43的输出端子相对应的输入端子。如果第二标志锁存器422的时钟输入端子“C”的信号具有逻辑“高”电平，则传输门T44可以被导通，以将与非门NAND42的输出信号传送至或非门NOR42的输入端子。或非门NOR42可以执行传输门T44的输出信号与第二标志锁存器422的复位输入端子“R”的信号的逻辑或非运算，以将逻辑或非运算的结果输出至第二标志锁存器422的第一输出端子“Q1”。如果第二标志锁存器422的时钟输入端子“C”的信号具有逻辑“高”电平，则反相器IV48可以反相缓冲第二标志锁存器422的第一输出端子“Q1”的信号，以将反相缓冲的信号输出至或非门NOR42的与传输门T44的输出端子相对应的输入端子。反相器IV49可以反相缓冲输入至第二标志锁存器422的选择输入端子“S”的第一模式信号MD<1>，以输出第一模式信号MD<1>的反相缓冲信号。如果第一模式信号MD<1>被产生，则传输门T45可以被导通，以将第二标志锁存器422的第一输出端子“Q1”的信号传送至第二标志锁存器422的第二输出端子“Q2”。如果复位信号RST被产生，则第二标志锁存器422可以将其第一输出端子“Q1”的电平初始化到逻辑“低”电平。第二标志锁存器422可以将第一标志锁存器421的输出信号(该输出信号被输入至第二标志锁存器422的输入端子“D”)移位时钟信号CLK的一个周期，以将移位信号输出至第二标志锁存器422的第一输出端子“Q1”。如果第一模式信号MD<1>被产生，则第二标志锁存器422可以将第二标志锁存器422的第一输出端子“Q1”的信号传送至第二标志锁存器422的第二输出端子“Q2”。第四标志锁存器424和第八标志锁存器428中的每一个可以使用与图6中所示的第二标志锁存器422相同的电路来实现。
参考图7，移位写入信号发生电路5可以包括第一写入锁存器51、第二写入锁存器52、第三写入锁存器53、第四写入锁存器54、第五写入锁存器55、第六写入锁存器56、第七写入锁存器57和第八写入锁存器58。第一写入锁存器至第八写入锁存器51、52、53、54、55、56、57和58中的每一个可以使用D触发器来实现。
第一写入锁存器51可以经由其复位输入端子“R”接收复位信号RST，并且可以经由其时钟输入端子“C”接收时钟信号CLK。如果复位信号RST被产生，则第一写入锁存器51可以将其输出端子“Q”的电平初始化到逻辑“低”电平。第一写入锁存器51可以将经由其输入端子“D”输入的第二写入信号EWTF移位时钟信号CLK的一个周期，以经由输出端子“Q”输出第二写入信号EWTF的移位信号。
第二写入锁存器52可以经由其复位输入端子“R”接收复位信号RST，可以经由其时钟输入端子“C”接收时钟信号CLK，并且可以经由其选择输入端子“S”接收第一模式信号MD<1>。如果复位信号RST被产生，则第二写入锁存器52可以将其第一输出端子“Q1”和第二输出端子“Q2”的逻辑电平初始化到逻辑“低”电平。第二写入锁存器52可以经由其输入端子“D”接收第一写入锁存器51的输出信号(该输出信号经由第一写入锁存器51的输出端子“Q”输出)，并且可以将第一写入锁存器51的输出信号移位时钟信号CLK的一个周期，以经由第一输出端子“Q1”输出移位信号。如果第一模式信号MD<1>被产生，则第二写入锁存器52可以经由第二输出端子“Q2”而输出第一输出端子“Q1”的信号作为移位写入信号EWTF_S。
第三写入锁存器53可以经由其复位输入端子“R”接收复位信号RST，并且可以经由其时钟输入端子“C”接收时钟信号CLK。如果复位信号RST被产生，则第三写入锁存器53可以将其输出端子“Q”的电平初始化到逻辑“低”电平。第三写入锁存器53可以经由其输入端子“D”接收第二写入锁存器52的输出信号，该输出信号经由第二写入锁存器52的第一输出端子“Q1”输出，并且可以将第二写入锁存器52的输出信号移位时钟信号CLK的一个周期，以经由其输出端子“Q”输出移位信号。
第四写入锁存器54可以经由其复位输入端子“R”接收复位信号RST，可以经由其时钟输入端子“C”接收时钟信号CLK，并且可以经由其选择输入端子“S”接收第二模式信号MD<2>。如果复位信号RST被产生，则第四写入锁存器54可以将其第一输出端子“Q1”和第二输出端子“Q2”的逻辑电平初始化到逻辑“低”电平。第四写入锁存器54可以经由其输入端子“D”接收第三写入锁存器53的输出信号(该输出信号经由第三写入锁存器53的输出端子“Q”输出)，并且可以将第三写入锁存器53的输出信号移位时钟信号CLK的一个周期，以经由第四写入锁存器54的第一输出端子“Q1”输出移位信号。如果第二模式信号MD<2>被产生，则第四写入锁存器54可以经由第二输出端子“Q2”而输出第一输出端子“Q1”的信号作为移位写入信号EWTF_S。
第五写入锁存器55可以经由其复位输入端子“R”接收复位信号RST，并且可以经由其时钟输入端子“C”接收时钟信号CLK。如果复位信号RST被产生，则第五写入锁存器55可以将其输出端子“Q”的电平初始化到逻辑“低”电平。第五写入锁存器55可以经由其输入端子“D”接收第四写入锁存器54的输出信号(该输出信号经由第四写入锁存器54的第一输出端子“Q1”输出)，并且可以将第四写入锁存器54的输出信号移位时钟信号CLK的一个周期，以经由其输出端子“Q”输出移位信号。
第六写入锁存器56可以经由其复位输入端子“R”接收复位信号RST，并且可以经由其时钟输入端子“C”接收时钟信号CLK。如果复位信号RST被产生，则第六写入锁存器56可以将其输出端子“Q”的电平初始化到逻辑“低”电平。第六写入锁存器56可以经由其输入端子“D”接收第五写入锁存器55的输出信号(该输出信号经由第五写入锁存器55的输出端子“Q”输出)，并且可以将第五写入锁存器55的输出信号移位时钟信号CLK的一个周期，以经由其输出端子“Q”输出移位信号。
第七写入锁存器57可以经由其复位输入端子“R”接收复位信号RST，并且可以经由其时钟输入端子“C”接收时钟信号CLK。如果复位信号RST被产生，则第七写入锁存器57可以将其输出端子“Q”的电平初始化到逻辑“低”电平。第七写入锁存器57可以经由其输入端子“D”接收第六写入锁存器56的输出信号(该输出信号经由第六写入锁存器56的输出端子“Q”输出)，并且可以将第六写入锁存器56的输出信号移位时钟信号CLK的一个周期，以经由其输出端子“Q”输出移位信号。
第八写入锁存器58可以经由其复位输入端子“R”接收复位信号RST，可以经由其时钟输入端子“C”接收时钟信号CLK，并且可以经由其选择输入端子“S”接收第三模式信号MD<3>。如果复位信号RST被产生，则第八写入锁存器58可以将其第一输出端子“Q1”和第二输出端子“Q2”的逻辑电平初始化到逻辑“低”电平。第八写入锁存器58可以经由其输入端子“D”接收第七写入锁存器57的输出信号(该输出信号经由第七写入锁存器57的输出端子“Q”输出)，并且可以将第七写入锁存器57的输出信号移位时钟信号CLK的一个周期，以经由第八写入锁存器58的第一输出端子“Q1”输出移位信号。如果第三模式信号MD<3>被产生，第八写入锁存器58可以经由第二输出端子“Q2”而输出第一输出端子“Q1”的信号作为移位写入信号EWTF_S。
如果第一模式信号MD<1>被产生，则移位写入信号发生电路5可以将第二写入信号EWTF移位时钟信号CLK的两个周期，以产生移位写入信号EWTF_S。如果第二模式信号MD<2>被产生，则移位写入信号发生电路5可以将第二写入信号EWTF移位时钟信号CLK的四个周期，以产生移位写入信号EWTF_S。如果第三模式信号MD<3>被产生，则移位写入信号发生电路5可以将第二写入信号EWTF移位时钟信号CLK的八个周期，以产生移位写入信号EWTF_S。
参考图8，移位读取信号发生电路6可以包括第一读取锁存器61、第二读取锁存器62、第三读取锁存器63、第四读取锁存器64、第五读取锁存器65、第六读取锁存器66、第七读取锁存器67和第八读取锁存器68。第一读取锁存器至第八读取锁存器61、62、63、64、65、66、67和68中的每一个可以使用D触发器来实现。
第一读取锁存器61可以经由其复位输入端子“R”接收复位信号RST，并且可以经由其时钟输入端子“C”接收时钟信号CLK。如果复位信号RST被产生，则第一读取锁存器61可以将其输出端子“Q”的电平初始化到逻辑“低”电平。第一读取锁存器61可以将经由其输入端子“D”输入的读取信号RDTF移位时钟信号CLK的一个周期，以经由输出端子“Q”输出读取信号RDTF的移位信号。
第二读取锁存器62可以经由其复位输入端子“R”接收复位信号RST，可以经由其时钟输入端子“C”接收时钟信号CLK，并且可以经由其选择输入端子“S”接收第一模式信号MD<1>。如果复位信号RST被产生，则第二读取锁存器62可以将其第一输出端子“Q1”和第二输出端子“Q2”的逻辑电平初始化到逻辑“低”电平。第二读取锁存器62可以经由其输入端子“D”接收第一读取锁存器61的输出信号(该输出信号经由第一读取锁存器61的输出端子“Q”输出)，并且可以将第一读取锁存器61的输出信号移位时钟信号CLK的一个周期，以经由第一输出端子“Q1”输出移位信号。如果第一模式信号MD<1>被产生，则第二读取锁存器62可以经由第二输出端子“Q2”而输出第一输出端子“Q1”的信号作为移位读取信号RDTF_S。
第三读取锁存器63可以经由其复位输入端子“R”接收复位信号RST，并且可以经由其时钟输入端子“C”接收时钟信号CLK。如果复位信号RST被产生，则第三读取锁存器63可以将其输出端子“Q”的电平初始化到逻辑“低”电平。第三读取锁存器63可以经由其输入端子“D”接收第二读取锁存器62的输出信号(该输出信号经由第二读取锁存器62的第一输出端子“Q1”输出)，并且可以将第二读取锁存器62的输出信号移位时钟信号CLK的一个周期，以经由其输出端子“Q”输出移位信号。
第四读取锁存器64可以经由其复位输入端子“R”接收复位信号RST，可以经由其时钟输入端子“C”接收时钟信号CLK，并且可以经由其选择输入端子“S”接收第二模式信号MD<2>。如果复位信号RST被产生，则第四读取锁存器64可以将其第一输出端子“Q1”和第二输出端子“Q2”的逻辑电平初始化到逻辑“低”电平。第四读取锁存器64可以经由其输入端子“D”接收第三读取锁存器63的输出信号(该输出信号经由第三读取锁存器63的输出端子“Q”输出)，并且可以将第三读取锁存器63的输出信号移位时钟信号CLK的一个周期，以经由第四读取锁存器64的第一输出端子“Q1”输出移位信号。如果第二模式信号MD<2>被产生，则第四读取锁存器64可以经由第二输出端子“Q2”而输出第一输出端子“Q1”的信号作为移位读取信号RDTF_S。
第五读取锁存器65可以经由其复位输入端子“R”接收复位信号RST，并且可以经由其时钟输入端子“C”接收时钟信号CLK。如果复位信号RST被产生，则第五读取锁存器65可以将其输出端子“Q”的电平初始化到逻辑“低”电平。第五读取锁存器65可以经由其输入端子“D”接收第四读取锁存器64的输出信号(该输出信号经由第四读取锁存器64的第一输出端子“Q1”输出)，并且可以将第四读取锁存器64的输出信号移位时钟信号CLK的一个周期，以经由其输出端子“Q”输出移位信号。
第六读取锁存器66可以经由其复位输入端子“R”接收复位信号RST，并且可以经由其时钟输入端子“C”接收时钟信号CLK。如果复位信号RST被产生，则第六读取锁存器66可以将其输出端子“Q”的电平初始化到逻辑“低”电平。第六读取锁存器66可以经由其输入端子“D”接收第五读取锁存器65的输出信号(该输出信号经由第五读取锁存器65的输出端子“Q”输出)，并且可以将第五读取锁存器65的输出信号移位时钟信号CLK的一个周期，以经由其输出端子“Q”输出移位信号。
第七读取锁存器67可以经由其复位输入端子“R”接收复位信号RST，并且可以经由其时钟输入端子“C”接收时钟信号CLK。如果复位信号RST被产生，则第七读取锁存器67可以将其输出端子“Q”的电平初始化到逻辑“低”电平。第七读取锁存器67可以经由其输入端子“D”接收第六读取锁存器66的输出信号(该输出信号经由第六读取锁存器66的输出端子“Q”输出)，并且可以将第六读取锁存器66的输出信号移位时钟信号CLK的一个周期，以经由其输出端子“Q”输出移位信号。
第八读取锁存器68可以经由其复位输入端子“R”接收复位信号RST，可以经由其时钟输入端子“C”接收时钟信号CLK，并且可以经由其选择输入端子“S”接收第三模式信号MD<3>。如果复位信号RST被产生，则第八读取锁存器68可以将其第一输出端子“Q1”和第二输出端子“Q2”的逻辑电平初始化到逻辑“低”电平。第八读取锁存器68可以经由其输入端子“D”接收第七读取锁存器67的输出信号(该输出信号经由第七读取锁存器67的输出端子“Q”输出)，并且可以将第七读取锁存器67的输出信号移位时钟信号CLK的一个周期，以经由第八读取锁存器68的第一输出端子“Q1”输出移位信号。如果第三模式信号MD<3>被产生，则第八读取锁存器68可以经由第二输出端子“Q2”而输出第一输出端子“Q1”的信号作为移位读取信号RDTF_S。
如果第一模式信号MD<1>被产生，则移位读取信号发生电路6可以将读取信号RDTF移位时钟信号CLK的两个周期，以产生移位读取信号RDTF_S。如果第二模式信号MD<2>被产生，则移位读取信号发生电路6可以将读取信号RDTF移位时钟信号CLK的四个周期，以产生移位读取信号RDTF_S。如果第三模式信号MD<3>被产生，则移位读取信号发生电路6可以将读取信号RDTF移位时钟信号CLK的八个周期，以产生移位读取信号RDTF_S。
参考图9，移位地址发生电路7可以包括第一地址锁存器71、第二地址锁存器72、第三地址锁存器73、第四地址锁存器74、第五地址锁存器75、第六地址锁存器76、第七地址锁存器77和第八地址锁存器78。第一地址锁存器至第八地址锁存器71、72、73、74、75、76、77和78中的每一个可以使用D触发器来实现。
第一地址锁存器71可以经由其复位输入端子“R”接收复位信号RST，并且可以经由其时钟输入端子“C”接收时钟信号CLK。如果复位信号RST被产生，则第一地址锁存器71可以将其输出端子“Q”的电平初始化到逻辑“低”电平。第一地址锁存器71可以将经由其输入端子“D”输入的内部地址ICAFF<1:4>移位时钟信号CLK的一个周期，以经由输出端子“Q”输出内部地址ICAFF<1:4>的移位信号。
第二地址锁存器72可以经由其复位输入端子“R”接收复位信号RST，可以经由其时钟输入端子“C”接收时钟信号CLK，并且可以经由其选择输入端子“S”接收第一模式信号MD<1>。如果复位信号RST被产生，则第二地址锁存器72可以将其第一输出端子“Q1”和第二输出端子“Q2”的逻辑电平初始化到逻辑“低”电平。第二地址锁存器72可以经由其输入端子“D”接收第一地址锁存器71的输出信号(该输出信号经由第一地址锁存器71的输出端子“Q”输出)，并且可以将第一地址锁存器71的输出信号移位时钟信号CLK的一个周期，以经由第一输出端子“Q1”输出移位信号。如果第一模式信号MD<1>被产生，则第二地址锁存器72可以经由第二输出端子“Q2”而输出第一输出端子“Q1”的信号作为移位内部地址ICAFF_S<1:4>。
第三地址锁存器73可以经由其复位输入端子“R”接收复位信号RST，并且可以经由其时钟输入端子“C”接收时钟信号CLK。如果复位信号RST被产生，则第三地址锁存器73可以将其输出端子“Q”的电平初始化到逻辑“低”电平。第三地址锁存器73可以经由其输入端子“D”接收第二地址锁存器72的输出信号(该输出信号经由第二地址锁存器72的第一输出端子“Q1”输出)，并且可以将第二地址锁存器72的输出信号移位时钟信号CLK的一个周期，以经由其输出端子“Q”输出移位信号。
第四地址锁存器74可以经由其复位输入端子“R”接收复位信号RST，可以经由其时钟输入端子“C”接收时钟信号CLK，并且可以经由其选择输入端子“S”接收第二模式信号MD<2>。如果复位信号RST被产生，则第四地址锁存器74可以将其第一输出端子“Q1”和第二输出端子“Q2”的逻辑电平初始化到逻辑“低”电平。第四地址锁存器74可以经由其输入端子“D”接收第三地址锁存器73的输出信号(该输出信号经由第三地址锁存器73的输出端子“Q”输出)，并且可以将第三地址锁存器73的输出信号移位时钟信号CLK的一个周期，以经由第四地址锁存器74的第一输出端子“Q1”输出移位信号。如果第二模式信号MD<2>被产生，则第四地址锁存器74可以经由第二输出端子“Q2”而输出第一输出端子“Q1”的信号作为移位内部地址ICAFF_S<1:4>。
第五地址锁存器75可以经由其复位输入端子“R”接收复位信号RST，并且可以经由其时钟输入端子“C”接收时钟信号CLK。如果复位信号RST被产生，则第五地址锁存器75可以将其输出端子“Q”的电平初始化到逻辑“低”电平。第五地址锁存器75可以经由其输入端子“D”接收第四地址锁存器74的输出信号(该输出信号经由第四地址锁存器74的第一输出端子“Q1”输出)，并且可以将第四地址锁存器74的输出信号移位时钟信号CLK的一个周期，以经由其输出端子“Q”输出移位信号。
第六地址锁存器76可以经由其复位输入端子“R”接收复位信号RST，并且可以经由其时钟输入端子“C”接收时钟信号CLK。如果复位信号RST被产生，则第六地址锁存器76可以将其输出端子“Q”的电平初始化到逻辑“低”电平。第六地址锁存器76可以经由其输入端子“D”接收第五地址锁存器75的输出信号(该输出信号经由第五地址锁存器75的输出端子“Q”输出)，并且可以将第五地址锁存器75的输出信号移位时钟信号CLK的一个周期，以经由其输出端子“Q”输出移位信号。
第七地址锁存器77可以经由其复位输入端子“R”接收复位信号RST，并且可以经由其时钟输入端子“C”接收时钟信号CLK。如果复位信号RST被产生，则第七地址锁存器77可以将其输出端子“Q”的电平初始化到逻辑“低”电平。第七地址锁存器77可以经由其输入端子“D”接收第六地址锁存器76的输出信号(该输出信号经由第六地址锁存器76的输出端子“Q”输出)，并且可以将第六地址锁存器76的输出信号移位时钟信号CLK的一个周期，以经由其输出端子“Q”输出移位信号。
第八地址锁存器78可以经由其复位输入端子“R”接收复位信号RST，可以经由其时钟输入端子“C”接收时钟信号CLK，并且可以经由其选择输入端子“S”接收第三模式信号MD<3>。如果复位信号RST被产生，则第八地址锁存器78可以将其第一输出端子“Q1”和第二输出端子“Q2”的逻辑电平初始化到逻辑“低”电平。第八地址锁存器78可以经由其输入端子“D”接收第七地址锁存器77的输出信号(该输出信号经由第七地址锁存器77的输出端子“Q”输出)，并且可以将第七地址锁存器77的输出信号移位时钟信号CLK的一个周期，以经由第八地址锁存器78的第一输出端子“Q1”输出移位信号。如果第三模式信号MD<3>被产生，则第八地址锁存器78可以经由第二输出端子“Q2”而输出第一输出端子“Q1”的信号作为移位内部地址ICAFF_S<1:4>。
如果第一模式信号MD<1>被产生，则移位地址发生电路7可以将内部地址ICAFF<1:4>移位时钟信号CLK的两个周期，以产生移位内部地址ICAFF_S<1:4>。如果第二模式信号MD<2>被产生，则移位地址发生电路7可以将内部地址ICAFF<1:4>移位时钟信号CLK的四个周期，以产生移位内部地址ICAFF_S<1:4>。如果第三模式信号MD<3>被产生，则移位地址发生电路7可以将内部地址ICAFF<1:4>移位时钟信号CLK的八个周期，以产生移位内部地址ICAFF_S<1:4>。
参考图10，写入地址控制电路8可以包括第一写入合成标志发生电路81、输入控制信号发生电路82、第二写入合成标志发生电路83和输出控制信号发生电路84。
第一写入合成标志发生电路81可以被配置为执行或运算，并且可以例如但不限于包括或门OR81。或门OR81可以执行第二写入信号EWTF与移位写入信号EWTF_S的逻辑或运算，以产生第一写入合成标志WSUMF1。如果第二写入信号EWTF或移位写入信号EWTF_S被产生，则第一写入合成标志发生电路81可以产生第一写入合成标志WSUMF1。
每当第一写入合成标志WSUMF1被产生时，输入控制信号发生电路82可以依次产生第一写入输入控制信号至第四写入输入控制信号WPIN<1:4>。如果第一写入合成标志WSUMF1第一次被产生，则输入控制信号发生电路82可以产生第一写入输入控制信号WPIN<1>；如果第一写入合成标志WSUMF1第二次被产生，则输入控制信号发生电路82可以产生第二写入输入控制信号WPIN<2>；如果第一写入合成标志WSUMF1第三次被产生，则输入控制信号发生电路82可以产生第三写入输入控制信号WPIN<3>；如果第一次写入合成标志WSUMF1第四次被产生，则输入控制信号发生电路82可以产生第四写入输入控制信号WPIN<4>。
第二写入合成标志发生电路83可以被配置为执行或运算，并且可以例如但不限于包括或门OR82。或门OR82可以执行写入标志WTTF与内部写入标志IWTTF的逻辑或运算，以产生第二写入合成标志WSUMF2。如果写入标志WTTF或内部写入标志IWTTF被产生，则第二写入合成标志发生电路83可以产生第二写入合成标志WSUMF2。
如果第二写入合成标志WSUMF2第一次被产生，则输出控制信号发生电路84可以产生第一写入输出控制信号WPOUT<1>；如果第二写入合成标志WSUMF2第二次被产生，则输出控制信号发生电路84可以产生第二写入输出控制信号WPOUT<2>；如果第三写入合成标志WSUMF2第三次被产生，则输出控制信号发生电路84可以产生第三写入输出控制信号WPOUT<3>，如果第二写入合成标志WSUMF2第四次被产生，则输出控制信号发生电路84可以产生第四写入输出控制信号WPOUT<4>。
如果第二写入信号EWTF或移位写入信号EWTF_S第一次被产生，则写入地址控制电路8可以产生第一写入输入控制信号WPIN<1>；如果第二写入信号EWTF或移位写入信号EWTF_S第二次被产生，则写入地址控制电路8可以产生第二写入输入控制信号WPIN<2>；如果第二写入信号EWTF或移位写入信号EWTF_S第三次被产生，则写入地址控制电路8可以产生第三写入输入控制信号WPIN<3>；以及如果第二写入信号EWTF或移位写入信号EWTF_S第四次被产生，则写入地址控制电路8可以产生第四写入输入控制信号WPIN<4>。如果写入标志WTTF或内部写入标志IWTTF第一次被产生，则写入地址控制电路8可以产生第一写入输出控制信号WPOUT<1>；如果写入标志WTTF或内部写入标志IWTTF第二次被产生，则写入地址控制电路8可以产生第二写入输出控制信号WPOUT<2>；如果写入标志WTTF或内部写入标志IWTTF第三次被产生，则写入地址控制电路8可以产生第三写入输出控制信号WPOUT<3>；以及如果写入标志WTTF或内部写入标志IWTTF第四次被产生，则写入地址控制电路8可以产生第四写入输出控制信号WPOUT<4>。
参考图11，读取地址控制电路9可以包括读取合成信号发生电路91和读取控制信号发生电路92。
读取合成信号发生电路91可以被配置为执行或运算，并且可以例如但不限于包括或门OR91。或门OR91可以执行读取信号RDTF与移位读取信号RDTF_S的逻辑或运算，以产生读取合成标志RSUMF。如果读取信号RDTF或移位读取信号RDTF_S被产生，则读取合成信号发生电路91可以产生读取合成标志RSUMF。
读取控制信号发生电路92可以被配置为执行反相操作，并且可以例如但不限于使用包括级联的多个反相器的反相器链来实现。例如，读取控制信号发生电路92可以包括包含第一反相器至第2N反相器IV9<1>、IV9<2>、……、IV9<2N-1>和IV9<2N>的反相器链。读取控制信号发生电路92可以将读取合成标志RSUMF延迟预定的读取延迟时段，以产生读取控制信号RCNT。读取控制信号发生电路92还可以产生具有读取控制信号RCNT的反相逻辑电平的反相读取控制信号RCNTB。
读取地址控制电路9可以产生读取控制信号RCNT，该读取控制信号RCNT在从产生读取信号RDTF或移位读取信号RDTF_S的时间点起经过预定的读取延迟时段的时间点处被创建。读取地址控制电路9还可以产生具有与读取控制信号RCNT相反的逻辑电平的反相读取控制信号RCNTB。
参考图12，存储体地址锁存电路10可以包括第一存储体地址锁存电路10(1)、第二存储体地址锁存电路10(2)、第三存储体地址锁存电路10(3)和第四存储体地址锁存电路10(4)。
在写入操作期间，第一存储体地址锁存电路10(1)可以同步于第二写入信号EWTF来锁存内部地址ICAFF<1:4>的第一比特位ICAFF<1>，可以同步于第一写入输入控制信号至第四写入输入控制信号WPIN<1:4>来储存所锁存的内部地址ICAFF<1:4>的第一比特位ICAFF<1>的数据，并且可以同步于第一写入输出控制信号至第四写入输出控制信号WPOUT<1:4>来输出所储存的内部地址ICAFF<1:4>的第一比特位ICAFF<1>的数据作为写入存储体地址BA_WT<1:4>的第一比特位BA_WT<1>。在写入操作期间，第一存储体地址锁存电路10(1)可以同步于移位写入信号EWTF_S来锁存移位内部地址ICAFF_S<1:4>的第一比特位ICAFF_S<1>，可以同步于第一写入输入控制信号至第四写入输入控制信号WPIN<1:4>来储存所锁存的移位内部地址ICAFF_S<1:4>的第一比特位ICAFF_S<1>数据，并且可以同步于第一写入输出控制信号至第四写入输出控制信号WPOUT<1:4>来输出所储存的移位内部地址ICAFF_S<1:4>的第一比特位ICAFF_S<1>的数据作为写入存储体地址BA_WT<1:4>的第一比特位BA_WT<1>。在读取操作期间，第一存储体地址锁存电路10(1)可以同步于读取信号RDTF来锁存内部地址ICAFF<1:4>的第一比特位ICAFF<1>，并且可以同步于读取控制信号RCNT来输出所锁存的内部地址ICAFF<1:4>的第一比特位ICAFF<1>的数据作为读取存储体地址BA_RD<1:4>的第一比特位BA_RD<1>。在读取操作期间，第一存储体地址锁存电路10(1)可以同步于移位读取信号RDTF_S来锁存移位内部地址ICAFF_S<1:4>的第一比特位ICAFF<1>，并且可以同步于读取控制信号RCNT来输出所锁存的移位内部地址ICAFF_S<1:4>的第一比特位ICAFF<1>的数据作为读取存储体地址BA_RD<1:4>的第一比特位BA_RD<1>。
在写入操作期间，第二存储体地址锁存电路10(2)可以同步于第二写入信号EWTF来锁存内部地址ICAFF<1:4>的第二比特位ICAFF<2>，可以同步于第一写入输入控制信号至第四写入输入控制信号WPIN<1:4>来存储所锁存的内部地址ICAFF<1:4>的第二比特位ICAFF<2>的数据，并且可以同步于第一写入输出控制信号至第四写入输出控制信号WPOUT<1:4>来输出所储存的内部地址ICAFF<1:4>的第二比特位ICAFF<2>的数据作为写入存储体地址BA_WT<1:4>的第二比特位BA_WT<2>。在写入操作期间，第二存储体地址锁存电路10(2)可以同步于移位写入信号EWTF_S来锁存移位内部地址ICAFF_S<1:4>的第二比特位ICAFF_S<2>，可以同步于第一写入输入控制信号至第四写入输入控制信号WPIN<1:4>来储存所锁存的移位内部地址ICAFF_S<1:4>的第二比特位ICAFF_S<2>的数据，并且可以同步于第一写入输出控制信号至第四写入输出控制信号WPOUT<1:4>来输出所储存的移位内部地址ICAFF_S<1:4>的第二比特位ICAFF_S<2>的数据作为写入存储体地址BA_WT<1:4>的第二比特位BA_WT<2>。在读取操作期间，第二存储体地址锁存电路10(2)可以同步于读取信号RDTF来锁存内部地址ICAFF<1:4>的第二比特位ICAFF<2>，并且可以同步于读取控制信号RCNT来输出所锁存的内部地址ICAFF<1:4>的第二比特位ICAFF<2>的数据作为读取存储体地址BA_RD<1:4>的第二比特位BA_RD<2>。在读取操作期间，第二存储体地址锁存电路10(2)可以同步于移位读取信号RDTF_S来锁存移位内部地址ICAFF_S<1:4>的第二比特位ICAFF<2>，并且可以同步于读取控制信号RCNT来输出所锁存的移位内部地址ICAFF_S<1:4>的第二比特位ICAFF<2>的数据作为读取存储体地址BA_RD<1:4>的第二比特位BA_RD<2>。
在写入操作期间，第三存储体地址锁存电路10(3)可以同步于第二写入信号EWTF来锁存内部地址ICAFF<1:4>的第三比特位ICAFF<3>，可以同步于第一写入输入控制信号至第四写入输入控制信号WPIN<1:4>来储存所锁存的内部地址ICAFF<1:4>的第三比特位ICAFF<3>的数据，并且可以同步于第一写入输出控制信号至第四写入输出控制信号WPOUT<1:4>来输出所储存的内部地址ICAFF<1:4>的第三比特位ICAFF<3>的数据作为写入存储体地址BA_WT<1:4>的第三比特位BA_WT<3>。在写入操作期间，第三存储体地址锁存电路10(3)可以同步于移位写入信号EWTF_S来锁存移位内部地址ICAFF_S<1:4>的第三比特位ICAFF_S<3>，可以同步于第一写入输入控制信号至第四写入输入控制信号WPIN<1:4>来储存所锁存的移位内部地址ICAFF_S<1:4>的第三比特位ICAFF_S<3>的数据，并且可以同步于第一写入输出控制信号至第四写入输出控制信号WPOUT<1:4>来输出所储存的移位内部地址ICAFF_S<1:4>的第三比特位ICAFF_S<3>的数据作为写入存储体地址BA_WT<1:4>的第三比特位BA_WT<3>。在读取操作期间，第三存储体地址锁存电路10(3)可以同步于读取信号RDTF来锁存内部地址ICAFF<1:4>的第三比特位ICAFF<3>，并且可以同步于读取控制信号RCNT来输出所锁存的内部地址ICAFF<1:4>的第三比特位ICAFF<3>的数据作为读取存储体地址BA_RD<1:4>的第三比特位BA_RD<3>。在读取操作期间，第三存储体地址锁存电路10(3)可以同步于移位读取信号RDTF_S来锁存移位内部地址ICAFF_S<1:4>的第三比特位ICAFF<3>，并且可以同步于读取控制信号RCNT来输出所锁存的移位内部地址ICAFF_S<1:4>的第三比特位ICAFF<3>的数据作为读取存储体地址BA_RD<1:4>的第三比特位BA_RD<3>。
在写入操作期间，第四存储体地址锁存电路10(4)可以同步于第二写入信号EWTF来锁存内部地址ICAFF<1:4>的第四比特位ICAFF<4>，可以同步于第一写入输入控制信号至第四写入输入控制信号WPIN<1:4>来储存所锁存的内部地址ICAFF<1:4>的第四比特位ICAFF<4>的数据，并且可以同步于第一写入输出控制信号至第四写入输出控制信号WPOUT<1:4>来输出所储存的内部地址ICAFF<1:4>的第四比特位ICAFF<4>的数据作为写入存储体地址BA_WT<1:4>的第四比特位BA_WT<4>。在写入操作期间，第四存储体地址锁存电路10(4)可以同步于移位写入信号EWTF_S来锁存移位内部地址ICAFF_S<1:4>的第四比特位ICAFF_S<4>，可以同步于第一写入输入控制信号至第四写入输入控制信号WPIN<1:4>来储存所锁存的移位内部地址ICAFF_S<1:4>的第四比特位ICAFF_S<4>的数据，并且可以同步于第一写入输出控制信号至第四写入输出控制信号WPOUT<1:4>来输出所储存的移位内部地址ICAFF_S<1:4>的第四比特位ICAFF_S<4>的数据作为写入存储体地址BA_WT<1:4>的第四比特位BA_WT<4>。在读取操作期间，第四存储体地址锁存电路10(4)可以同步于读取信号RDTF来锁存内部地址ICAFF<1:4>的第四比特位ICAFF<4>，并且可以同步于读取控制信号RCNT来输出所锁存的内部地址ICAFF<1:4>的第四比特位ICAFF<4>的数据作为读取存储体地址BA_RD<1:4>的第四比特位BA_RD<4>。在读取操作期间，第四存储体地址锁存电路10(4)可以同步于移位读取信号RDTF_S来锁存移位内部地址ICAFF_S<1:4>的第四比特位ICAFF<4>，并且可以同步于读取控制信号RCNT来输出所锁存的移位内部地址ICAFF_S<1:4>的第四比特位ICAFF<4>的数据作为读取存储体地址BA_RD<1:4>的第四比特位BA_RD<4>。
在写入操作期间，存储体地址锁存电路10可以同步于第二写入信号EWTF来锁存内部地址ICAFF<1:4>，可以同步于第一写入输入控制信号至第四写入输入控制信号WPIN<1:4>来储存内部地址ICAFF<1:4>的锁存地址，并且可以同步于第一写入输出控制信号至第四写入输出控制信号WPOUT<1:4>来输出内部地址ICAFF<1:4>的所储存的地址作为写入存储体地址BA_WT<1:4>。在写入操作期间，存储体地址锁存电路10可以同步于移位写入信号EWTF_S来锁存移位内部地址ICAFF_S<1:4>，可以同步于第一写入输入控制信号至第四写入输入控制信号WPIN<1:4>来储存移位内部地址ICAFF_S<1:4>的锁存地址，并且可以同步于第一写入输出控制信号至第四写入输出控制信号WPOUT<1:4>来输出移位内部地址ICAFF_S<1:4>的所储存的地址作为写入存储体地址BA_WT<1:4>。在读取操作期间，存储体地址锁存电路10可以同步于读取信号RDTF来锁存内部地址ICAFF<1:4>，并且可以同步于读取控制信号RCNT来输出内部地址ICAFF<1:4>的锁存地址作为读取存储体地址BA_RD<1:4>。在读取操作期间，存储体地址锁存电路10可以同步于移位读取信号RDTF_S来锁存移位内部地址ICAFF_S<1:4>，并且可以同步于读取控制信号RCNT来输出移位内部地址ICAFF_S<1:4>的锁存地址作为读取存储体地址BA_RD<1:4>。
参考图13，第一存储体地址锁存电路10(1)可以包括内部地址输入电路101、内部地址锁存器102、内部地址缓冲器103、读取存储体地址输出电路104、第一写入管道道(write pipe)105、第二写入管道106、第三写入管道107、第四写入管道108和写入存储体地址输出电路109。
内部地址输入电路101可以包括第一内部地址锁存器111、第二内部地址锁存器112、第三内部地址锁存器113和第四内部地址锁存器114。第一内部地址锁存器111可以同步于第二写入信号EWTF来锁存内部地址ICAFF<1:4>的第一比特位ICAFF<1>，以将所锁存的数据输出至节点nd11。第二内部地址锁存器112可以同步于移位写入信号EWTF_S来锁存移位内部地址ICAFF_S<1:4>的第一比特位ICAFF_S<1>，以将所锁存的数据输出至节点nd11。第三内部地址锁存器113可以同步于读取信号RDTF来锁存内部地址ICAFF<1:4>的第一比特位ICAFF<1>，以将所锁存的数据输出至节点nd11。第四内部地址锁存器114可以同步于移位读取信号RDTF_S来锁存移位内部地址ICAFF_S<1:4>的第一比特位ICAFF_S<1>，以将所锁存的数据输出至节点nd11。第一内部地址锁存器至第四内部地址锁存器111、112、113和114中的每一个可以使用D触发器来实现。
内部地址锁存器102可以被配置为执行反相操作，并且可以例如但不限于包括反相器IV111和反相器IV112。反相器IV111可以反相缓冲节点nd11的信号，以将反相缓冲的信号输出至节点nd12。反相器IV112可以反相缓冲节点nd12的信号，以将反相缓冲的信号输出至节点nd11。内部地址锁存器102可以锁存节点nd11和nd12的信号。
内部地址缓冲器103可以被配置为执行反相操作，并且可以例如但不限于包括反相器IV113和反相器IV114。反相器IV113可以响应于读取控制信号RCNT和反相读取控制信号RCNTB而反相缓冲节点nd12的信号，以输出反相缓冲的信号。反相器IV114可以反相缓冲反相器IV113的输出信号，以将反相缓冲的信号输出至节点nd13。如果读取控制信号RCNT具有逻辑“高”电平，则内部地址缓冲器103可以缓冲节点nd12的信号，以将缓冲的信号输出至节点nd13。
读取存储体地址输出电路104可以被配置为执行反相操作和驱动操作，并且可以例如但不限于包括PMOS晶体管P111、反相器IV115和反相器IV116。如果初始化信号INTB被产生，则PMOS晶体管P111可以将节点nd13驱动到电源电压VDD。初始化信号INTB可以针对初始化操作而被产生为具有逻辑“低”电平。反相器IV115可以反相缓冲节点nd13的信号以输出反相缓冲的信号作为读取存储体地址BA_RD<1:4>的第一比特位BA_RD<1>。反相器IV116可以反相缓冲读取存储体地址BA_RD<1:4>的第一比特位BA_RD<1>的数据，以将反相缓冲的数据输出至节点nd13。
如果第一写入输入控制信号WPIN<1>被产生，则第一写入管道105可以储存节点nd12的信号。如果第一写入输出控制信号WPOUT<1>被产生，则第一写入管道105可以将所储存的信号输出至节点nd14。第一写入管道105可以使用管道锁存器来实现。
如果第二写入输入控制信号WPIN<2>被产生，则第二写入管道106可以储存节点nd12的信号。如果第二写入输出控制信号WPOUT<2>被产生，则第二写入管道106可以将所储存的信号输出至节点nd14。第二写入管道106可以使用管道锁存器来实现。
如果第三写入输入控制信号WPIN<3>被产生，则第三写入管道107可以储存节点nd12的信号。如果第三写入输出控制信号WPOUT<3>被产生，则第三写入管道107可以将所储存的信号输出至节点nd14。第三写入管道107可以使用管道锁存器来实现。
如果第四写入输入控制信号WPIN<4>被产生，则第四写入管道108可以储存节点nd12的信号。如果第四写入输出控制信号WPOUT<4>被产生，则第四写入管道108可以将所储存的信号输出至节点nd14。第四写入管道108可以使用管道锁存器来实现。
写入存储体地址输出电路109可以被配置为执行驱动操作和反相操作，并且可以例如但不限于包括PMOS晶体管P112、反相器IV117和反相器IV118。如果初始化信号INTB被产生，则PMOS晶体管P112可以将节点nd14驱动到电源电压VDD。反相器IV117可以反相缓冲节点nd14的信号以输出反相缓冲的信号作为写入存储体地址BA_WT<1:4>的第一比特位BA_WT<1>。反相器IV118可以反相缓冲写入存储体地址BA_WT<1:4>的第一比特位BA_WT<1>的数据，以将反相缓冲的数据输出至节点nd14。
在下文中，将参考图14和图15来描述具有上述配置的半导体器件100的写入操作。在这种情况下，可以假设：半导体器件100在通过将数据时钟信号WCK的频率与时钟信号CLK的频率之比设置为4、通过将列操作设置为要在存储体组模式下执行并且通过将突发长度设置为32来产生第三状态信息C41_BG_BL32时执行写入操作。
如图14中所示，如果针对第一存储体组BG1的写入命令被输入至半导体器件100，则第一写入信号EWT的第一脉冲可以在时间点“T11”处同步于时钟信号CLK的上升沿来产生，并且第二写入信号EWTF的第一脉冲可以在时间点“T12”处同步于时钟信号CLK的下降沿来产生。如果针对第二存储体组BG2的写入命令被输入至半导体器件100，则第一写入信号EWT的第二脉冲可以在时间点“T13”处同步于时钟信号CLK的上升沿来产生，并且第二写入信号EWTF的第二脉冲可以在时间点“T14”处同步于时钟信号CLK的下降沿来产生。如果第三状态信息C41_BG_BL32被产生，则可以产生第二模式信号MD<2>。因此，第二写入信号EWTF可以被移位时钟信号CLK的四个周期(其被设置为移位时段SP)，以产生包括分别在时间点“T15”和时间点“T16”处创建的脉冲的移位写入信号EWTF_S。由于第一写入输入控制信号WPIN<1>同步于第二写入信号EWTF的第一脉冲(其在时间点“T12”处创建)来产生，因此与第一存储体组BG1中包括的第一单元阵列X相对应的内部地址ICAFF<1:4>可以被锁存并储存。由于第二写入输入控制信号WPIN<2>同步于第二写入信号EWTF的第二脉冲(其在时间点“T14”处创建)来产生，因此与第二存储体组BG2中包括的第二单元阵列Y相对应的内部地址ICAFF<1:4>可以被锁存并储存。由于第三写入输入控制信号WPIN<3>同步于移位写入信号EWTF_S的第一脉冲(其在时间点“T15”处创建)来产生，因此与第一存储体组BG1中包括的第一单元阵列X相对应的移位内部地址ICAFF_S<1:4>可以被锁存并储存。由于第四写入输入控制信号WPIN<4>同步于移位写入信号EWTF_S的第二脉冲(其在时间点“T16”处创建)来产生，因此与第二存储体组BG2中包括的第二单元阵列Y相对应的移位内部地址ICAFF_S<1:4>可以被锁存并储存。
如图14所示，第一写入信号EWT可以被延迟根据写入等待时间而设置的延迟时段DP，以产生包括分别在时间点“T21”和时间点“T22”处创建的脉冲的写入标志WTTF。在第二模式信号MD<2>被产生时，写入标志WTTF可以被移位时钟信号CLK的四个周期(其被设置为移位时段SP)，以产生包括分别在时间点“T23”和时间点“T24”处创建的脉冲的内部写入标志IWTTF。
如图15所示，第一写入输出控制信号WPOUT<1>可以同步于写入标志WTTF的第一脉冲(其在时间点“T21”处创建)来产生。写入存储体地址BA_WT<1:4>可以同步于在时间点“T21”处产生的第一写入输出控制信号WPOUT<1>来从与在第一存储体组BG1中包括的第一单元阵列X相对应的内部地址ICAFF<1:4>(其在时间点“T12”处被锁存并储存)产生。可以通过在时间点“T21”处产生的写入存储体地址BA_WT<1:4>来执行针对第一存储体组BG1中包括的第一单元阵列X的16比特位数据的列操作。第二写入输出控制信号WPOUT<2>可以同步于写入标志WTTF的第二脉冲(其在时间点“T22”处创建)来产生。写入存储体地址BA_WT<1:4>可以同步于在时间点“T22”处产生的第二写入输出控制信号WPOUT<2>来从与第二存储体组BG2中包括的第二单元阵列Y相对应的内部地址ICAFF<1:4>(其在时间点“T14”处被锁存并储存)产生。可以通过在时间点“T22”处产生的写入存储体地址BA_WT<1:4>来执行针对第二存储体组BG2中包括的第二单元阵列Y的16比特位数据的列操作。第三写入输出控制信号WPOUT<3>可以同步于内部写入标志IWTTF的第一脉冲(其在时间点“T23”处创建)来产生。写入存储体地址BA_WT<1:4>可以同步于在时间点“T23”处产生的第三写入输出控制信号WPOUT<3>来从与第一存储体组BG1中包括的第一单元阵列X相对应的移位内部地址ICAFF_S<1:4>(其在时间点“T15”处被锁存并储存)产生。可以通过在时间点“T23”出产生的写入存储体地址BA_WT<1:4>执行针对第一存储体组BG1中包括的第一单元阵列X的16比特位数据的列操作。第四写入输出控制信号WPOUT<4>可以同步于内部写入标志IWTTF的第二脉冲(其在时间点“T24”处创建)来产生。写入存储体地址BA_WT<1:4>可以同步于在时间点“T24”处产生的第四写入输出控制信号WPOUT<4>来从与第二存储体组BG2中包括的第二单元阵列Y相对应的移位内部地址ICAFF_S<1:4>(其在时间点“T16”处被锁存并储存)产生。可以通过在时间点“T24”处产生的写入存储体地址BA_WT<1:4>来执行针对在第二存储体组BG2中包括的第二单元阵列Y的16比特位数据的列操作。针对在第一存储体组BG1中包括的第一单元阵列X的32比特位数据的列操作可以被执行为包括在从时间点“T21”起直到时间点“T22”的时段期间执行的针对16比特位数据的列操作，以及在经过与时间点“T22”和时间点“T23”之间的时段相对应的泡沫时段之后从时间点“T23”起直到时间点“T24”的时段期间执行的针对16比特位数据的列操作。针对在第二存储体组BG2中包括的第二单元阵列Y的32比特位数据的列操作可以被执行为包括在从时间点“T22”起直到时间点“T23”的时段期间执行的针对16比特位数据的列操作，以及在经过与时间点“T23”和时间点“T24”之间的时段相对应的泡沫时段之后从时间点“T24”起执行的针对16比特位数据的列操作。
如上所述，根据实施例的半导体器件在存储体组模式下当突发长度被设置为32时，可以通过同步于第二写入信号EWTF来锁存并储存内部地址ICAFF<1:4>以及通过同步于移位写入信号EWTF_S来锁存并储存移位内部地址ICAFF_S<1:4>而执行包括泡沫时段的针对32比特位数据的列操作。在存储体组模式下包括泡沫时段的列操作可以使用相对简单的电路(诸如管道锁存器)来执行，从而减小半导体器件的布局面积。根据一个实施例，半导体器件的针对32比特位数据的列操作可以通过依次执行具有泡沫时段的两个针对16比特位数据的单独的列操作来实现。因此，可以对在第一存储体组BG1中包括的存储体和在第二存储体组BG2中包括的存储体执行存储体交错(bank interleaving)操作。
参考图16，根据实施例的半导体器件20可以包括命令控制电路201、等待时间/突发控制电路202、操作控制电路203、输入/输出(I/O)控制电路204、数据I/O电路205和DRAM核206。
命令控制电路201可以包括输入驱动电路211、芯片选择信号缓冲器212、命令/地址缓冲器213、命令解码器214和掉电控制电路215。输入驱动电路211可以接收并驱动芯片选择信号CS以将芯片选择信号CS传送至掉电控制电路215。芯片选择信号缓冲器212可以基于芯片选择参考电压VREF_CS来缓冲芯片选择信号CS。命令/地址缓冲器213可以基于命令/地址参考电压VREF_CA来缓冲命令/地址信号CA<0:6>。命令解码器214可以基于由芯片选择信号缓冲器212缓冲的芯片选择信号CS来对由命令/地址缓冲器213缓冲的命令/地址信号CA<0:6>进行解码，以产生用于半导体器件20的操作的各种命令。掉电控制电路215可以基于由输入驱动电路211驱动的芯片选择信号CS和由命令解码器214产生的命令来控制掉电模式。
等待时间/突发控制电路202可以包括突发长度信息发生器221、写入等待时间控制器222和突发长度控制电路223。突发长度信息发生器221可以基于由命令解码器214产生的命令来产生用于控制突发长度操作的信息。写入等待时间控制器222可以基于由命令解码器214产生的命令来根据写入等待时间执行控制操作。突发长度控制电路223可以包括储存从突发长度信息发生器221输出的信息的信息储存电路225。突发长度控制电路223可以包括突发长度控制器226，其用于基于由命令解码器214产生的命令、从写入等待时间控制器222输出的信号以及从突发长度信息发生器221输出的信息来控制突发长度操作。突发长度控制电路223可以包括突发结束控制器227，其用于基于由命令解码器214产生的命令、从写入等待时间控制器222输出的信号以及从突发长度信息发生器221输出的信息来控制突发结束操作。
操作控制电路203可以包括读取/写入控制器231、地址控制器232、自动预充电控制器233和行路径控制器234，以产生用于控制读取操作和写入操作的读取/写入控制信号RD/WR_Control以及用于控制激活操作、预充电操作和刷新操作的行路径控制信号ACT/PCG/REF_Control。如果时钟信号CK_t和CK_c被激活，则读取/写入控制器231可以基于从等待时间/突发控制电路202输出的信号和从地址控制器232输出的信号来控制读取操作和写入操作。地址控制器232可以基于从等待时间/突发控制电路202输出的信号来控制地址的产生。如果时钟信号CK_t和CK_c被激活，则自动预充电控制器233可以基于从等待时间/突发控制电路202输出的信号来控制自动预充电操作。行路径控制器234可以基于由命令解码器214产生的命令来控制行路径。
I/O控制电路204可以包括第一时钟缓冲器241、时钟使能信号发生器242、第二时钟缓冲器243、第一分频器244、第二分频器245、内部时钟驱动器246、I/O控制器247和数据路径控制器248。第一时钟缓冲器241可以接收并缓冲时钟信号CK_t和CK_c。在由第一时钟缓冲器241缓冲的时钟信号CK_t和CK_c被激活之后，时钟使能信号发生器242可以产生时钟使能信号。第二时钟缓冲器243可以接收并缓冲用于数据的输入和输出的数据时钟信号WCK和WCKB。第一分频器244可以对由第二时钟缓冲器243缓冲的数据时钟信号WCK和WCKB进行分频。第二分频器245可以接收第一分频器244的输出信号并对其进行分频。内部时钟驱动器246可以接收第一分频器244的输出信号并对其进行分频，以产生内部数据时钟信号IWCK[0:3]。I/O控制器247可以接收由第二分频器245分频的信号和由内部时钟驱动器246产生的内部数据时钟信号IWCK[0:3]，以控制数据的输入和输出。数据路径控制器248可以基于从I/O控制器247输出的信号和由内部时钟驱动器246产生的内部数据时钟信号IWCK[0:3]来控制在数据的输入和输出中所使用的数据路径。
数据I/O电路205可以包括接收器251、解串行化器252、写入驱动器253、写入多路复用器254、读取多路复用器255、读取驱动器256、串行化器257和发送器258。接收器251可以与内部数据时钟信号IWCK[0:3]同步，以基于数据参考电压VREF_DQ来接收传送数据DQ。解串行化器252可以将经由接收器251串行输入的传送数据DQ转换为并行数据。写入驱动器253可以驱动并行数据以将被驱动的并行数据传送至写入多路复用器254。写入多路复用器254可以使用多路复用方法和I/O线来将由写入驱动器253驱动的数据传送至DRAM核206。在读取操作期间，读取多路复用器255可以使用多路复用方法来将经由I/O线从DRAM核206输出的数据输出至读取驱动器256。读取驱动器256可以驱动经由读取多路复用器255从DRAM核206输出的数据，以将被驱动的数据输出至串行化器257。串行化器257可以将从读取驱动器256输出的数据转换为串行数据。发送器258可以输出由串行化器257转换的串行数据作为传送数据DQ。
DRAM核206可以基于读取/写入控制信号RD/WR_Control来执行用于经由数据I/O电路205而输出或接收数据的读取操作或写入操作。DRAM核206可以基于行路径控制信号ACT/PCG/REF_Control来执行激活操作、预充电操作或刷新操作。

Claims (20)

1.一种半导体器件，包括：
移位写入信号发生电路，其被配置为基于模式信号而同步于时钟信号来将写入信号移位以产生移位写入信号；
移位地址发生电路，其被配置为基于所述模式信号而同步于所述时钟信号来将内部地址移位以产生移位内部地址；以及
存储体地址锁存电路，其被配置为基于所述写入信号来锁存和储存所述内部地址，被配置为基于所述移位写入信号来锁存和储存所述移位内部地址，并且被配置为从所储存的内部地址和所述移位内部地址的所储存的地址产生写入存储体地址。
2.如权利要求1所述的半导体器件，
其中，所述模式信号包括第一模式信号至第N模式信号，其中，“N”表示等于或大于2的自然数；以及
其中，根据数据所述时钟信号的频率与时钟信号的频率之比、执行列操作的存储体模式以及针对所述列操作而设置的突发长度来选择性地产生所述第一模式信号至第N模式信号中的一个模式信号。
3.如权利要求1所述的半导体器件，
其中，所述模式信号包括第一模式信号至第N模式信号，其中，“N”表示等于或大于2的自然数；以及
其中，通过将所述写入信号移位与所述第一模式信号至第N模式信号之中的选择性地产生的一个模式信号相对应的时段来产生所述移位写入信号，所述时段为所述时钟信号的周期的多倍。
4.如权利要求1所述的半导体器件，
其中，所述模式信号包括第一模式信号至第N模式信号，其中，“N”表示等于或大于2的自然数；以及
其中，通过将所述内部地址移位与所述第一模式信号至第N模式信号之中的选择性地产生的一个模式信号相对应的时段来产生所述移位内部地址，所述时段为所述时钟信号的周期的多倍。
5.如权利要求1所述的半导体器件，其中，所述存储体地址锁存电路被配置为基于写入输入控制信号来储存锁存的内部地址，被配置为基于所述写入输入控制信号来储存所述移位内部地址的锁存的地址，被配置为基于写入输出控制信号来从所储存的内部地址产生所述写入存储体地址，并且被配置为基于所述写入输出控制信号来从所述移位内部地址的所储存的地址产生所述写入存储体地址。
6.如权利要求5所述的半导体器件，
其中，当所述写入信号或所述移位写入信号被产生时，所述写入输入控制信号被产生；以及
其中，当写入标志或内部写入标志被产生时，所述写入输出控制信号被产生。
7.如权利要求6所述的半导体器件，
其中，所述写入标志通过将所述写入信号延迟与写入等待时间相对应的时段来产生；以及
其中，所述内部写入标志通过基于所述模式信号将所述写入标志移位来产生。
8.如权利要求1所述的半导体器件，还包括：移位读取信号发生电路，其被配置为基于所述模式信号来将读取信号移位，以产生移位读取信号。
9.如权利要求8所述的半导体器件，其中，所述存储体地址锁存电路被配置为基于所述读取信号来锁存和储存所述内部地址，被配置为基于所述移位读取信号来锁存和储存所述移位内部地址，并且被配置为从所储存的内部地址和所述移位内部地址的所储存的地址产生读取存储体地址。
10.如权利要求9所述的半导体器件，其中，所述存储体地址锁存电路被配置为基于读取控制信号来从锁存的内部地址产生所述读取存储体地址，并且被配置为基于所述读取控制信号来从所述移位内部地址的锁存的地址产生所述读取存储体地址。
11.如权利要求10所述的半导体器件，其中，所述读取控制信号在从所述读取信号或所述移位读取信号被产生的时间点起经过预定读取延迟时段后的时间点处被产生。
12.一种半导体器件，包括：
移位读取信号发生电路，其被配置为基于模式信号而同步于时钟信号来将读取信号移位以产生移位读取信号；
移位地址发生电路，其被配置为基于所述模式信号而同步于所述时钟信号来将内部地址移位以产生移位内部地址；以及
存储体地址锁存电路，其被配置为基于所述读取信号来锁存和储存所述内部地址，被配置为基于所述移位读取信号来锁存和储存所述移位内部地址，并且被配置为从所储存的内部地址和所述移位内部地址的所储存的地址来产生读取存储体地址。
13.如权利要求12所述的半导体器件，其中，所述存储体地址锁存电路被配置为基于读取控制信号来从锁存的内部地址产生所述读取存储体地址，并且被配置为基于所述读取控制信号来从所述移位内部地址的锁存的地址产生所述读取存储体地址。
14.如权利要求13所述的半导体器件，其中，所述读取控制信号在从所述读取信号或所述移位读取信号被产生的时间点起经过预定读取延迟时段后的时间点处被产生。
15.一种半导体器件，包括：
第一内部地址锁存器，其被配置为基于写入信号来锁存内部地址；
第二内部地址锁存器，被配置为基于移位写入信号来锁存移位内部地址；以及
管道锁存器，其被配置为基于写入输入控制信号来储存由所述第一内部地址锁存器锁存的所述内部地址，被配置为基于所述写入输入控制信号来储存由所述第二内部地址锁存器锁存的所述移位内部地址，被配置为基于写入输出控制信号来输出所储存的内部地址以用于产生写入存储体地址，并且被配置为基于所述写入输出控制信号来输出所述移位内部地址的所储存的地址以用于产生所述写入存储体地址，其中，所述移位写入信号通过基于模式信号而同步于时钟信号将所述写入信号移位来产生。
16.如权利要求15所述的半导体器件，
其中，所述移位内部地址通过基于所述模式信号将所述内部地址移位来产生。
17.如权利要求16所述的半导体器件，
其中，所述模式信号包括第一模式信号至第N模式信号，其中，“N”表示等于或大于2的自然数；以及
其中，根据数据时钟信号的频率与所述时钟信号的频率之比、执行列操作的存储体模式以及针对所述列操作而设置的突发长度来选择性地产生所述第一模式信号至所述第N模式信号中的一个模式信号。
18.如权利要求15所述的半导体器件，
其中，当所述写入信号或所述移位写入信号被产生时，所述写入输入控制信号被产生；以及
其中，当写入标志或内部写入标志被产生时，所述写入输出控制信号被产生。
19.如权利要求15所述的半导体器件，还包括：
第三内部地址锁存器，其被配置为基于读取信号来锁存所述内部地址；以及
第四内部地址锁存器，其被配置为基于移位读取信号来锁存所述移位内部地址。
20.如权利要求19所述的半导体器件，还包括：内部地址缓冲器，其被配置为基于读取控制信号来缓冲锁存的内部地址以用于产生读取存储体地址，并且被配置为基于所述读取控制信号来缓冲所述移位内部地址的锁存的地址以用于产生所述读取存储体地址。
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