CN113808631A - 用于数据选通写入定时的设备、***和方法 - Google Patents

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Abstract

本公开提供了用于数据选通写入定时的设备、***和方法。存储器装置可在写操作期间接收数据选通时钟信号和串行写数据。所述存储器的解串行器电路可使用基于所述数据选通时钟信号的定时将所述串行写数据转换为并行写数据。例如，一或多个内部信号可基于所述数据选通时钟信号而生成并用于激活所述解串行器电路的各种操作。所述数据选通时钟信号还可用于激活所述存储器装置的位线，以便沿着那些激活的位线将所述并行写数据写入存储器单元。所述存储器还可接收与所述数据选通时钟信号分离的***时钟，所述***时钟可用于所述存储器的其它操作。例如，在读操作中，可以基于所述***时钟的定时来激活所述位线。

Description

用于数据选通写入定时的设备、***和方法
技术领域
本申请涉及用于数据选通写定时的设备、***和方法。
背景技术
本公开总体上涉及半导体装置，诸如半导体存储器装置。半导体存储器装置可以包含用于存储信息的多个存储器单元。可将存储的信息编码为二进制数据，并且每个存储器单元可存储信息的单个位。可在存储器装置的数据端子处以串行流提供写信息，然后将该写信息解串行化为可存储在该装置的锁存器中的并行信息，直到它被加载到存储器单元中为止。读信息可从存储器单元中并行地读出到锁存器中，然后被串行化以在数据端子处提供信息。存储器装置可以基于可通过装置的时钟端子供应的各种时钟信号的定时来执行这些操作。
发明内容
本申请的一方面涉及一种设备，该设备包括：时钟端子，所述时钟端子被配置为接收***时钟信号；数据选通端子，该数据选通端子作为写操作的一部分被配置为接收数据选通时钟信号，其中该数据选通时钟信号不同于该***时钟信号；解串行器电路，该解串行器电路被配置为以基于该数据选通时钟信号的定时将接收的串行写数据转换为并行写数据；以及存储器阵列，该存储器阵列包括多个位线，其中该多个位线中的选定位线以基于该数据选通时钟信号的定时来激活，并且其中该并行写数据被提供给该多个位线中的该被激活位线。
本申请案的另一方面涉及一种***，该***包括：控制器，该控制器被配置为提供***时钟，并且作为写操作的一部分，被配置为提供数据选通时钟信号、串行写数据和写地址；存储器装置，所述存储器装置包括：解串行器电路，该解串行器电路被配置为以基于所述数据选通时钟信号的定时将该串行写数据转换为并行写数据；存储器阵列，该存储器阵列包括多个位线；以及写逻辑，该写逻辑被配置为基于该写地址以基于数据选通时钟信号的定时激活该多个位线中的选定位线，其中该并行写数据沿着该多个位线中的该被激活选定位线写入存储器单元。
本申请的又一方面涉及一种方法，该方法包括：在存储器处接收***时钟信号；作为对该存储器的写操作的一部分接收数据选通时钟信号和串行写数据，其中该数据选通时钟信号不同于该***时钟信号；以基于该数据选通时钟信号的定时将该串行写数据解串行化为并行写数据；以基于该数据选通时钟信号的定时将该并行写数据存储在该存储器的本地锁存器中；以及以基于该数据选通时钟信号的定时将该并行写数据从该本地锁存器写入该存储器的存储器单元。
附图说明
图1是根据本公开的实施例的半导体装置的框图。
图2是根据本公开的一些实施例的存储器装置的框图。
图3是根据本公开的一些实施例的存储器的框图。
图4A至4B是根据本公开的一些实施例的写操作的操作的时序图。
图5是根据本公开的一些实施例的使用数据选通信号将数据解串行化并写入存储器的方法的流程图。
具体实施方式
某些实施例的以下描述本质上仅是示范性的，而决不意图限制本公开或其应用或用途的范围。在本***和方法的实施例的以下详细描述中，参考附图，该附图形成该详细描述的一部分并且以示出可以实践所描述的***和方法的特定实施例的方式示出。充分详细地描述这些实施例以使得本领域技术人员能够实践当前公开的***和方法，并且应当理解，可以利用其它实施例，并且可以在不脱离本公开的精神和范围的情况下作出结构和逻辑改变。此外，为了清楚起见，当对某些特征的详细描述对于本领域技术人员而言显而易见时将不对其进行讨论，以免模糊对本公开的实施例的描述。因此，下面的详细描述不应被认为是限制性的，且本公开的范围仅由所附权利要求界定。
存储器装置可包含具有多个存储器单元的存储器阵列，每个存储器单元位于字线(行)与数字线(列或位线)的交叉点处。在存取操作(诸如读取或写操作)期间，可激活一或多个行和列，并且可在激活的行与列的交叉点处从存储器单元读取数据或将数据写入存储器单元。例如，在写操作期间，数据可被供应到装置的数据端子，而在命令和地址(例如，C/A)端子处供应写命令和地址，该写命令和地址指定将数据写入哪些存储器单元。另外，在各个时钟端子处供应时钟信号，诸如***时钟CLK和数据选通时钟信号(DQS)。数据选通时钟可用于管理将数据从数据端子加载到与存储器阵列相关联的本地锁存器中的定时，而时钟信号用于管理将数据从那些本地锁存器加载到存储器阵列中的定时。然而，这利用第二组本地锁存器来管理存储器的定时域之间的切换(例如，从DQS切换到CLK)，该第二组本地锁存器脱离时钟信号CLK的时钟控制。该第二组锁存器可消耗存储器装置上的功率和空间。可能需要统一在写操作中使用的时钟域以减少写路径中的锁存器的数量。
本公开涉及用于数据选通信号写定时的设备、***和方法。在根据本公开的一些实施例的存储器装置中，数据可从数据端子到存储器阵列中一直保持在DQS域中而不是从DQS域传输到CLK域。DQS时钟信号可用于管理将数据从数据端子加载到本地锁存器中以及从本地锁存器加载到存储器阵列中的定时。例如，DQS信号可用于管理解串行器的定时，该解串行器在本地锁存器处将接收的串行写数据转换为并行写数据，并且还用于控制存储器的位线的激活以控制将数据从本地锁存器加载到存储器单元中。CLK域仍可用于将数据从存储器阵列中读回并读出到数据端子。
图1是根据本公开的实施例的半导体装置的框图。半导体装置100可以是半导体存储器装置，诸如集成在单个半导体芯片上的DRAM装置。
半导体装置100包含存储器阵列118。存储器阵列118被示出为包含多个存储体。在图1的实施例中，存储器阵列118被示出为包含八个存储体BANK0至BANK7。在其它实施例的存储器阵列118中可以包含更多或更少的存储体。每个存储体包含多个字线WL、多个位线BL以及布置在多个字线WL与多个位线BL的交叉点处的多个存储器单元MC。对字线WL的选择由行解码器108执行，而对位线BL的选择由列解码器110执行。在图1的实施例中，行解码器108包含用于每个存储体的相应行解码器，而列解码器110包含用于每个存储体的相应列解码器。位线BL耦合到相应的感测放大器(SAMP)。来自位线BL的读数据由感测放大器SAMP放大，并通过互补本地数据线(LIOT/B)、传输门(TG)和互补主数据线(MIOT/B)传输到读/写放大器，继而到达本地锁存器120。然后可将数据提供给串行器(未示出)，然后可通过I/O电路122将串行化的数据提供给数据端子DQ。相反，写数据通过解串行器121从DQ焊盘传输到本地锁存器120。写数据从本地锁存器120通过互补主数据线MIOT/B、传输TG和互补本地数据线LIOT/B传输到感测放大器SAMP，并写入耦合到位线BL的存储器单元MC中。
半导体装置100可采用多个外部端子，该多个外部端子包含耦合到命令和地址总线以接收命令和地址以及CS信号的命令和地址(C/A)端子、接收时钟CK和/CK的时钟端子、提供数据的数据端子DQ，以及接收电源电势VDD、VSS、VDDQ和VSSQ的电源端子。
时钟端子被供应有外部时钟CK和/CK，它们被提供给输入电路112。外部时钟可为互补的。输入电路112基于CK和/CK时钟而生成内部时钟ICLK。ICLK时钟被提供给命令解码器106和内部时钟生成器114。内部时钟生成器114基于ICLK时钟而提供各种内部时钟LCLK。LCLK时钟可用于各种内部电路的定时操作。内部数据时钟LCLK被提供给输入/输出电路122以对包含在输入/输出电路122中的电路的操作进行定时，例如被提供给数据接收器以对写数据的接收进行计时。
存储器装置100还包含数据选通端子DQS。数据选通信号可用于管理对存储器装置100的写操作的定时，而***时钟信号CLK和/CLK可管理其它操作(诸如读操作、刷新操作和其它操作)的定时。***时钟CLK和/CLK可在装置100操作(例如，通电)时连续地提供给装置100。数据选通时钟DQS可在写操作期间提供，但是也可不在其它时间提供。例如，可为每个写操作提供数据选通DQS的一定数量的周期(例如，一定数量的上升沿)。
尽管在图1中示出了单个数据选通端子，但是应当理解，可以存在用于接收一组或多组DQS信号的多个端子。例如，一组DQS信号可以包含一对互补信号(例如，DQST和DQSF)。在一些实施例中，存储器装置100可接收多组DQS信号。例如，每组DQS信号可与一定数量的数据端子DQ相关联(例如，互补信号DQSTa和DQSFa可与8个数据端子DQa相关联，互补信号DQSTb和DQSFb可与8个数据端子DQb相关联等)。
可向C/A端子供应存储器地址。被供应给C/A端子的存储器地址经由命令/地址输入电路102传输到地址解码器104。地址解码器104接收该地址，并将解码后的行地址XADD供应给行解码器108，并且将解码后的列地址YADD提供给列解码器110。地址解码器104还可供应解码后的存储体地址BADD，其可指示存储器阵列118的存储体包含解码后的行地址XADD和列地址YADD。可向C/A端子供应命令。命令的实例包含用于控制各种操作的定时的定时命令、用于存取存储器的存取命令，诸如用于执行读操作的读命令和用于执行写操作的写命令，以及其它命令和操作。存取命令可与一或多个行地址XADD、列地址YADD和存储体地址BADD相关联以指示待存取的存储器单元。
该命令可以作为内部命令信号经由命令/地址输入电路102提供给命令解码器106。命令解码器106包含用于对内部命令信号进行解码以生成用于执行操作的各种内部信号和命令的电路。例如，命令解码器106可提供行命令信号以选择字线，并提供列命令信号以选择位线。
装置100可接收作为读命令的存取命令。当接收到读命令并且及时向存储体地址、行地址和列地址供应读命令时，从存储器阵列118中与行地址和列地址相对应的存储器单元读取读数据。命令解码器106接收读命令，该命令解码器提供内部命令使得将数据从存储器单元(例如，沿着LIO和MIO)读出到本地锁存器120。可以基于时钟信号CK和/CK的定时读出数据。可并行地(例如，同时沿着多个位线BL、LIO和MIO)读出数据并将该数据提供到串行化器电路(未图示)，该串行化器电路可将数据移位成串行(例如，将多个位沿着数据线依次移位)。串行化的数据然后可通过IO电路122提供给数据端子DQ。串行器和IO电路122可使用基于***时钟信号(例如，CK和/CK或从其中导出的时钟信号)的定时来操作。
装置100可接收作为写命令的存取命令。当接收到写命令时，并且及时向存储体地址、行地址和列地址供应写命令，并且通过DQ端子向解串行器电路121供应写数据。解串行器电路121可从IO电路122接收串行数据，然后将串行写数据转换为并行数据。解串行器然后可向本地锁存器120提供并行写数据。解串行器电路121和本地锁存器120可使用基于一或多个数据选通信号(例如，DQS或从其中导出的信号)的定时来操作。写数据沿着全局数据总线提供并保存在与由存储体地址指示的存储体相关联的本地锁存器120中。将存储在本地锁存器121中的写数据写入存储器阵列118中与行地址和列地址相对应的存储器单元。写命令由命令解码器106接收，该命令解码器提供内部命令使得写数据由输入/输出电路122中的数据接收器接收。可使用基于一或多个数据选通信号DQS的定时向存储器阵列发出内部命令。这样，写数据可由数据选通信号DQS控制(与由诸如CK之类的***时钟控制的读操作相反)。
装置100还可接收使它作为自刷新模式的一部分执行一或多个刷新操作的命令。在一些实施例中，可从外部向存储器装置100发出自刷新模式命令。在一些实施例中，自刷新模式命令可由装置的部件周期性地生成。在一些实施例中，当外部信号指示自刷新进入命令时，也可激活刷新信号AREF。刷新信号AREF可为脉冲信号，当命令解码器106接收到指示进入自刷新模式的信号时激活该脉冲信号。刷新信号AREF可在命令输入之后立即被激活一次，此后可在期望的内部定时被循环激活。刷新信号AREF可用于在自刷新模式期间控制刷新操作的定时。因此，刷新操作可自动继续。自刷新退出命令可使刷新信号AREF的自动激活停止并返回到空闲状态。刷新信号AREF被供应给刷新控制电路116。刷新控制电路116将刷新行地址RXADD供应到行解码器108，其可刷新由刷新行地址RXADD指示的一或多个字线WL。
向电源端子供应电源电势VDD和VSS。电源电势VDD和VSS被供应给内部电压生成器电路124。内部电压生成器电路124基于被供应给电源端子的电源电势VDD和VSS生成各种内部电势VPP、VOD、VARY、VPERI等。内部电势VPP主要用于行解码器108中，内部电势VOD和VARY主要用于包含在存储器阵列118中的感测放大器SAMP中，并且内部电势VPERI用于许多***电路块中。
也向电源端子供应电源电势VDDQ和VSSQ。电源电势VDDQ和VSSQ被供应给输入/输出电路122。在本公开的实施例中，被供应给电源端子的电源电势VDDQ和VSSQ可以是与被供应给电源端子的电源电势VDD和VSS相同的电势。在本公开的另一个实施例中，被供应给电源端子的电源电势VDDQ和VSSQ可以是与被供应给电源端子的电源电势VDD和VSS不同的电势。被供应给电源端子的电源电势VDDQ和VSSQ用于输入/输出电路122，使得由输入/输出电路122生成的电源噪声不会传播到其它电路块。
图2是根据本公开的一些实施例的存储器装置的框图。存储器装置200可为存储器装置(诸如存储器装置100)的写路径和读路径的某些部件。为了解释写路径和读路径的运行，在图2的表示中可简化和/或省略存储器的某些部件。存储器装置200耦合到控制器201，该控制器可操作存储器装置200以例如将从存储器装置200读取数据和将数据写入存储器装置。
控制器201可耦合到存储器装置200的一或多个端子以提供控制信号(例如，读/写命令、时钟信号、地址)和/或发送/接收数据。控制器201可沿着‘引脚’或其它导电元件耦合到存储器装置200的各种端子。只要存储器装置200在操作中，控制器201就可提供一些信号。例如，只要存储器200有效，就可将时钟信号CLK提供给时钟端子222。控制器201可提供一些信号作为特定操作的一部分。例如，作为实例性写操作的一部分，控制器201可开始向一或多个数据选通端子204a-b提供一或多个数据选通信号DQS，向C/A端子220提供命令和地址，并向写端子202a-b提供呈串行格式的写数据。在一些实施例中，控制器201可在设定时间内提供这些信号，然后停止提供这些信号。
存储器200包含第一组数据端子DQ(a)202a和第二组数据端子DQ(b)202b。这几组数据端子202a-b中的每一个可表示几个单独的数据端子。例如，多组端子202a-b中的每一个可包含多个单独的端子(例如，四个端子、八个端子、16个端子)。类似地，尽管仅示出了两组数据端子202a和202b，但是存储器装置可具有更多组或更少组数据端子。在写操作期间，多组端子202a-b中的一组或两组端子中的每个端子可从控制器201串行地接收多个写数据位。例如，每个数据端子可接收第一位，接着是第二位，然后是第三位等。可在设定的时间长度(诸如数据周期)中接收串行写数据。提供每一位然后提供下一位的时间量可基于数据选通时钟信号DQS的定时。
在写操作期间，存储器装置200还可通过相应的数据选通端子204a-b从控制器201接收数据选通信号DQSa和DQSb作为写操作的一部分。每个数据选通端子204a-b可以表示多个单独的端子。例如，在一些实施例中，数据选通端子DQSa 204a可包含两个端子，其可接收数据选通信号DQSTa及其补码DQSFa。数据选通时钟信号DQS可为以规则定时在高逻辑电平与低逻辑电平之间变化的二进制信号。时钟信号的某个波形可以可预测的定时出现。例如，数据选通时钟信号DQS可在高电平与低电平之间交替。在另一个电平中，上升沿或脉冲可以规则定时生成。控制器201可通过使用表示高逻辑电平的第一电压和表示低逻辑电平的第二电压来提供此信号。当没有提供数据选通时钟信号DQS时，控制器201可将数据选通时钟端子204a和/或204b保持在恒定的逻辑电平(例如，恒定电压)。
第一数据选通端子DQS(A)可接收与第一组数据端子202a相关联的一或多个第一数据选通信号DQSa。类似地，第二数据选通端子DQS(B)可接收与第二组数据端子202b相关联的一或多个第二数据选通信号DQSb。例如，当控制器201沿着第一数据端子DQ(a)202a提供串行写数据时，控制器201还可沿着第一组数据选通端子204a提供第一数据选通信号DQS(a)。使用分开的多组DQS和DQ端子可有助于管理提供不同位的串行数据的精确定时。尽管在图2中示出了两组数据端子202a-b和数据选通端子/信号204a-b，但是在一些实施例中，可以使用更多或更少的数据端子202a-b和数据选通端子204a-b。
在写操作期间，来自控制器201的数据可通过数据端子202a-b提供给解串行器电路206。沿着数据端子202a-b的数据可被串联提供。例如，每个单独的数据端子可串行地接收8位的写数据。在其它实例性实施例中可使用每个数据周期更多或更少的位。解串行器电路206可将接收到的信息分成并行传输，并将并行写数据提供给本地锁存器208。例如，如果沿着数据端子串行地提供8位，则解串行器电路206可将8位分成8根不同导线，并且可沿着这8根不同导线中的一根将数据的每个位提供给8个不同的相应本地锁存器208中的每一个。在图3中更详细地讨论解串行器电路的操作。
一旦数据被存储在本地锁存器208中，写逻辑212就可基于通过C/A端子220接收到的针对C/A电路224的地址来激活存储器阵列230中的一或多个位线。例如，列地址和写命令可由控制器201提供在C/A端子220处。C/A电路224可对地址进行解码，并且发信号通知写逻辑212应激活与由该地址指示的存储器单元232相关联的位线。写逻辑212可以基于数据选通信号的定时来激活存储器阵列230的位线。
解串行器电路206、本地锁存器208和写逻辑212可在DQS域中操作。换句话说，解串行器电路206、本地锁存器208和写逻辑212可以基于数据选通信号DQSa和/或DQSb的定时进行操作。例如，电路206、208和212可直接基于信号DQSa/b来操作，和/或更多地以从数据选通信号DQSa/b生成的各种内部时钟信号的定时来操作。
存储器200可包含DQS逻辑电路210，其可从数据选通端子204a-b接收一或多个数据选通信号，并且可提供一或多个内部信号，该一或多个内部信号是以基于数据选通信号的定时生成的。DQS逻辑电路210可提供可操作解串行器电路208、本地锁存器208和/或写逻辑212的定时信号。在图3中更详细地讨论这些部件在DQS域中的操作。
与DQS域中的写操作不同，读操作可在***时钟CLK域中操作。存储器200可在CLK端子222处从控制器201接收一或多个***时钟信号CLK。各种内部时钟信号可基于***时钟信号。当在C/A端子220处接收到读命令连同有效地址时，C/A电路224可指示读逻辑电路228激活由该地址指定的行和列。数据可从存储器阵列230的被激活存储器单元232读出到本地锁存器208。数据可从本地锁存器208读出到读串行器226。串行器可操作以将来自本地锁存器的并行信息转换为串行数据，然后可将该串行数据提供到数据端子(例如，202a-b)。读逻辑228和串行器226(以及在读操作期间的本地锁存器208)可以基于***时钟222的定时来操作。
图3是根据本公开的一些实施例的存储器的框图。存储器300可表示诸如图1的存储器100和/或图2的存储器200的之类存储器的写路径。与图2一样，为了简洁和清楚起见，省略了存储器300的某些部件。存储器300包含DQS逻辑301，其基于数据选通信号DQST和DQSF而生成各种内部定时信号。存储器300还包含解串行器303，其从数据端子DQ 302接收呈串行格式的数据并将该数据转换为并行格式(具有基于来自DQS逻辑301的信号的定时)，然后将它并行地提供到本地锁存器340。
存储器300包含数据选通端子304。具体地，存储器300包含第一数据选通端子和第二数据选通端子。端子接收彼此互补的信号DQST和DQSF。换言之，信号DQST和DQSF可以具有相同频率，但是可以彼此异相180°。信号DQST和DQSF可被提供给存储器300作为写操作的一部分。例如，数据选通时钟可与写命令和地址一起提供。在一些实施例中，可在设定数量的周期内继续提供数据选通时钟，然后可停止提供数据选通时钟。
时钟信号DQST和DQSF被提供给数据选通输入缓冲器(DQSIB)306。输入缓冲器306可改变所提供的时钟信号的一或多个方面。例如，输入缓冲器306可稳定信号以降低噪声，或者可改变信号的电压电平。输入缓冲器306提供缓冲的时钟信号DDqsT和DDqsF。缓冲信号被提供给分频器310，该分频器基于信号DDqsT和DDqsF分别生成分频时钟DDqsLat1和DDqsLat2。分频时钟DDqsLat1和DDqsLat2可具有比信号DDqsT和DDqsF更低的频率。例如，分频时钟DDqsLat1的脉冲频率可为信号DDqsT的一半。
分频信号DDqsLat1和DDqsLat2被提供给计数器电路312，每当接收到时钟信号DDqsLat1或DDqsLat2中的一个的激活(例如，脉冲)时，该计数器电路都会改变计数信号。通过延迟电路314提供计数信号以生成信号Dw。信号Dw可为多位信号，该多位信号具有基于由计数器电路312接收的分频信号DDqsLat1或DDqsLat2中的一个的激活(例如，脉冲)的次数的状态。例如，在接收到信号中的一个的第一时间，信号Dw的第一位可为有效的(例如，处于高逻辑电平)，在接收到信号的第二时间，第二位可为有效的，以此类推。在其它实例中可使用将计数312表示为信号的其它方法。在一些实施例(诸如图3所示的实施例)中，信号Dw(以及计数器电路312中的数字)可为4位信号。在一些实施例中，可使用更多或更少位的信号Dw和计数器312。在一些实施例中，信号Dw和计数器312的位数可基于本地锁存器340的数量。例如，信号Dw和计数器312的位数可为本地锁存器340的一半。计数器312可用于测量数据周期的长度(例如，全部8位被提供作为数据流DQ的一部分的时间长度)。例如，信号Dw的最终位(例如，Dw<3>)变为有效所花费的时间可表示数据周期。在一些实施例中，计数信号Dw的最终位可用作指示并行写数据就绪的命令信号。延迟电路314可用作延迟，以帮助将计数信号的定时与沿着读/写总线的位的定时相匹配。
存储器300还包含解串行器电路303。数据端子302接收数据DQ作为串行信号。信号DQ可为表示写数据的若干位的位序列。例如，图3的实施例示出了单个数据端子302接收8位长的数据DQ的序列的实例。应当理解，为了清楚起见，仅示出了单个数据端子302，但是在其它实施例中，解串行器303可耦合到几个数据端子。类似地，尽管解串行器303被示出为耦合到单组数据选通端子304，但是在其它实例性实施例中可使用更多或更少的数据选通端子。
解串行器303包含一对数据输入缓冲器308和309。第一数据输入缓冲器308以信号DDqsT(例如，缓冲的数据选通DQST)作为时钟，而第二数据输入缓冲器309以信号DDqsF(例如，缓冲的数据选通DQSF)作为时钟。输入缓冲器308和309可用作锁存器，该锁存器可响应于时钟信号的一部分(例如，耦合的时钟信号的上升沿)而锁存并提供输入数据DQ的位。由于数据时钟DDqsT和DDqsF是互补的，因此输入缓冲器308和309中的每一个可锁存串行数据DQ中的交替位。因此，第一输入缓冲器308可锁存并提供数据流的偶数位d0246，而第二输入缓冲器309可锁存并提供数据流的奇数位d1357。
解串行器303包含锁存器318，该锁存器可用于将偶数数据位d0246‘移位’以将它们与奇数位d1357对齐。由于数据位串行地到达并且从互补时钟信号开始计时，因此奇数位d1357可相对于偶数位d0246偏移半个时钟周期。在图3的实施例中，锁存器318可将奇数数据信号延迟半个时钟周期，以便将偶数位与奇数位对齐。例如，锁存器318可以信号DDqsT和DDqsF两者作为时钟，这两个信号可以通过或门组合。因此，锁存器318可锁存偶数数据，并在数据选通的上升沿和下降沿(互补数据选通的上升沿)上提供该偶数数据。
延迟的偶数数据d0246被提供给锁存器320和324，而奇数数据d1357被提供给锁存器322和326。锁存器320和322以信号DDqsLat1(例如，分频DDqsT)作为时钟，而锁存器324和326以信号DDqsLat2(例如，分频DDqsF)作为时钟。因此，锁存器320至326各自锁存并每隔一个提供接收的偶数位或奇数位。因此，锁存器320提供位0和4作为信号rwbus_04，而锁存器324提供位2和6作为信号rwbus_26。类似地，锁存器322提供rwbus_15，而锁存器326提供信号rwbus_37。这些信号(例如，rwbus_04、rwbus_15、rwbus_26和rwbus_37)可沿着读/写总线(例如，rwbus)提供。
读/写总线可通过存储器将信号提供到邻近存储器阵列的区域，其中rwbus信号可由中间锁存器330锁存。中间锁存器330可用于将两个信号沿着读/写总线的每个导电元件分离(例如，以将包含串行位D0和D4的信号rwbus_04分成并行位D0和D4)。中间锁存器330还可添加时间延迟元件，使得从中间锁存器330提供的数据是并行的。
第一对中间锁存器330接收信号rwbus_04，并以计数信号Dw的第一位和第三位(例如，Dw<0>和Dw<2>)作为时钟。以Dw<0>作为时钟的锁存器可锁存dwbus_04的第一位(例如，0)，而以Dw<2>作为时钟的锁存器可锁存dwbus_04的第二位(例如，位D4)。类似地，也以Dw<0>和Dw<2>作为时钟的第二对中间锁存器330可将rwbus_15分离为位1和5。其它信号rwbus_26和rwbus_37可使用Dw<1>但不使用Dw<3>来计时，因为不需要进一步延迟来使位D6和D7与其它位并行。因此，信号rwbus_26由以Dw<1>作为时钟的锁存器接收以提供位D2，并且还被直接传递到本地锁存器以提供信号D6。类似地，以Dw<1>作为时钟的另一个锁存器将位D3和D7分离并提供位D3，同时将位D7直接传递到本地锁存器340。
因此，本地锁存器340基于数据流DQ中的位的状态并行地接收位D0至D7中的每一个。本地锁存器340以来自计数器312的计数的最终位(例如，Dw<3>)作为时钟。每个本地锁存器保存位D0至D7中的一个，该位作为数据流DQ的一部分在数据端子302处提供。此时，所接收的数据是并行的并且可被提供到存储器阵列350中。解串行器303基于从数据选通信号DQST和DQSF导出的信号将所接收的数据流DQ分成本地锁存器340中的并行位D0至D7。另外，还可使用内部信号(例如，Dw<3:0>)来控制将本地锁存器340中的数据写入存储器阵列350的定时。
存储器阵列350沿着本地总线Lbus从本地锁存器340接收数据位D0至D7，该本地总线Lbus转变到主输入/输出MIO总线。本地总线和MIO总线可包含多个导电元件，每个导电元件并行地承载数据位中的一个。开关(诸如晶体管)用作传输门以将数据从MIO总线传输到本地输入/输出(LIO)总线上。将MIO总线与LIO总线耦合的晶体管可由写命令(例如，来自C/A电路)激活。沿着LIO总线的数据可通过可由列选择信号ACYS激活的开关(例如，晶体管)耦合到与被提供有写命令的列地址相关联的位线(BL)上。可以基于计数器信号Dw的定时提供列选择信号ACYS。
列激活逻辑电路316耦合到由延迟电路314提供的计数信号Dw。在一些实施例中，列激活逻辑电路316还可接收列地址(未示出)。在一些实施例中，列激活逻辑电路316可接收由列解码器(例如，图1的110)基于列地址而生成的一或多个内部信号。列激活逻辑电路316可提供列信号ACYS，其可为被引导到激活(例如，耦合到LIO)各种位线的开关的多位信号。列选择信号ACYS的位可激活单独的位线。列选择信号ACYS的位可以基于信号Dw的定时基于列地址以有效电平提供。例如，可基于位Dw<3>何时变为有效(其可指示已加载本地锁存器340)而提供列选择信号ACYS的有效位。列激活逻辑电路316可独立于***时钟信号(例如，图1的CK)。因此，可以基于数据选通信号DQS(例如，通过信号Dw<3>)而不是基于***时钟(例如，图1的CK)的定时来激活列选择信号ACYS的位。
在使用多个数据选通信号和/或数据流的实施例中，可重复数据选通逻辑301和/或解串行器303的各种部件。例如，在使用多个数据端子的实施例中，可为每个数据端子重复解串行器303。在其中使用多个数据选通信号的实施例中，然后可重复数据选通逻辑301和解串行器303两者(例如，用于每个数据选通信号的数据选通逻辑和用于与该数据选通信号相关联的每个数据端子的解串行器303)。
存储器装置300还包含读串行器328，该读串行器可用于从存储器阵列350获得数据作为读操作的一部分。与写操作不同，读操作可由基于***时钟(例如，CLK)的定时来管理。在通常与解串行器电路303的操作相反的过程中，读串行器可从读/写总线接收数据，然后将该数据布置成串行数据位集。基于***时钟，读串行器328可以基于一或多个内部信号的定时来操作。
图4A至4B是根据本公开的一些实施例的写操作的操作的时序图。时序图400示出了在一些实施例中可由图3的存储器300使用的各种信号和定时操作。为了允许更好地查看某些操作，已将写操作分成时序图400a和400b，其可共享时间存取，并且表示单个写操作的部分。因此，图4A所示的时间点(例如，t0、t1等)可与图4B所示的时间点相同。
时序图示出了在***有效时连续运行的***时钟CK_t。在初始时间t0处，可开始提供数据选通信号DQS，其指示数据将通过数据端子传输。仅单个信号DQS(例如，示出了DQST)，然而，也可提供与所示信号互补的第二数据选通。数据选通信号可为以规则定时在高逻辑电平与低逻辑电平之间切换的周期信号。在时间t1处，在开始提供数据选通DQS之后，可在数据端子处提供数据流DQ。数据流可为以串行格式提供的多个位。在图4的实例性实施例中，提供八位D0至D7作为数据流DQ的一部分(例如，类似于图3的实例)。
存储器基于数据选通信号DQS(及其补码，未示出)提供缓冲时钟信号DDqsT和DDqsF。时钟信号DDqsT与信号DQS同相，并且具有相同的频率。时钟信号DDqsF与信号DQS异相(例如，相差180度以使其互补)。基于DDqsT和DDqsF的定时，存储器可将输入数据流DQ分离为偶数位d0246和奇数位d1357。数据流DQ可以数据选通信号DQS的两倍的速度在串行位之间切换。可以看出，信号DDqsT的上升沿可与偶数位重合。因此，接收输入数据DQ并且以DDqsT作为时钟的锁存器(例如，图3的308)可从第一位(例如，D0)开始每隔一位锁存。类似地，信号DDqsF的上升沿可与输入数据DQ的奇数位重合。因此，接收输入数据DQ并且以DDqsF作为时钟的锁存器(例如，图3的309)可从第二位(例如，D1)开始锁存和提供奇数位。
时钟信号或(DDqsT、DDqsF)表示用于对锁存器(例如，图3的318)计时的或门的输出，该锁存器用于开始对齐偶数数据信号d0246和奇数数据信号d1357。它通过相对于d1357移动d0246的定时来这样做。时钟信号或(DDqsT、DDqsF)可表示对时钟DDqsT和DDqsF执行的逻辑或操作，并且可用于对接收信号d0246的锁存器计时。该锁存器提供信号d0246(已调整)，其相对于d1357延迟半个时钟周期(例如，DDqsT的频率的一半)。可以看出，这可增加D0和D1(以及D2和D3、D4和D5、D6和D7)重叠的时间量。
分频器电路(例如，图3的310)基于DDqsT和DDqsF分别提供分频数据选通时钟DDqsLat1和DDqsLat2。例如，信号DDqsLat1提供DDqsT的脉冲的一半。这样，DDqsLat1的上升沿以DDqsT的上升沿的频率的一半生成。以类似方式，DDqsLat2的上升沿以DDqsF的上升沿的频率的一半生成。
从时间t2开始，信号DDqsLat1和DDqsLat2可用于从调整后的偶数位d0246(已调整)和奇数位d1357捕获位。多个锁存器(例如，图3的320至326)可用于从d0246(已调整)和奇数位d1357捕获位。例如，当位D0和D1两者分别在d0246(已调整)和d1357上有效时，可生成DDqsLat1的第一次激活。接收d0246(已调整)并且以DDqsLat1作为时钟的第一锁存器(例如，图3的320)可抓取值D0并将该值沿着读/写总线rwbus_04提供。接收d1357并且以DDqsLat1作为时钟的第二锁存器(例如，图3的322)可抓取位D1并且该位沿着总线rwbus_15提供。以类似方式，当位D2和D3都有效时，可生成DDqsLat2的第一次激活。以DDqsLat2作为时钟的第三锁存器(例如，324)可沿着rwbus_26锁存并提供D2，而以DDqsLat2作为时钟的第四锁存器(例如，图3的326)可沿着rwbus_37锁存并提供D3。
当位D4和D5分别在调整后的偶数位d0246(已调整)和奇数位d1357中有效时，可生成DDqsLat1的第二次激活，而当位D6和D7分别在调整后的偶数位d0246(已调整)和奇数位d1357中有效时，可生成DDqsLat2的第二次激活。这样，第一锁存器(例如，图3的320)可提供D4作为信号rwbus_04，并且其它锁存器可类似地提供D5、D6和D7。
在第三时间t3处开始，计数器信号Dw可用于通过将位D0到D7保存到本地锁存器(例如，图3的340)中来对齐它们。可使用一组初步锁存器(例如，图3的330)来帮助沿着读/写总线(例如，D0和D1)将首先就绪的数据与稍后就绪的数据(例如，D6和D7)对齐。计数信号Dw可由计数器电路(例如，图3的312)和延迟电路(例如，图3的314)提供。计数器电路可接收信号DDqsLat1和DDqsLat2，并且每当时钟信号中的任一个存在脉冲(例如，上升沿)时改变计数信号Dw。例如，Dw可为多位信号，并且每当接收到时钟信号中的一个的脉冲时，Dw的不同位可为有效的。因此，第一位Dw<0>在第一次接收到脉冲DDqsLat1或DDqsLat2时是有效的，第二位Dw<1>在第二次接收到脉冲DDqsLat1或DDqsLat2时是有效的，依此类推。由于延迟电路，因此每个位Dw均可在接收到时钟信号的脉冲之后的一段时间变为有效。该延迟可模拟通过解串行器电路的各个锁存器的传播延迟。
第一中间锁存器可以第一位Dw<0>作为时钟并耦合到dwbus_04，第二中间锁存器可以第一位Dw<0>作为时钟并耦合到rwbus_15。在时间t3，位Dw<0>变为有效，并且值D0和D1由第一中间锁存器和第二中间锁存器锁存。类似地，在位D<1>变为有效的时间t4，第三中间锁存器和第四中间锁存器可锁存值D2和D3。在时间t5，第五中间锁存器和第六中间锁存器可锁存值D4和D5。在时间t6，位Dw<3>可激活，这可导致本地锁存器各自锁存值D0至D7中的一个。此时，数据在本地锁存器中可为并行的。
时序图400a-b示出了两个不同的数据流DQ，每个数据流具有串行地接收的八个位D0至D7。然后将这些数据流中的每一个解串行化并串行地加载到本地锁存器中。例如，在时间t6加载第一组八个数据位D0至D7，并且在稍后时间，用下一组八个数据位D0至D7替换。可在写操作期间提供数据选通DQS，并且一旦提供数据就可结束。例如，在时序图400a-b中，X可指示数据选通信号DQS不再被存储器接收(例如，因为控制器在发送写数据和命令之后停止提供该数据选通信号)。在一些实施例中，可与写命令一起提供数据选通时钟信号DQS的设定数量的脉冲，并且在提供该设定数量的脉冲之后，可停止提供数据选通时钟信号。
图5是根据本公开的一些实施例的使用数据选通信号将数据解串行化并写入存储器的方法的流程图。在一些实施例中，方法500可由图1至4中描述的部件中的一个或多个来执行。
方法500可以从框510开始，该框描述了接收数据选通时钟信号和串行写数据作为写操作的一部分。存储器装置的控制器可对存储器装置执行写操作，并且可提供写命令、写地址、呈串行格式的写数据，并开始提供数据选通时钟信号。存储器可沿着各个端子接收这些信号。存储器可包含数据选通逻辑，该数据选通逻辑可以基于数据选通时钟信号而生成一或多个内部时钟信号。数据选通时钟信号和/或从其中导出的内部信号可用于控制写操作的定时。数据选通时钟信号可在提供写数据之后停止被控制器提供，因此存储器可停止接收数据选通时钟信号。
框510之后通常可为框520，其描述以基于数据选通时钟信号的定时将串行写数据解串行化为并行写数据。例如，存储器可生成各种内部定时信号，诸如基于数据选通信号的分频时钟信号和基于分频时钟信号的计数的计数信号。这些可用于控制解串行化过程的各个部分生成的定时。例如，解串行器可包含几个锁存器电路，其可以分频时钟信号和/或计数信号的位作为时钟。锁存器可帮助将串行写位对齐到并行写位中。
框520之后通常可为框530，其描述以基于数据选通时钟信号的定时将并行写数据存储在存储器的本地锁存器中。本地锁存器可邻近存储器的存储器阵列。本地锁存器可以指示串行写数据已完全移位到并行写数据中的信号作为时钟。例如，本地锁存器可以计数信号的最终位作为时钟。
框530之后通常可为框540，其描述以基于数据选通时钟信号的定时将并行写数据从本地锁存器写入存储器的存储器单元。为了写入数据，可以基于数据选通时钟信号的定时基于指示哪些行/列要激活的地址来激活存储器阵列的行和/或列。例如，可使用信号(诸如计数信号的最终位)来激活存储器阵列的一或多个选定位线，并且可沿着那些被激活位线从本地锁存器加载写数据。
在一些实施例中，存储器还可执行读操作，该读操作可由与数据选通时钟信号不同的***时钟信号来控制。存储器可(例如，从控制器)接收***时钟连同读命令和读地址作为读操作的一部分。可以基于***时钟的定时来激活存储器的位线，并且要激活哪些位线可基于读地址。数据可沿着被激活位线被读出，并且以基于***时钟的定时被存储在本地锁存器中。本地锁存器中的并行读数据随后可被串行化(也以基于***时钟的定时被串行化)并在存储器的数据端子处提供(例如，提供到控制器)。
在一些实施例中，存储器可接收多个数据选通时钟信号，每个数据选通时钟信号与一或多个数据端子相关联。在每个数据端子接收的写数据可以基于与该数据端子相关联的数据选通时钟信号的定时进行解串行化。
当然，应当理解，根据本***、装置和方法，本文描述的实例、实施例或过程中的任一者可以与一或多个其它实例、实施例及/或过程组合，或者分开和/或在分开的装置或装置部分之间执行。
最后，上述讨论仅意图说明本***，而不应被解释为将所附权利要求限制为任何特定实施例或实施例组。因此，尽管已经参考示范性实施例具体描述了本***，但是应当理解，本领域一般技术人员可以设计出许多修改及替代实施例，而不脱离如在随后的权利要求中阐述的本公开的更广泛和预期的精神及范围。因此，说明书和附图将以说明性方式看待，而不意图限制所附权利要求书的范围。

Claims (21)

1.一种设备，其包括：
时钟端子，所述时钟端子被配置为接收***时钟信号；
数据选通端子，所述数据选通端子作为写操作的一部分被配置为接收数据选通时钟信号，其中所述数据选通时钟信号不同于所述***时钟信号；
解串行器电路，所述解串行器电路被配置为以基于所述数据选通时钟信号的定时将接收的串行写数据转换为并行写数据；以及
存储器阵列，所述存储器阵列包括多个位线，其中所述多个位线中的选定位线以基于所述数据选通时钟信号的定时来激活，并且其中所述并行写数据被提供给所述多个位线中的被激活位线。
2.根据权利要求1所述的设备，其进一步包括多个本地锁存器，每个本地锁存器被配置为保持所述并行写数据的位，其中所述多个本地锁存器被配置为以基于所述数据选通时钟信号的定时来锁存所述并行写数据的相应位。
3.根据权利要求1所述的设备，其进一步包括被配置为接收列地址的命令/地址端子，其中基于所述列地址来选择所述多个位线中的所述选定位线。
4.根据权利要求1所述的设备，其进一步包括被配置为接收所述并行写数据的数据端子。
5.根据权利要求1所述的设备，其进一步包括被配置为接收第二数据选通时钟信号的第二数据选通端子，并且其中所述解串行器电路进一步被配置为以基于所述第二数据选通时钟信号的定时将第二组接收的串行写数据转换为第二组并行写数据。
6.根据权利要求1所述的设备，其进一步包括读逻辑，所述读逻辑作为读操作的一部分被配置为以基于时钟信号的定时激活所述多个位线中的选定位线。
7.根据权利要求1所述的设备，其进一步包括写逻辑电路，所述写逻辑电路被配置为在所述写操作期间以基于所述数据选通时钟信号而非所述***时钟信号的定时生成列选择信号，其中响应于所述列选择信号而激活所述多个位线中的选定位线。
8.一种***，其包括：
控制器，所述控制器被配置为提供***时钟，并且作为写操作的一部分，被配置为提供数据选通时钟信号、串行写数据和写地址；
存储器装置，所述存储器装置包括：
解串行器电路，所述解串行器电路被配置为以基于所述数据选通时钟信号的定时将所述串行写数据转换为并行写数据；
存储器阵列，所述存储器阵列包括多个位线；以及
写逻辑，所述写逻辑被配置为基于所述写地址以基于数据选通时钟信号的定时激活所述多个位线中的选定位线，其中所述并行写数据沿着所述多个位线中的被激活选定位线写入存储器单元。
9.根据权利要求8所述的***，其中所述控制器作为写操作的一部分被配置为开始提供所述数据选通时钟信号，并且当所述写操作完成时停止提供所述数据选通时钟信号。
10.根据权利要求8所述的***，其中所述存储器装置被配置为以基于所述***时钟的定时从所述多个位线中的选定位线读取数据。
11.根据权利要求8所述的***，其中所述解串行器电路被配置为沿着读/写总线提供所述并行写数据，并且其中所述存储器装置进一步包括多个本地锁存器，所述多个本地锁存器被配置为响应于计数信号而将所述并行写数据锁存离开所述读/写总线。
12.根据权利要求11所述的***，其中所述存储器装置进一步包括数据选通逻辑电路，所述数据选通逻辑电路被配置为基于所述数据选通时钟信号提供所述计数信号。
13.根据权利要求12所述的***，其中所述数据选通逻辑被配置为基于所述数据选通时钟信号生成第一分频时钟信号和第二分频时钟信号，并且其中所述计数信号基于对所述第一分频时钟信号和所述第二分频时钟信号的计数而提供。
14.根据权利要求12所述的***，其中所述计数信号是多位信号，并且其中所述数据选通逻辑电路被配置为依次激活所述多位信号的位，并且其中所述写逻辑被配置为基于所述多位信号的最终位变为有效而激活所述多个位线中的所述选定位线。
15.一种方法，其包括：
在存储器处接收***时钟信号；
作为对所述存储器的写操作的一部分接收数据选通时钟信号和串行写数据，其中所述数据选通时钟信号不同于所述***时钟信号；
以基于所述数据选通时钟信号的定时将所述串行写数据解串行化为并行写数据；以基于所述数据选通时钟信号的定时将所述并行写数据存储在所述存储器的本地锁存器中；以及
以基于所述数据选通时钟信号的定时将所述并行写数据从所述本地锁存器写入所述存储器的存储器单元。
16.根据权利要求15所述的方法，其中写入所述并行写数据包含以基于所述数据选通时钟信号的定时激活所述存储器的位线。
17.根据权利要求15所述的方法，其中当所述写操作结束时不接收所述数据选通时钟信号。
18.根据权利要求15所述的方法，其进一步包括：
作为读操作的一部分在所述存储器处接收读命令；
作为所述读操作的一部分以基于所述***时钟的定时激活所述存储器的位线；
作为所述读操作的一部分以基于所述***时钟的定时将来自激活位线的并行读数据存储在所述本地锁存器中；
作为所述读操作的一部分以基于所述***时钟的定时将所述并行读数据串行化为串行读数据；以及
作为所述读操作的一部分以基于所述***时钟的定时在所述存储器的数据端子处提供所述串行读数据。
19.根据权利要求15所述的方法，其进一步包括：
作为对所述存储器的所述写操作的一部分接收第二数据选通时钟信号和第二组串行写数据；以及
以基于所述第二数据选通时钟的定时将所述第二组串行写数据解串行化为所述并行写数据的一部分。
20.根据权利要求15所述的方法，其进一步包括：
基于所述数据选通时钟信号生成第一分频数据选通信号和第二分频数据选通信号；
对所述第一分频数据选通信号和所述第二分频数据选通信号的脉冲进行计数并基于对所述脉冲的所述计数提供计数信号；以及
响应于所述计数信号而将所述并行写数据存储在所述本地锁存器中。
21.根据权利要求20所述的方法，其进一步包括响应于所述计数信号而激活所述存储器的位线。
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