KR101672978B1 - 반도체 메모리 장치 - Google Patents

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Abstract

메모리 장치가 개시된다. 메모리 장치는, 다수의 뱅크를 포함하는 코어 영역, 지연 제어신호의 활성화시에 리드 신호 또는 라이트 신호를 지연시켜 지연된 커맨드 신호를 출력하는 커맨드 타이밍 제어부, 상기 지연 제어신호의 활성화시에 뱅크 어드레스를 지연시켜 지연된 뱅크 어드레스를 출력하는 뱅크 어드레스 타이밍 제어부, 상기 지연된 뱅크 어드레스를 디코딩하여 상기 다수의 뱅크 중 하나의 뱅크를 선택하기 위한 뱅크 선택 신호를 생성하는 뱅크 선택부, 상기 지연된 커맨드 신호를 상기 뱅크 선택 신호에 의해 선택된 뱅크의 컬럼 선택 신호로 전달하는 컬럼 선택 신호 전달부, 상기 지연 제어신호의 활성화시에 상기 리드 신호 또는 상기 라이트 신호를 지연시켜 지연된 리드 신호 또는 지연된 라이트 신호를 출력하는 컬럼 어드레스 타이밍 제어부 및 상기 지연된 리드 신호 또는 상기 지연된 라이트 신호에 응답하여 컬럼 어드레스를 상기 다수의 뱅크로 전달하는 컬럼 어드레스 전달부를 포함한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것이다.
주지된 바와 같이, 메모리 장치는 다수의 뱅크(Bank)를 포함하는 코어 영역과 코어 영역에 저장된 데이터의 입출력을 제어하기 위한 주변회로들로 구성된다. 뱅크는 데이터를 저장하는 메모리 셀들의 집합체이며, 메모리 셀들은 다수의 로우(Row)와 컬럼(Column) 사이에 매트릭스(Matrix) 형태로 배열된다. 각각의 로우와 컬럼에는 소정의 어드레스(Address)가 설정되어 있다.
메모리 장치에서 코어 영역의 동작은, 먼저 로우 어드레스가 선택되어 해당 워드라인의 데이터가 증폭되는 단계와, 컬럼 어드레스가 선택되어 증폭된 데이터를 데이터 라인에 전달하는 단계로 이루어진다. 이 때 올바른 데이터의 전달을 위해서는 워드라인의 데이터가 충분히 증폭된 상태에서 컬럼의 선택이 이루어져야 한다. 이를 위해 메모리 개발 단계에서는 테스트 모드에서 컬럼 선택 신호를 각기 다른 지연량으로 지연시키는 테스트를 진행하게 된다.
도 1은 종래기술에 의한 메모리 장치의 구성도이다.
도 1을 참조하면, 종래기술에 의한 메모리 장치는 커맨드 타이밍 제어부(101), 뱅크 선택부(103), 컬럼 선택 신호 전달부(105), 컬럼 어드레스 전달부(107) 및 코어 영역(109)을 포함한다.
커맨드 타이밍 제어부(101)는 지연 제어신호(YSTM)의 활성화시에 리드 신호(CASRD) 또는 라이트 신호(CASWT)를 지연시켜 지연된 커맨드 신호(CAS_D)를 출력한다.
여기에서 지연 제어신호(YSTM)는 코어 영역(109)에서 컬럼 선택 신호(YS<0:7>)와 컬럼 어드레스(ADDYS(2:9>)의 동작 마진(Margin) 확보를 위한 지연 테스트 모드시에 활성화되는 신호이다.
리드 신호(CASRD)는 메모리 장치 외부에서 인가되는 컬럼 어드레스 스트로브 신호(Column Address Strobe, CAS)가 활성화되고 라이트 인에이블 신호(Write Enable, WE)가 비활성화되면 메모리 장치 내에서 활성화되는 신호이며, 라이트 신호(CASWT)는 컬럼 어드레스 스트로브 신호(CAS)와 라이트 인에이블 신호(WE)가 활성화되면 메모리 장치 내에서 활성화되는 신호이다.
뱅크 선택부(103)는 뱅크 어드레스(BKADD<0:2>)를 디코딩하여 뱅크 선택 신호(BK<0:7>) 중 하나의 신호를 활성화한다. 코어 영역(109)이 8개의 뱅크를 포함하는 것을 가정하였으므로, 뱅크 선택 신호(BK<0:7>)의 개수도 8개가 된다.
컬럼 선택 신호 전달부(105)는 지연된 커맨드 신호(CAS_D)를 뱅크 선택 신호(BK<0:7>)에 의해 선택된 뱅크의 컬럼 선택 신호(YS<0:7>)로 전달한다. 예를 들어, 뱅크 선택 신호(BK<2>)가 활성화된 경우에는 지연된 커맨드 신호(CAS_D)가 컬럼 선택 신호(YS<2>)로 전달된다.
컬럼 어드레스 전달부(107)는 리드 구간에서는 입력되는 어드레스(ADDRD<2:9>)를 리드 신호(CASRD)로 스트로브(Strobe)하여 컬럼 어드레스(ADDYS<2:9>)로 코어 영역(109)에 전달하고, 라이트 구간에서는 입력되는 어드레스(ADDWT<2:9>)를 라이트 신호(CASWT)로 스트로브하여 컬럼 어드레스(ADDYS<2:9>)로 코어 영역(109)에 전달한다.
코어 영역(100)에서는 입력된 컬럼 선택 신호(YS<0:7>)와 컬럼 어드레스(ADDYS<2:9>)에 의해 특정 컬럼이 선택되어 해당 메모리 셀의 데이터가 입출력된다.
그런데, 종래의 메모리 장치는 이처럼 리드 신호(CASRD) 또는 라이트 신호(CASWT)와 같은 커맨드 신호를 지연시키는 커맨드 타이밍 제어부(101)만을 갖추고 있어, 컬럼 선택 신호 전달부(105)에서 지연된 커맨드 신호(CAS_D)가 활성화되는 타이밍과 지연되지 않은 뱅크 선택 신호(BK<0:7>)가 활성화되는 타이밍이 서로 다르게 되는 문제점이 있다. 또한, 코어 영역(109)에서도 컬럼 선택 신호(YS<0:7>)와 지연되지 않은 컬럼 어드레스(ADDYS<2:9>) 간의 활성화 타이밍이 서로 다르게 된다는 문제점이 있다.
본 발명은 상기한 문제점을 해결하기 위해 제안된 것으로, 컬럼 선택 신호의 지연 테스트 모드시에 뱅크 어드레스 및 컬럼 어드레스와의 마진 확보가 가능하도록 하는 메모리 장치를 제공하는 것을 목적으로 한다.
이러한 목적을 달성하기 위한 본 발명에 의한 메모리 장치는, 메모리 장치는, 다수의 뱅크를 포함하는 코어 영역, 지연 제어신호의 활성화시에 리드 신호 또는 라이트 신호를 지연시켜 지연된 커맨드 신호를 출력하는 커맨드 타이밍 제어부, 상기 지연 제어신호의 활성화시에 뱅크 어드레스를 지연시켜 지연된 뱅크 어드레스를 출력하는 뱅크 어드레스 타이밍 제어부, 상기 지연된 뱅크 어드레스를 디코딩하여 상기 다수의 뱅크 중 하나의 뱅크를 선택하기 위한 뱅크 선택 신호를 생성하는 뱅크 선택부, 상기 지연된 커맨드 신호를 상기 뱅크 선택 신호에 의해 선택된 뱅크의 컬럼 선택 신호로 전달하는 컬럼 선택 신호 전달부를 포함한다.
또한, 상기 지연 제어신호의 활성화시에 상기 리드 신호 또는 상기 라이트 신호를 지연시켜 지연된 리드 신호 또는 지연된 라이트 신호를 출력하는 컬럼 어드레스 타이밍 제어부 및 상기 지연된 리드 신호 또는 상기 지연된 라이트 신호에 응답하여 컬럼 어드레스를 상기 다수의 뱅크로 전달하는 컬럼 어드레스 전달부를 더 포함할 수 있다.
상기 커맨드 타이밍 제어부, 상기 뱅크 어드레스 타이밍 제어부 및 상기 컬럼 어드레스 타이밍 제어부의 지연량은 조절이 가능하도록 설계될 수 있다.
상기 컬럼 어드레스는, 리드 구간에서 상기 지연된 리드 신호에 의해 스트로브되어 상기 다수의 뱅크로 전달되거나, 라이트 구간에서 상기 지연된 라이트 신호에 의해 스트로브되어 상기 다수의 뱅크로 전달될 수 있다.
본 발명에 의하면, 커맨드 신호를 지연시키는 동시에 뱅크 어드레스 및 컬럼 어드레스도 지연시켜 코어 영역으로 전달함으로써, 컬럼 선택 신호와 뱅크 어드레스, 컬럼 어드레스 간의 마진 확보가 가능하도록 한다.
또한, 코어 영역의 마진 테스트 시에 컬럼 선택 신호 및 컬럼 어드레스의 지연량을 조절하면서 테스트를 진행함으로써, 메모리 개발 기간을 단축시킬 수 있는 장점이 있다.
도 1은 종래기술에 의한 메모리 장치의 구성도.
도 2는 본 발명에 의한 메모리 장치의 일 실시예 구성도.
도 3은 도 2의 코어 영역(109)의 내부 구성도.
도 4는 도 2의 커맨드 타이밍 제어부(101)의 일 실시예 회로도.
도 5는 도 2의 뱅크 어드레스 타이밍 제어부(201)의 일 실시예 회로도.
도 6은 도 2의 컬럼 선택 신호 전달부(105)의 일 실시예 회로도.
도 7은 도 2의 컬럼 어드레스 타이밍 제어부(203)의 일 실시예 회로도.
도 8은 도 2의 컬럼 어드레스 전달부(107)의 일 실시예 회로도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 의한 메모리 장치의 일 실시예 구성도이다.
도 2를 참조하면, 본 발명에 의한 메모리 장치는, 다수의 뱅크를 포함하는 코어 영역(109), 지연 제어신호(YSTM)의 활성화시에 리드 신호(CASRD) 또는 라이트 신호(CASWT)를 지연시켜 지연된 커맨드 신호(CAS_D)를 출력하는 커맨드 타이밍 제어부(101), 지연 제어신호(YSTM)의 활성화시에 뱅크 어드레스(ADDBK<0:2>)를 지연시켜 지연된 뱅크 어드레스(ADDBK_D<0:2>)를 출력하는 뱅크 어드레스 타이밍 제어부(201), 지연된 뱅크 어드레스(ADDBK_D<0:2>를 디코딩하여 상기 다수의 뱅크 중 하나의 뱅크를 선택하기 위한 뱅크 선택 신호(BK<0:7>)를 생성하는 뱅크 선택부(103), 지연된 커맨드 신호를 뱅크 선택 신호(BK<0:7>)에 의해 선택된 뱅크의 컬럼 선택 신호(YS<0:7>)로 전달하는 컬럼 선택 신호 전달부(107), 지연 제어신호(YSTM)의 활성화시에 리드 신호(CASRD) 또는 라이트 신호(CASWT)를 지연시켜 지연된 리드 신호(CASRD_D) 또는 지연된 라이트 신호(CASWT_D)를 출력하는 컬럼 어드레스 타이밍 제어부(203) 및 지연된 리드 신호(CASRD_D) 또는 지연된 라이트 신호(ADDWT_2:9)에 응답하여 컬럼 어드레스(ADDYS<2:9>)를 다수의 뱅크로 전달하는 컬럼 어드레스 전달부(107)를 포함한다.
본 실시예에서 코어 영역(109)은 8개의 뱅크로 이루어져 있음을 가정한다.
리드 신호(CASRD)와 라이트 신호(CASWT)는 컬럼 어드레스 스트로브 신호(CAS)에 의해 메모리 장치 내부에서 활성화되는 커맨드 신호이다. 구체적으로, 커맨드 디코더에서 컬럼 어드레스 스트로브 신호(CAS)가 '하이(high)'로 활성화되고 라이트 인에이블 신호(Write Enable, WE)가 '로우(low)'로 비활성화되면 리드 신호(CASRD)가 '하이'로 활성화되고, 컬럼 어드레스 스트로브 신호(CAS) 및 라이트 인에이블 신호(WE)가 모두 '하이'로 활성화되면 라이트 신호(CASWT)가 '하이'로 활성화된다.
지연 제어신호(YSTM)는 코어 영역(109)에서 컬럼 선택 신호(YS<0:7>)의 동작 마진 확보를 위한 테스트 모드시에 활성화되는 신호이다. 지연 제어신호(YSTM)가 '하이'로 활성화되면 커맨드 타이밍 제어부(101), 뱅크 어드레스 타이밍 제어부(201) 및 컬럼 어드레스 타이밍 제어부(203)에서는 입력되는 신호 또는 어드레스를 지연시켜 출력한다. 이 때 각 제어부는 지연량의 조절이 가능하도록 설계될 수 있다.
커맨드 타이밍 제어부(101)는 지연 제어신호(YSTM)의 활성화시에 커맨드 신호인 리드 신호(CASRD) 또는 라이트 신호(CASWT)를 지연시켜 지연된 커맨드 신호(CAS_D)를 출력한다. 지연된 커맨드 신호(CAS_D)는 컬럼 선택 신호(YS<0:7>)가 코어 영역(109)에서 활성화되는 타이밍을 결정하게 된다. 즉, 테스트 모드에서 커맨드 신호를 지연시키는 지연량을 조절함으로써, 뱅크에서 워드 라인이 선택되어 데이터가 증폭되어 있는 시간 동안에 가장 적절한 마진을 가지고 컬럼 선택 신호(YS<0:7>)가 활성화되도록 하는 타이밍을 결정하는 것이다.
뱅크 어드레스 타이밍 제어부(201)는 지연 제어신호(YSTM)의 활성화시에 입력받은 뱅크 어드레스(ADDBK<0:2>)를 지연시켜 지연된 뱅크 어드레스(ADDBK_D<0:2>)를 출력한다. 종래의 메모리 장치는 테스트 모드에서 커맨드 신호만을 지연시키는 구성만을 갖추고 있어, 지연된 커맨드 신호(CAS_D)와 지연되지 않은 뱅크 어드레스(ADDBK<0:2>) 간의 타이밍을 맞추기가 어려운 문제점이 있었으므로, 이를 해결하기 위해 커맨드 신호와 같이 뱅크 어드레스(ADDBK<0:2>)도 지연시키는 구성을 추가한 것이다. 여기에서 커맨드 타이밍 제어부(101)와 뱅크 어드레스 타이밍 제어부(201)의 지연량은 동일한 것이 바람직하다.
뱅크 선택부(103)는 지연된 뱅크 어드레스(ADDBK_D<0:2>)를 디코딩하여 코어 영역(109) 내의 다수의 뱅크 중 하나의 뱅크를 선택하기 위한 뱅크 선택신호(BK<0:7>)를 출력한다.
지연된 뱅크 어드레스(ADDBK_D<0:2>)와 대응되는 뱅크 선택신호(BK<0> ~ BK<7>)의 관계를 표 1에 정리하였다.
BKADD_D<0:2> 뱅크 선택신호 BKADD_D<0:2> 뱅크 선택신호
000 BK<0> 100 BK<4>
001 BK<1> 101 BK<5>
010 BK<2> 110 BK<6>
011 BK<3> 111 BK<7>
컬럼 선택 신호 전달부(105)는 지연된 커맨드 신호(CAS_D)와 뱅크 선택신호(BK<0:7>)를 입력받아, 지연된 커맨드 신호(CAS_D)를 뱅크 선택 신호(BK<0:7>)에 의해 선택된 뱅크의 컬럼 선택 신호(YS<0:7>)로 전달한다. 이에 대해서는 이하 도 3을 통해 상술한다.
컬럼 어드레스 타이밍 제어부(203)는 지연 제어신호(YSTM)의 활성화시에, 리드 구간에서는 리드 신호(CASRD)를 지연시켜 지연된 리드 신호(CASRD_D)를 출력하고, 라이트 구간에서는 라이트 신호(CASWT)를 지연시켜 지연된 라이트 신호(CASWT_D)를 출력한다. 종래의 메모리 장치는 테스트 모드에서 커맨드 신호만을 지연시키는 구성만을 갖추고 있어, 코어 영역(109)에서 컬럼 선택 신호(YS<0:7>)와 컬럼 어드레스(ADDYS<2:9>) 간의 마진 확보가 어려워지는 문제점이 있었으므로, 컬럼 선택 신호(YS<0:7>)와의 타이밍을 맞추기 위해 지연된 리드 신호(CASRD_D) 또는 지연된 라이트 신호(CASWT_D)를 이용하도록 한 것이다. 여기에서 커맨드 타이밍 제어부(101)와 컬럼 어드레스 타이밍 제어부(203)의 지연량은 동일한 것이 바람직하다.
또한, 이렇게 지연된 리드 신호(CASRD_D)와 지연된 라이트 신호(CASWT_D)를 구분하는 이유는, 카스 레이턴시(CL)와 라이트 레이턴시(WL)가 다를 수 있고, 코어 영역(109)에서의 최적의 마진 확보를 위한 리드 신호(CASRD)의 지연량과 라이트 신호(CASWT)의 지연량이 다를 수 있기 때문이다.
컬럼 어드레스 전달부(107)는 지연된 리드 신호(CASRD_D) 또는 지연된 라이트 신호(CASWT_D)에 의해 스트로브되는 컬럼 어드레스(ADDYS<2:9>)를 코어 영역(109)으로 전달한다. 구체적으로, 리드 구간에서는 입력되는 리드 어드레스(ADDRD<2:9>)를 지연된 리드 신호(CASRD_D)로 스트로브하여 컬럼 어드레스(ADDYS<2:9>)로 전달하고, 라이트 구간에서는 입력되는 라이트 어드레스(ADDWT<2:9>)를 지연된 라이트 신호(CASWT_D)로 스트로브하여 컬럼 어드레스(ADDYS<2:9>)로 전달한다.
도 3은 도 2의 코어 영역(109)의 일 실시예 구성도이다. 본 실시예에서는 8개의 뱅크(BANK0 ~ BANK7)를 포함하는 경우를 예시하였으나, 본 발명의 개념은 4 뱅크, 16 뱅크 등의 경우에도 물론 적용될 수 있다.
뱅크 선택부(103)는 지연된 뱅크 어드레스(ADDBK_D<0:2>)를 디코딩하여 8개의 뱅크 선택 신호(BK<0> ~ BK<7>) 중 하나를 활성화하고, 활성화된 뱅크 선택 신호(BK<0> ~ BK<7>)에 의해 선택된 뱅크(BANK0 ~ BANK7)로 대응되는 컬럼 선택 신호(YS<0> ~ YS<7>)가 인가된다.
컬럼 어드레스 전달부(107)로부터 전달된 컬럼 어드레스(ADDYS<2:9>)는 코어 영역(109) 내의 모든 뱅크(BANK0 ~ BANK7)로 입력되어 데이터의 입출력이 이루어지도록 한다.
도 4는 도 2의 커맨드 타이밍 제어부(101)의 일 실시예 회로도이다.
도 4에 도시된 바와 같이, 커맨드 타이밍 제어부(101)는 낸드(NAND) 게이트(401), 지연부(403) 및 2개의 패스 게이트(405, 407)를 포함할 수 있다.
지연 제어신호(YSTM)가 활성화되면, 패스 게이트(405)는 턴오프되고 패스 게이트(407)가 턴온되어 리드 신호(CASRD) 또는 라이트 신호(CASWT)는 낸드 게이트(401), 지연부(403) 및 패스 게이트(407)를 통과하여 지연된 커맨드 신호(CAS_D)로 전달된다. 지연 제어신호(YSTM)가 비활성화되면, 패스 게이트(405)가 턴온되고 패스 게이트(407)는 턴오프되어 리드 신호(CASRD) 또는 라이트 신호(CASWT)는 지연부(403)를 거치지 않은 상태로 전달된다.
여기에서 낸드 게이트(401)를 둠으로써 지연 제어신호(YSTM)의 비활성화시에는 커맨드 신호(CASRD, CASWT)가 지연부(403)로 전달하지 않도록 하여 지연부(403)로 인한 불필요한 전류 소모를 방지하는 효과를 얻을 수 있다. 또한, 지연부(403)의 지연량은 조절이 가능하도록 설계될 수 있으므로, 테스트 모드를 이용하여 컬럼 선택 신호(YS<0:7>)의 마진 확보를 위한 최적의 타이밍을 찾아내기가 용이해진다.
도 5는 도 2의 뱅크 어드레스 타이밍 제어부(201)의 일 실시예 회로도이다.
도 5에 도시된 바와 같이, 뱅크 어드레스 타이밍 제어부(201)는 3개의 지연 회로부(501 ~ 503)를 포함하며, 지연 회로부(501)는 낸드 게이트(511), 지연부(513) 및 2개의 패스 게이트(515, 517)를 포함할 수 있다.
지연 회로부(501)를 통해 뱅크 어드레스 타이밍 제어부(201)의 동작을 설명한다. 나머지 지연 회로부(502, 503)의 동작 방식도 이와 동일하다.
지연 제어신호(YSTM)가 활성화되면, 패스 게이트(515)는 턴오프되고 패스 게이트(517)가 턴온되어, 뱅크 어드레스(ADDBK<0>)는 낸드 게이트(511), 지연부(513) 및 패스 게이트(517)를 통과하여 지연된 뱅크 어드레스(ADDBK<0>)로 전달된다. 지연 제어신호(YSTM)가 비활성화되면, 패스 게이트(515)가 턴온되고 패스 게이트(517)는 턴오프되어 뱅크 어드레스(ADDBK<0>)는 지연부(513)를 거치지 않은 상태로 전달된다.
여기에서 지연부(513)를 커맨드 제어부(101)의 지연부(403)와 동일한 지연량으로 지연시킴으로써, 지연된 커맨드 신호(CAS_D)와 뱅크 선택 신호(BK<0> ~ BK<7>)가 컬럼 선택 신호 전달부(105)로 입력되는 타이밍을 맞출 수 있다. 커맨드 타이밍 제어부(101)와 마찬가지로, 테스트 모드에서 지연부(513)의 지연량은 조절이 가능하다.
도 6은 도 2의 컬럼 선택 신호 전달부(105)의 일 실시예 회로도이다.
도 6에 도시된 바와 같이, 컬럼 선택 신호 전달부(105)는 8개의 컬럼 선택 신호(YS<0> ~ YS<7>)를 생성하기 위한 8개의 회로부(601 ~ 608)를 포함하며, 회로부(601)는 2개의 PMOS 트랜지스터(PM61, PM62), 2개의 NMOS 트랜지스터(NM61, NM62) 및 3개의 인버터(IV61, IV62, IV63)를 포함할 수 있다.
회로부(601)를 통해 컬럼 선택 신호 전달부(105)의 동작을 살펴보면, 지연된 커맨드 신호(CAS_D) 및 뱅크 선택 신호(BK<0>)가 '하이'로 활성화되는 때에 NMOS 트랜지스터(NM61, NM62)가 턴온되고, 인버터(IV61, IV62, IV63)를 거치면서 컬럼 선택 신호(YS<0>)가 '하이'로 활성화된다. 지연된 커맨드 신호(CAS_D)가 '로우'일 때는 컬럼 선택 신호(YS<0>) 또한 '로우' 상태로 되고 로우 래치(PM62, IV61)에 의해 유지된다. 컬럼 선택 신호(YS<0>)는 대응하는 뱅크(BANK0)로 전달되며, 마찬가지 방법으로 나머지 컬럼 선택 신호(YS<1> ~ YS<7>)도 활성화되어 각각 대응되는 뱅크(BANK1 ~ BANK7)로 전달된다.
도 7은 도 2의 컬럼 어드레스 타이밍 제어부(203)의 일 실시예 회로도이다.
도 7에 도시된 바와 같이, 컬럼 어드레스 타이밍 제어부(203)는 리드 신호 지연 회로부(701)와 라이트 신호 지연 회로부(702)를 포함하며, 리드 신호 지연 회로부(701)는 낸드 게이트(711), 지연부(713) 및 2개의 패스 게이트(715, 717)를 포함할 수 있다.
리드 신호 지연 회로부(701)를 통해 컬럼 어드레스 타이밍 제어부(201)의 동작을 설명한다. 라이트 신호 지연 회로부(702)의 동작 방식도 이와 동일하다.
지연 제어신호(YSTM)가 활성화되면, 패스 게이트(715)는 턴오프되고 패스 게이트(717)가 턴온되어, 리드 신호(CASRD)는 낸드 게이트(711), 지연부(713) 및 패스 게이트(717)를 통과하여 지연된 리드 신호(CASRD)로 전달된다. 지연 제어신호(YSTM)가 비활성화되면, 패스 게이트(715)가 턴온되고 패스 게이트(717)는 턴오프되어 리드 신호(CASRD)는 지연부(713)를 거치지 않은 상태로 전달된다. 지연부(713)의 지연량은 조절이 가능하다.
여기에서, 리드 신호(CASRD)를 지연시키는 지연부(713)의 지연량과 라이트 신호(CASWT)를 지연시키는 지연부(723)의 지연량은 서로 다를 수 있다. 리드 동작에서의 카스 레이턴시(CL)와 라이트 동작에서의 라이트 레이턴시(WL)가 다를 경우, 각 동작시에 어드레스를 스트로브하는 타이밍이 달라질 수 있기 때문이다.
도 8은 도 2의 컬럼 어드레스 전달부(107)의 일 실시예 회로도이다.
도 8에 도시된 바와 같이, 컬럼 어드레스 전달부(107)는 리드 구간에서 입력되는 어드레스(ADDRD<2> ~ ADDRD<9>) 또는 라이트 구간에서 입력되는 어드레스(ADDWT<2> ~ ADDWT<9>)를 컬럼 어드레스(ADDYS<2> ~ ADDYS<9>)로 전달하기 위한 8개의 전달 회로부(801 ~ 808)를 포함하며, 전달 회로부(801)는 4개의 PMOS 트랜지스터(PM81 ~ PM84), 4개의 NMOS 트랜지스트(NM81 ~ NM84) 및 래치부(IV81, IV82)를 포함할 수 있다.
전달 회로부(801)를 통해 컬럼 어드레스 전달부(107)의 동작을 설명한다.
리드 구간에서 어드레스(ADDRD<2>)가 입력되면, 지연된 리드 신호(CASRD_D)가 '하이'로 활성화되는 때에 지연된 리드 신호(CASRD_D)에 의해 스트로브되어 컬럼 어드레스(ADDYS<2>)로 전달되고, 래치부(IV81, IV82)에 의해 다음 어드레스가 입력될 때까지 전달된 컬럼 어드레스(ADDYS<2>)가 유지된다. 마찬가지로 라이트 구간에서 어드레스(ADDWT<2>)가 입력되면, 지연된 라이트 신호(CASWT_D)가 활성화되는 때에 컬럼 어드레스(ADDYS<2>)로 전달된다.
이러한 방법으로 8개의 전달 회로부(801 ~ 808)를 통해 컬럼 어드레스(ADDYS<2:9>)가 전달되어 코어 영역(109)의 모든 뱅크(BANK0 ~ BANK7)로 입력된다.
전술한 바와 같이, 본 발명에서는 코어 영역의 마진 테스트 시에 커맨드 신호를 지연시켜 컬럼 선택 신호를 활성화하는 동시에 뱅크 어드레스 및 컬럼 어드레스도 지연시켜 코어 영역으로 전달함으로써 컬럼 선택 신호와 뱅크 어드레스, 컬럼 어드레스 간의 마진 확보가 가능하도록 하고, 또한 컬럼 선택 신호 및 컬럼 어드레스의 지연량을 조절하면서 테스트를 진행함으로써 메모리 개발 기간을 단축시킬 수 있는 메모리 장치를 제안하였다.
전술한 본 발명은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.

Claims (8)

  1. 다수의 뱅크를 포함하는 코어 영역;
    지연 제어신호의 활성화시에 리드 신호 또는 라이트 신호를 지연시켜 지연된 커맨드 신호를 출력하는 커맨드 타이밍 제어부;
    상기 지연 제어신호의 활성화시에 뱅크 어드레스를 지연시켜 지연된 뱅크 어드레스를 출력하는 뱅크 어드레스 타이밍 제어부;
    상기 지연된 뱅크 어드레스를 디코딩하여 상기 다수의 뱅크 중 하나의 뱅크를 선택하기 위한 뱅크 선택 신호를 생성하는 뱅크 선택부; 및
    상기 지연된 커맨드 신호를 상기 뱅크 선택 신호에 의해 선택된 뱅크의 컬럼 선택 신호로 전달하는 컬럼 선택 신호 전달부;
    를 포함하는 메모리 장치.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 커맨드 타이밍 제어부 및 상기 뱅크 어드레스 타이밍 제어부의 지연량은 조절이 가능한
    메모리 장치.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 리드 신호는
    컬럼 어드레스 스트로브 신호가 활성화되고 라이트 인에이블 신호가 비활성화되는 때에 활성화되는
    메모리 장치.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 라이트 신호는
    컬럼 어드레스 스트로브 신호 및 라이트 인에이블 신호가 활성화되는 때에 활성화되는
    메모리 장치.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 지연 제어신호의 활성화시에 상기 리드 신호 또는 상기 라이트 신호를 지연시켜 지연된 리드 신호 또는 지연된 라이트 신호를 출력하는 컬럼 어드레스 타이밍 제어부; 및
    상기 지연된 리드 신호 또는 상기 지연된 라이트 신호에 응답하여 컬럼 어드레스를 상기 다수의 뱅크로 전달하는 컬럼 어드레스 전달부
    를 더 포함하는 메모리 장치.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 5항에 있어서,
    상기 컬럼 어드레스 타이밍 제어부의 지연량은 조절이 가능한
    메모리 장치.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 5항에 있어서,
    상기 컬럼 어드레스는
    리드 구간에서 상기 지연된 리드 신호에 의해 스트로브되어 상기 다수의 뱅크로 전달되는
    메모리 장치.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 5항에 있어서,
    상기 컬럼 어드레스는
    라이트 구간에서 상기 지연된 라이트 신호에 의해 스트로브되어 상기 다수의 뱅크로 전달되는
    메모리 장치.
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