CN110958019B - 一种基于dll的三级tdc - Google Patents

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Abstract

本发明公开了一种基于DLL的三级TDC，属于集成电路技术领域，包括粗计数、中间级计数、细计数及延时锁相环；本发明的基于DLL的三级TDC在实现52μs的动态范围的同时，实现了10ps的高量化精度，既兼容宽动态范围与高量化精度，又降低了面积消耗；中间级计数边沿检测器将中间级计数相对应的时钟CLK的上升沿提取出来，避免了对时钟CLK进行延时，降低了功耗；细计数边沿检测器，采用多路选择器来实现，避免了因DFF带来的亚稳态问题；本发明采用的边沿检测器中引入延时校正，能够将各级TDC完美衔接，避免粗量化到细量化传输延时的产生；本发明采用的Encoder将温度计码转化成格雷码，大大提高了译码准确性，DLL的使用提高了测量的准确性和稳定性，提高了TDC的抗干扰能力。

Description

一种基于DLL的三级TDC
技术领域
本发明属于集成电路技术领域，具体涉及一种基于DLL的三级TDC。
背景技术
TDC(Time-to-Digital Converter，时间数字转换器)是模拟的时间信号与便于处理的数字信号之间的桥梁，能完成二者之间的转化，处理两个异步信号之间的时间间隔。在国际单位制的七个基本量中，时间量是最基本的，它的普遍性、高精度测量性以及广泛性是其他几个物理量所不具备的，为了探究某些物理量的性质和相互之间的关系，常常将他们转化为时间量进行测量。
在高精度测量领域，往往要求TDC达到ps级的测时精度，高性能TDC的研究就显得尤为重要。TDC以其高精度的测量和优越的性能常被用在激光测距和雷达测距等领域中。
在近年来对TDC的研究中，实现TDC主要方法有：Flash单延时链法、Vernier双延时链法，目前的TDC结构多为单一模式或者两段式结构，在实现ps级精度时，为节省面积，能达到动态范围多为ns级，因而，同时达到高精度和高动态范围一直是TDC研究的瓶颈，也是TDC发展的方向。此外，TDC的稳定性和准确性也是研究过程中需要考虑的重要因素，目前，全数字自校准方法、减少延时链长、加入辅助测试电路等方法均取得了一些成果，然而，这些方法只在一定程度上降低了影响，更多更有效的方法还有待研究发现。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种基于DLL的三级TDC，以实现动态范围和高精度的兼容，并在此基础上保证高频下延时单元的稳定性及准确性，其时序原理图如图1所示；本发明提供的TDC通过延时锁相环(DLL)为TDC中的中间级计数(MTDC)的单延时链和细计数(FTDC)的双压控延时链提供稳定的控制电压，确保TDC对被测时间的精准测量，最后，通过数据存储单元(Data Storage Unit)将存储的各部分电路的结果输出。
本发明通过如下技术方案实现：
一种基于DLL的三级TDC，包括粗计数(CTDC)、中间级计数(MTDC)、细计数(FTDC)及延时锁相环(DLL)，所述粗计数与中间级计数之间通过中间级计数边沿检测器(MiddleEdge Detector)连接，所述中间级计数与细计数之间通过细计数边沿检测器(Fine EdgeDetector)连接，所述延时锁相环用于为中间级计数及细计数的压控延时链提供控制电压，所述中间级计数与中间级计数译码器(Middle Encoder)连接，所述细计数与细计数译码器(Fine Encoder)连接，中间级计数译码器、细计数译码器及粗计数的输出均与数据存储单元(Data Storage Unit)连接，如图2所示；所述粗计数接收外部时钟信号和来自探测器的光子脉冲START和STOP信号，产生粗计数结果Coarse Data；所述中间级计数边沿检测器接收外部时钟信号和STOP信号，产生STARTM和STOPM信号；所述中间级计数接收中间级计数边沿检测器的STARTM和STOPM信号，产生延时信号D<0:7>和8-bit温度计码M<0:7>，8-bit温度计码M<0:7>传输给中间级计数译码器，产生中间级计数结果Middle Data；所述细计数边沿检测器接收中间级计数边沿检测器的STOPM信号、中间级计数的延时信号D<0:7>及中间级计数结果Middle Data，产生STARTF和STOPF信号；所述细计数接收细级计数边沿检测器的STARTF和STOPF信号，产生20-bit温度计码F<0:19>，传输给细计数译码器，产生细计数结果Fine Data；所述粗计数结果、中间级计数结果及细计数结果均传送给数据存储单元；所述延时锁相环接收外部时钟信号，产生控制电压Vctrl，为中间级计数和细计数的压控延时链提供控制电压。
进一步地，所述粗计数用于计算START和STOP之间的时钟个数，测量的时间间隔为图1中的TC时间段，即START信号和STOP信号到来后下一个时钟上升沿之间的时间间隔，其中，START和STOP信号为探测器检测到光子后产生的脉冲信号；所述粗计数由8-bit计数器、8输入与门、7-bit计数器以及触发器(DFF)构成，如图3所示；所述8-bit计数器接收START信号及外部提供的640MHz时钟信号，8-bit计数器产生的8-bit输出结果Q<0:7>传输给8输入与门，8输入与门产生的进位信号CO及外部提供的RST信号传输给7-bit计数器，7-bit计数器产生的7-bit输出结果QC<0:6>、8-bit计数器产生的8-bit输出结果Q<0:7>及STOP信号传输给触发器，触发器输出粗计数结果Coarse Data。
进一步地，所述中间级计数边沿检测器用于在粗计数的基础上产生一组新的START和STOP信号—STARTM和STOPM，发送给MTDC，用于MTDC测数；所述中间级计数边沿检测器由两个2输入与门A1、A2和一个触发器DFF组成，如图4所示；所述2输入与门A1接收外部时钟信号和STOP信号，该2输入与门的输出信号S1同高电平VDD信号传输给触发器，触发器的输出信号为新的STOP信号——STOPM信号；所述2输入与门A2接收高电平VDD和STOP信号，产生新的START信号——STARTM信号。
进一步地，所述中间级计数测量的时间间隔为图1中的TM时间段，即STARTM信号与STOPM信号到来之前上一个延时信号之间的时间间隔；所述中间级计数包括一条压控延时链(VCDL)和一个由触发器组成的比较器阵列两部分，如图5所示，所述压控延时链由8个延时单元组成(该延时单元的个数依中间级计数想要达到分辨率大小而有所不同)，接收中间级计数边沿检测器的STARTM信号，每经过i(i＝1，2，...，8)个延时单元，产生相应延时信号D<i-1>，延时信号D<i-1>及STOPM信号传输给比较器阵列，比较器阵列产生8-bit温度计码数据M<0:7>，传输给中间级计数译码器，将8-bit温度计码转码为3-bit格雷码数据，产生中间级计数结果Middle Data。
进一步地，所述细计数边沿检测器用于在中间级计数的基础上产生一组新的START和STOP信号——STARTF和STOPF，发送给FTDC，用于FTDC测数；所述细计数边沿检测器由10个二选一多路选择器MUX(M0-M9)组成，如图6所示；所述多路选择器M0接收中间级计数边沿检测器的STOPM信号、中间级计数的延时信号D<0>及中间级计数译码器的输出结果Middle Data<0>，M1接收中间级计数的延时信号D<1>和D<2>及中间级计数译码器的输出结果Middle Data<0>，M2接收中间级计数的延时信号D<3>和D<4>及中间级计数译码器的输出结果Middle Data<0>，M3接收中间级计数的延时信号D<5>和D<6>及中间级计数译码器的输出结果Middle Data<0>，进而M0的输出结果S1、M1的输出结果S2及中间级计数译码器的输出结果Middle Data<1>传输给M4，M2的输出结果S3、M3的输出结果S4及中间级计数译码器的输出结果Middle Data<1>传输给M5，进而M4的输出结果S5、M5的输出结果S6及中间级计数译码器的输出结果Middle Data<2>传输给M6，M6的输出信号即为新的START信号——STARTF信号；所述多路选择器M7接收中间级计数边沿检测器的STOPM信号和低电平GND信号，M7的输出结果S7和低电平GND传输给M8，M8的输出结果S8和低电平GND传输给M9，M9的输出信号即为新的STOP信号—STOPF信号。
进一步地，所述细计数测量的时间间隔为图1的TF时间段，即STOPM信号与STOPM信号到来之前上一个延时信号之间的时间间隔；所述细计数包括两条压控延时链和一个由触发器组成的比较器阵列，如图7所示；所述压控延时链V1由20个压控延时单元组成(该延时单元个数同样可以依照FTDC分辨率大小而有所不同)，每个延时单元延时大小为τ1，接收细计数边沿检测器的STARTF信号，每经过i(i＝1，2，...，20)个延时单元，产生相应延时信号DF<i-1>；所述压控延时链V2同样由20个压控延时单元组成，每个延时单元延时大小为τ2，接收细计数边沿检测器的STOPF信号，每经过i(i＝1，2，...，20)个延时单元，产生相应延时信号DS<i-1>；延时信号DF<i-1>和DS<i-1>传输给比较器阵列，比较器阵列产生20-bit温度计码数据F<0:19>，传输给细计数译码器，将20-bit温度计码转码为5-bit格雷码数据，产生细计数结果Fine Data。
进一步地，所述延时锁相环DLL用于为中间级计数及细计数的压控延时链提供控制电压，由鉴频鉴相器(PFD)、电荷泵(CP)及压控延时链(VCDL)组成，如图8所示；所述鉴频鉴相器接收外部时钟信号和经压控延时链反馈回来的时钟信号，根据两个时钟的相位差产生相应的输出结果，定义为UP、DN信号及其反相信号UP_B、DN_B信号，如果参考时钟相位超前于反馈时钟，则UP信号为高电平，反之DN信号为高电平；UP、UP_B、DN、DN_B信号传输给电荷泵CP，控制电荷泵的电流沉和电流源的关断和开启，电荷泵的输出端连接到环路滤波器，该环路滤波器仅由一个电容构成，通过对电容的充放电来产生一个电压信号，该电压信号输入到压控延时链中，压控延时链根据输入电压的大小产生多个频率相等，相位均匀的高频时钟信号，最终当压控延时链反馈给鉴频鉴相器的时钟与参考时钟相位相同时，延时锁相环输出一个稳定的控制电压Vctrl。
与现有技术相比，本发明的优点如下：
本发明是在640MHz的时钟下进行测量的，所能达到的动态范围为52μs，达到的分辨率为10ps左右。本发明提出的一种基于DLL的三级TDC采用分级架构，层层分级以达到兼容测量范围和测量精度的目的。本发明采用的结构中，第一级CTDC采用Counter架构，其主要是为了达到高动态范围的目的，这一级架构的分辨率较低，其大小取决于所采用的时钟源的时钟周期；第二级MTDC采用单延时链架构，其能达到的动态范围为一个时钟周期，其所能达到的分辨率受到门延时的限制，不会太高；第三级FTDC采用双延时链架构，其分辨率为两个延时链延时之差，可以突破门延时的限制；采用三级架构既可以达到兼容动态范围和精度的目的，还可以节省面积。另外，本发明是基于DLL进行设计的，通过DLL为TDC中的MTDC的单延时链和FTDC的双延时链提供稳定的控制电压，以达到提高稳定性和准确性的目的。
附图说明
图1为本发明的一种基于DLL的三级TDC的时序原理图；
图2为本发明的一种基于DLL的三级TDC的示意图；
图3为本发明的粗计数的示意图；
图4为本发明的中间级计数边沿检测器的示意图；
图5为本发明的中间级计数的示意图；
图6为本发明的Fine Edge Detector示意图；
图7为本发明的FTDC示意图；
图8为本发明的DLL示意图；
图9为本发明的电荷泵示意图。
具体实施方式
以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。
实施例1
本发明实施例提供了一种基于DLL的三级TDC，通过DLL为TDC中的MTDC的单延时链和FTDC的双延时链提供稳定的控制电压，确保TDC对被测时间的精准测量，最后通过数据存储单元将存储各部分电路的数据结果输出，时序图如图1所示；
一种基于DLL的三级TDC，包括粗计数(CTDC)、中间级计数(MTDC)、细计数(FTDC)及延时锁相环(DLL)，所述粗计数与中间级计数之间通过中间级计数边沿检测器(MiddleEdge Detector)连接，所述中间级计数与细计数之间通过细计数边沿检测器(Fine EdgeDetector)连接，所述延时锁相环用于为中间级计数及细计数的压控延时链提供控制电压，所述中间级计数与中间级计数译码器(Middle Encoder)连接，所述细计数与细计数译码器(Fine Encoder)连接，中间级计数译码器、细计数译码器及粗计数的输出均与数据存储单元(Data Storage Unit)连接，如图2所示。所述粗计数接收外部时钟信号和来自探测器的光子脉冲START和STOP信号，产生粗计数结果Coarse Data；所述中间级计数边沿检测器接收外部时钟信号和STOP信号，产生STARTM和STOPM信号；所述中间级计数接收中间级计数边沿检测器的STARTM和STOPM信号，产生延时信号D<0:7>和8-bit温度计码M<0:7>，8-bit温度计码M<0:7>传输给中间级计数译码器，产生中间级计数结果Middle Data；所述细计数边沿检测器接收中间级计数边沿检测器的STOPM信号、中间级计数的延时信号D<0:7>及中间级计数结果Middle Data，产生STARTF和STOPF信号；所述细计数接收细级计数边沿检测器的STARTF和STOPF信号，产生20-bit温度计码F<0:19>，传输给细计数译码器，产生细计数结果Fine Data；所述粗计数结果、中间级计数结果及细计数结果均传送给数据存储单元；所述延时锁相环接收外部时钟信号，产生控制电压Vctrl，为中间级计数和细计数的压控延时链提供控制电压。
粗计数由8-bi计数器、8输入与门、7-bit计数器以及触发器DFF构成，如图3所示，用来计算START和STOP之间的时钟个数，测量的时间间隔为图1中的TC时间段；8-bit计数器接收START信号及外部提供的640MHz时钟信号，当START信号到来时，8-bit计数器开始计算时钟个数，8-bit计数器输出的8-bit数据Q<0:7>传输给8输入与门，产生一个进位信号CO，进位信号CO同外部提供的RST信号输入到7-bit计数器，7-bit计数器产生的7-bit输出结果QC<0:6>表示进位信号CO的个数，表明了8-bit计数器完成循环计数的次数；将这15-bit数据Q<0:7>和QC<0:6>输入到触发器DFF中，当STOP信号到来时，输出对应的15-bit结果，即粗计数结果——Coarse Data；粗计数CTDC所能达到的动态范围为52μs，是整体TDC所能达到的动态范围，其所能达到的分辨率为时钟周期的大小，为1.5625ns，粗计数结果CoarseData对应的十进制数值与分辨率的乘积即为所测的时间间隔。
中间级计数边沿检测器由两个二输入与门A1、A2和一个触发器DFF组成，如图4所示，接收CLK信号和STOP信号；CLK_640信号和STOP信号通过二输入与门A1作与运算，产生的结果S1与VDD分别作为时钟信号和输入数据输入到触发器DFF中，找到STOP信号到来后的下一个时钟上升沿，产生新的STOP信号——STOPM信号，为了保证延时精准，VDD与STOP信号通过二输入与门A2作与运算，产生新的START信号——STARTM信号，该模块能够将CLK上升沿提取出来，避免后面对CLK直接进行延时，减少功耗。
中间级计数包括压控延时链VCDL和由触发器DFF组成的比较器阵列两部分，如图5所示，接收中间级计数边沿检测器的STARTM和STOPM信号，测量的时间间隔为图1中的TM时间段，用于处理粗计数的剩余误差；所述压控延时链由8个压控延时单元组成，MTDC所能达到的分辨率即为每个延时单元的延时时间，为200ps，通过这一条延时链对STARTM信号进行延时，经过i(i＝1，2，...，8)个延时单元，产生相应延时信号D<i-1>，每经过一个延时单元，就利用由比较器阵列对D<i-1>与STOPM信号进行比较，最终比较器阵列产生8-bit温度计码数据，传输给中间级计数译码器进行转码操作，将8-bit温度计码转码为3-bit格雷码数据，作为中间级计数的结果——Middle Data输出，中间级计数结果Middle Data对应的十进制数值与分辨率的乘积就是MTDC所测得的时间间隔。
细计数边沿检测器由10个二选一多路选择器MUX(M0-M9)组成，如图6所示，接受来自MTDC的延时信号D<0:7>、中间级计数边沿检测器的STOPM信号以及中间级计数果MiddleData；所述多路选择器M0接收中间级计数边沿检测器的STOPM信号、中间级计数的延时信号D<0>及中间级计数译码器的输出结果Middle Data<0>，M1接收中间级计数的延时信号D<1>和D<2>及中间级计数译码器的输出结果Middle Data<0>，M2接收中间级计数的延时信号D<3>和D<4>及中间级计数译码器的输出结果Middle Data<0>，M3接收中间级计数的延时信号D<5>和D<6>及中间级计数译码器的输出结果Middle Data<0>，进而M0的输出结果S1、M1的输出结果S2及中间级计数译码器的输出结果Middle Data<1>传输给M4，M2的输出结果S3、M3的输出结果S4及中间级计数译码器的输出结果Middle Data<1>传输给M5，进而M4的输出结果S5、M5的输出结果S6及中间级计数译码器的输出结果Middle Data<2>传输给M6，M6的输出信号即为新的START信号——STARTF信号；为了保证延时精准，所述多路选择器M7接收中间级计数边沿检测器的STOPM信号和低电平GND信号，M7的输出结果S7和低电平GND传输给M8，M8的输出结果S8和低电平GND传输给M9，M9的输出信号即为新的STOP信号——STOPF信号。
细计数包括两条压控延时链V1、V2和由触发器DFF组成的比较器阵列，如图7所示，接收细计数边沿检测器的STARTF和STOPF信号，测量的时间间隔为图1的TF时间段，用于处理中间级计数的剩余误差。所述压控延时链V1由20个压控延时单元组成(该延时单元个数同样可以依照FTDC分辨率大小而有所不同)，每个延时单元延时大小为τ1，接收细计数边沿检测器的STARTF信号，每经过i(i＝1，2，...，20)个延时单元，产生相应延时信号DF<i-1>；所述压控延时链V2同样由20个压控延时单元组成，每个延时单元延时大小为τ2，接收细计数边沿检测器的STOPF信号，每经过i(i＝1，2，...，20)个延时单元，产生相应延时信号DS<i-1>；每经过一个延时单元，就利用由DFF组成的比较器阵列对DF<i-1>和DS<i-1>进行比较，产生20-bit温度计码数据，传输给细计数译码器将20-bit温度计码转码为5-bit格雷码数据，作为细计数结果——Fine Data输出；细计数FTDC的动态范围为200ps，所能达到的分辨率为两条链的延时单元延时之差，为10ps，细计数所能达到的分辨率即为整体TDC所能达到的分辨率，细计数结果Fine Data对应的十进制数值与分辨率的乘积即为所测时间间隔。
延时锁相环DLL由鉴频鉴相器(PFD)、电荷泵(CP)及压控延时链(VCDL)组成，如图8所示，为中间级计数及细计数的压控延时链提供控制电压；鉴频鉴相器接收两种时钟，一个是来自外部***时钟源提供的参考时钟，一个是压控延时链反馈回来的时钟，鉴频鉴相器通过对两个时钟的相位进行比较，根据两个信号之间的相位差，产生相应的UP、DN及其反相信号UP_B、DN_B，UP、UP_B、DN、DN_B信号输入到电荷泵中，电荷泵采用了差分结构，如图9所示，UP、UP_B、DN、DN_B信号分别控制MP2、MP1、MN1、MN2管的关断和开启，从而控制电荷泵的电流沉MN3和电流源MP3的关断和开启，电荷泵的两条差分支路通过一个单位增益放大器连接起来，使得两条支路的共模电平保持相同，从而稳定电荷泵的输出节点电流，输出节点电流流入仅由一个电容构成的环路滤波器中，通过对电容的充放电来产生一个电压信号，该电压信号输入到压控延时链中，压控延时链根据输入电压的大小产生多个与该电压对应的频率相等，相位均匀的高频时钟信号，最终当压控延时链反馈给鉴频鉴相器的时钟与参考时钟同相时，延时锁相环输出一个稳定的控制电压Vctrl。
以上结合附图详细描述了本发明的优选实施方式，但是，本发明并不限于上述实施方式中的具体细节，在本发明的技术构思范围内，可以对本发明的技术方案进行多种简单变型，这些简单变型均属于本发明的保护范围。
另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合，为了避免不必要的重复，本发明对各种可能的组合方式不再另行说明。
此外，本发明的各种不同的实施方式之间也可以进行任意组合，只要其不违背本发明的思想，其同样应当视为本发明所公开的内容。

Claims (4)

1.一种基于DLL的三级TDC，其特征在于，包括粗计数、中间级计数、细计数及延时锁相环，所述粗计数与中间级计数之间通过中间级计数边沿检测器连接，所述中间级计数与细计数之间通过细计数边沿检测器连接，所述延时锁相环用于为中间级计数及细计数的压控延时链提供控制电压，所述中间级计数与中间级计数译码器连接，所述细计数与细计数译码器连接，中间级计数译码器、细计数译码器及粗计数的输出均与数据存储单元连接；所述粗计数接收外部时钟信号和来自探测器的光子脉冲START和STOP信号，产生粗计数结果；所述中间级计数边沿检测器接收外部时钟信号和STOP信号，产生STARTM和STOPM信号；所述中间级计数接收中间级计数边沿检测器的STARTM和STOPM信号，产生延时信号和温度计码，温度计码传输给中间级计数译码器，产生中间级计数结果；所述细计数边沿检测器接收中间级计数边沿检测器的STOPM信号、中间级计数的延时信号D<0:7>及中间级计数结果，产生STARTF和STOPF信号；所述细计数接收细级计数边沿检测器的STARTF和STOPF信号，产生温度计码，传输给细计数译码器，产生细计数结果；所述粗计数结果、中间级计数结果及细计数结果均传送给数据存储单元；所述延时锁相环接收外部时钟信号，产生控制电压Vctrl，为中间级计数和细计数的压控延时链提供控制电压；
所述粗计数用于计算START和STOP之间的时钟个数，测量的时间间隔为TC时间段，即START信号和STOP信号到来后下一个时钟上升沿之间的时间间隔，其中，START和STOP信号为探测器检测到光子后产生的脉冲信号；所述粗计数由8-bit计数器、8输入与门、7-bit计数器以及触发器构成；所述8-bit计数器接收START信号及外部提供的640MHz时钟信号，8-bit计数器产生的8-bit输出结果Q<0:7>传输给8输入与门，8输入与门产生的进位信号CO及外部提供的RST信号传输给7-bit计数器，7-bit计数器产生的7-bit输出结果QC<0:6>、8-bit计数器产生的8-bit输出结果Q<0:7>及STOP信号传输给触发器，触发器输出粗计数结果Coarse Data；
所述中间级计数测量的时间间隔为TM时间段，即STARTM信号与STOPM信号到来之前上一个延时信号之间的时间间隔；所述中间级计数包括一条压控延时链和一个由触发器组成的比较器阵列两部分，所述压控延时链由8个延时单元组成，接收中间级计数边沿检测器的STARTM信号，每经过i个延时单元，其中，i＝1，2，...，8；产生相应延时信号D<i-1>，延时信号D<i-1>及STOPM信号传输给比较器阵列，比较器阵列产生8-bit温度计码数据M<0:7>，传输给中间级计数译码器，将8-bit温度计码转码为3-bit格雷码数据，产生中间级计数结果；
所述细计数测量的时间间隔为TF时间段，即STOPM信号与STOPM信号到来之前上一个延时信号之间的时间间隔；所述细计数包括两条压控延时链和一个由触发器组成的比较器阵列；所述压控延时链V1由20个压控延时单元组成，每个延时单元延时大小为τ1，接收细计数边沿检测器的STARTF信号，每经过i个延时单元，其中，i＝1，2，...，20；产生相应延时信号DF<i-1>；所述压控延时链V2同样由20个压控延时单元组成，每个延时单元延时大小为τ2，接收细计数边沿检测器的STOPF信号，每经过i个延时单元，其中，i＝1，2，...，20，产生相应延时信号DS<i-1>；延时信号DF<i-1>和DS<i-1>传输给比较器阵列，比较器阵列产生20-bit温度计码数据F<0:19>，传输给细计数译码器，将20-bit温度计码转码为5-bit格雷码数据，产生细计数结果。
2.如权利要求1所述的一种基于DLL的三级TDC，其特征在于，所述中间级计数边沿检测器用于在粗计数的基础上产生一组新的START和STOP信号—STARTM和STOPM，发送给MTDC，用于MTDC测数；所述中间级计数边沿检测器由两个2输入与门A1、A2和一个触发器DFF组成；所述2输入与门A1接收外部时钟信号和STOP信号，该2输入与门的输出信号S1同高电平VDD信号传输给触发器，触发器的输出信号为新的STOP信号—STOPM信号；所述2输入与门A2接收高电平VDD和STOP信号，产生新的START信号—STARTM信号。
3.如权利要求1所述的一种基于DLL的三级TDC，其特征在于，所述细计数边沿检测器用于在中间级计数的基础上产生一组新的START和STOP信号—STARTF和STOPF，发送给FTDC，用于FTDC测数；所述细计数边沿检测器由10个二选一多路选择器MUX组成；所述多路选择器M0接收中间级计数边沿检测器的STOPM信号、中间级计数的延时信号D<0>及中间级计数译码器的输出结果Middle Data<0>，M1接收中间级计数的延时信号D<1>和D<2>及中间级计数译码器的输出结果Middle Data<0>，M2接收中间级计数的延时信号D<3>和D<4>及中间级计数译码器的输出结果Middle Data<0>，M3接收中间级计数的延时信号D<5>和D<6>及中间级计数译码器的输出结果Middle Data<0>，进而M0的输出结果S1、M1的输出结果S2及中间级计数译码器的输出结果Middle Data<1>传输给M4，M2的输出结果S3、M3的输出结果S4及中间级计数译码器的输出结果Middle Data<1>传输给M5，进而M4的输出结果S5、M5的输出结果S6及中间级计数译码器的输出结果Middle Data<2>传输给M6，M6的输出信号即为新的START信号——STARTF信号；所述多路选择器M7接收中间级计数边沿检测器的STOPM信号和低电平GND信号，M7的输出结果S7和低电平GND传输给M8，M8的输出结果S8和低电平GND传输给M9，M9的输出信号即为新的STOP信号—STOPF信号。
4.如权利要求1所述的一种基于DLL的三级TDC，其特征在于，所述延时锁相环DLL用于为中间级计数及细计数的压控延时链提供控制电压，由鉴频鉴相器、电荷泵及压控延时链组成；所述鉴频鉴相器接收外部时钟信号和经压控延时链反馈回来的时钟信号，根据两个时钟的相位差产生相应的输出结果，定义为UP、DN信号及其反相信号UP_B、DN_B信号，如果参考时钟相位超前于反馈时钟，则UP信号为高电平，反之DN信号为高电平；UP、UP_B、DN、DN_B信号传输给电荷泵CP，控制电荷泵的电流沉和电流源的关断和开启，电荷泵的输出端连接到环路滤波器，该环路滤波器仅由一个电容构成，通过对电容的充放电来产生一个电压信号，该电压信号输入到压控延时链中，压控延时链根据输入电压的大小产生多个频率相等，相位均匀的高频时钟信号，最终当压控延时链反馈给鉴频鉴相器的时钟与参考时钟相位相同时，延时锁相环输出一个稳定的控制电压Vctrl。
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