CN104300970A - 一种基于dll的压控环振型两段式时间数字转换电路 - Google Patents

Abstract

本发明公开了一种基于DLL的压控环振型两段式时间数字转换电路，被测时段的数字量化采用粗计数测量与细计数分辨相结合的TDC转换。压控延迟单元的延迟时间受延迟链中延迟单元的级数与DLL调控，在DLL控制下压控环振产生的高频稳定时钟驱动多位伪随机序列LFSR计数，实现粗计数测量功能。高段粗计数TDC承担扩展转换量程的作用；与此同时，采用DLL调制的N级压控延迟环震荡结构，通过对环路中各节点均匀分布的相位分辨实现对粗测量TDC量化误差时间的细量化，从而提高量化精度。为兼顾降低面积与减小数据误码的共同要求，低段TDC采用内置的同频冗余译码处理方式。

Description

一种基于DLL的压控环振型两段式时间数字转换电路

技术领域

本发明涉及一种数字时间装换器，特别涉及一种基于DLL的压控环振型两段式时间数字转换电路。

背景技术

时间数字转换(Time-to-Digital Converter，TDC)电路用于完成时间精密测量的功能，即用于测量两个异步信号之间或脉冲持续的时间间隔，将携带时间信息的模拟信号转换为数字信号，进而完成对采样并量化的时间信号的数字处理。时间测量最核心的要求是在特定测量范围下提高时间检测分辨率，因此TDC设计的关键在于提高时间测量的动态范围。目前，TDC技术在航空航天、深空通讯、卫星发射及监控、地质测绘、导航通信、电力传输和科学计量等应用研究、国防和国民经济建设中有普遍的应用，甚至已经深入到人们社会生活的方方面面，几乎无所不及。尽管数字CMOS技术实现的传统TDC电路具有工艺简单、造价低、可移植性好、工作稳定、电路面积小等优点，但与模拟技术实现的TDC电路类似，同样存在工作不稳定、易受外界噪声、温度和电压干扰等缺点。

随着对于时间测量的精度和测量范围要求的不断提高，单段式TDC已无法满足精度和测量范围的共同要求，而分段式TDC在拓展测量范围的同时，仍然能够很好的兼顾测量精度的要求，从而有效的提升高分辨率下的时间测量动态范围，更好地满足不同应用的需要。随着分段式TDC普及，分段结构中的链式TDC结构面积过大、初相不定等问题日益明显。因此，由链式TDC发展而来的环振TDC得到了广泛的应用。环振TDC不仅能够设置内置时钟信号的初相，抑制初相失配带来的测量误差项，而且环振能够重复利用，扩展了测量范围，或在实现同样的检测量程下占用更小的芯片面积。然而，传统的环振TDC结构分辨率受制于工艺限制，其自振荡产生的频率受电源等各类噪声扰动、工艺和温度漂移的影响很大，直接降低了低段位环振TDC的时间分辨率。

对于时间周期的不同处理，TDC时间检测分为两种类型。一种是计数型，测量时间为计数周期的整数倍，即nTc，最大量化误差为时钟周期；另一种为相位分辨型，将一个计数周期均匀划分为若干等分，通过相应位置判断即译码处理，得到转换数据输出，最大量化误差降低到最小相位差对应的延迟时间。显然，计数式TDC适合计数上限范围的扩展，而相位分辨式TDC因量程仅为一个时钟周期，因此特别适合测量精度的提升。对于单一的TDC，无法兼顾或同时满足时间测试量程和测试精度的共同要求，为兼顾测量范围与精度的共同需求，拓展时间测量的动态范围，TDC必须采用基于计数式和相位分辨式不同性质的两段式以上的分段式***结构。

发明内容

发明目的：针对上述现有技术，提出一种基于DLL的压控环振型两段式时间数字转换电路，该TDC具备较高精度的时间检测分辨率且工作稳定不易受干扰。

技术方案：一种基于延迟链锁相环控制的两段式数字时间转换器，包括基于时钟周期相位分辨的低段可配置环振TDC、高段计数型TDC、延迟链锁相环、译码电路以及锁存器；所述低段可配置环振TDC包括由N级延迟单元构成的压控环振单元，所述高段计数型TDC包括多位伪随机序列LFSR计数器；所述延迟链锁相环接外部参考时钟，所述压控环振单元的延迟时间通过所述延迟链锁相环和压控环振单元的延迟单元级数调控，所述压控环振单元输出高频时钟驱动所述多位伪随机序列LFSR计数器对待测时间进行测量得到高段计数值；所述N级延迟单元构成的2N个多相位节点状态经过所述译码电路进行同频冗余译码处理，在待测时间的Stop信号到来时，所述锁存器用于对译码器输出值进行锁存后得到低段计数值，所述锁存器将所述低段计数值以及Stop信号到来时的高段计数值进行串行输出。

进一步的，所述由N级延迟单元构成的压控环振单元中，第一级延迟单元为2-1多路复用选择器，所述第二至第N级延迟单元为结构相同的缓冲器；所述第一级延迟单元和第二至第N级延迟单元的延迟时间均相同，所述2-1多路复用选择器为反相延时，所述第二至第N级延迟单元均为同相延时，所述2-1多路复用选择器的第一输入通道接外部门控信号EN以及逻辑控制电路，第二输入通道接第N级延迟单元的反馈信号；在所述外部门控信号EN为低电平时，所述逻辑控制电路控制压控环振单元中每一个多相位节点都预置为高电平，当外部门控信号EN高电平到来后启动压控环振单元工作，当外部门控信号EN出现下降沿跳变时，压控环振单元停止工作。

进一步的，所述压控环振单元由8级延迟单元构成，所述同频冗余译码通过在译码值最高位增加1bit译码位Y₀作为冗余仲裁位，得到译码输出位Y₀-Y₄的表达式为：

$Y_0=\stackrel{\‾}{B_8}=B_8\⊕1---\left(1\right)$

$Y_1=B_4\⊕B_8---\left(2\right)$

$Y_2=B_3\⊕B_7---\left(3\right)$

$Y_3=B_2\⊕B_6---\left(4\right)$

$Y_4=B_1\⊕B_5---\left(5\right)$

其中，B₁～B₈分别为第一级至第八级延迟单元的输出相位状态。

一种基于延迟链锁相环控制的二维像素阵列检测电路，包括基于时钟周期相位分辨的低段可配置环振TDC、延迟链锁相环、译码电路以及N个像素单元；其中，所述低段可配置环振TDC包括由N级延迟单元构成的压控环振单元，所述每个像素单元包括高段计数型TDC、锁存器；所述延迟链锁相环接外部参考时钟，所述压控环振单元的延迟时间通过所述延迟链锁相环和压控环振单元的延迟单元级数调控，所述压控环振单元输出高频时钟驱动所述每个像素单元中高段计数型TDC对待测时间进行测量得到高段计数值，所述译码电路用于对所述压控环振单元中N级延迟单元构成的2N个多相位节点状态实时译码；当所述N个像素单元分别接收到各像素对应的待测时间的Stop信号时，每个像素中的锁存器用于对译码电路输出的译码值进行锁存后得到相应像素单元的低段计数值，每个像素中的锁存器将所述相应的低段计数值以及Stop信号到来时的高段计数值进行串行输出。

进一步的，每个像素中的译码单元为采用格雷码译码方式的译码单元。

有益效果：本发明的一种基于延迟链锁相环控制的两段式数字时间转换器，被测时段的数字量化采用粗计数测量与细计数分辨相结合的TDC转换。其中，粗计数测量基于高段计数型TDC实现，细计数采用基于时钟周期相位分辨的低段可配置环振TDC实现。低段可配置环振TDC包括由N级延迟单元构成的压控环振单元，压控环振单元的延迟时间受延迟链中延迟单元的级数与连接的延迟链锁相环(DLL)调控，在DLL控制下压控环振单元产生的高频稳定时钟驱动高段计数型TDC计数，实现粗计数测量功能。高段粗计数TDC承担扩展转换量程的作用；与此同时，采用DLL调制的N级压控环振单元，通过对环路中各节点均匀分布的相位分辨实现对粗测量TDC量化误差时间的细量化，从而提高量化精度。为兼顾降低面积与减小数据误码的共同要求，低段TDC采用内置的同频冗余译码处理方式；粗计数和细计数数据通过控制逻辑串行输出，实现无缝衔接，其中高段TDC采用外置译码，最终得到二进制码输出的时段测量量化数据。

提高两段式TDC的时间检测精度，高段TDC的关键在于稳定计数时钟周期Tc，低段TDC的关键在于对Tc相位的均匀划分和分辨，以及对时钟周期Tc初始相位的配置或控制。传统非DLL控制的TDC结构由于环振控制电压Vctrl缺少闭环反馈控制，电源扰动和模拟噪声干扰都会对环振频率的稳定性产生重要影响，其中心频率随温度和工艺漂移而变化。为了使环振频率稳定性，本发明采用的压控环振不但能够调节时钟频率的宽范围变化，而且通过对压控信号的稳定控制，能够有效提高环振频率的稳定度，降低相位噪声；具体为当基于DLL控制的TDC受到扰动时，DLL中压控延迟链最后一级的时钟输出反馈至鉴频鉴相器，与输入时钟进行相位比较，调整栅控电压使DLL中延迟单元延迟保持稳定，不受各类变化参数的影响；即通过调整Vctrl电压以适应各种工作条件所需压控电压，从而使压控延迟链的延迟单元延迟时间不变，使得环振频率保持稳定。同时，采用由DLL电路提供压控信号的闭环控制方式，其控制性能相对开环结构更为优越，这是因为在环境发生改变时，DLL存在反馈回路能够通过自调节维持压控环振单元的延迟链延迟时间不变。

进一步的，低段TDC锁存的压控环振中延迟链的状态数据采用同频率码的译码方式处理，该译码属于中间过渡译码，译码后数据位压缩，但该中间码相对二进制码，在最高位增加了一个冗余仲裁位，除最高位冗余仲裁位外，其余每一位均以同频率码形式完成译码数据的锁存，其频率保持与环振频率相同，远低于二进制译码的最低位频率；各状态节点译码的输入扇入数相同，并且每一级扇入点存在相同结构，所对应的同频率码译码电路中的各支路电阻电容负载相同，从而实现每级的延时匹配。采用中间译码，有效的兼顾了译码位数减少和最低译码数据位频率降低的共同需求，译码输出位频率的降低可使误码率大幅降低。由延迟单元构成的压控环振受DLL电压控制，而该控制电压又由驱动DLL的参考时钟信号决定。当参考时钟稳定时，DLL压控稳定，环振产生的频率稳定，当外界环境改变时环振频率不易受到影响。在温度变化、工艺漂移和存在电源噪声的工作条件下，压控环振振荡器时钟频率的相对变化率可控制在+/-0.2％以内。

一种基于延迟链锁相环控制的两段式数字时间转换器可从单像素时间检测扩展到二维像素阵列检测，从而得到本发明的基于延迟链锁相环控制的二维像素阵列检测电路。其中基于时钟周期相位分辨的低段可配置环振TDC以及译码电路为***各像素共享，低段可配置环振TDC中的压控环振单元产生的高频时钟为***全局时钟，而高段计数型TDC为各个像素单元所独享，即每个像素单元均包含一个独立的高段计数型TDC，并受***环振单元产生的高频时钟信号的统一驱动。高频时钟信号经过H树形结构路径传输到各个像素单元，这样的传输结构可消除时钟相位偏差的影响，实现像素数据的一致性和均匀性。采用低段TDC***共享、高段TDC像素独享的***设计，两段式TDC因电路结构精简，面积小；将两段式单像素TDC扩展为二维像素阵列型TDC，在精度和量化量程上均满足了阵列成像应用的需要。

附图说明

图1为一种基于延迟链锁相环控制的两段式数字时间转换器结构图；

图2为基于延迟链锁相环控制的两段式数字时间转换器中高段计数型TDC采用的7bit LFSR(线性反馈移位寄存器)；

图3为基于延迟链锁相环控制的两段式数字时间转换器中低段可配置环振TDC的压控延迟单元；

图4为一种基于延迟链锁相环控制的两段式数字时间转换器最终量化输出值的低五位波形仿真图；

图5为基于延迟链锁相环控制的两段式数字时间转换器中7bit LFSR输出的仿真波形图；

图6为两段式时间数字转换器扩展到像素二维阵列的电路架构；

图7为像素二维阵列的像素单元结构图。

具体实施方式

下面结合附图对本发明做更进一步的解释。

如图1所示，一种基于延迟链锁相环控制的两段式数字时间转换器，包括基于时钟周期相位分辨的低段可配置环振TDC、高段计数型TDC、延迟链锁相环(DLL)、译码电路以及锁存器。低段可配置环振TDC包括由N级延迟单元构成的压控环振单元；如图2所示，高段计数型TDC包括7位伪随机序列LFSR计数器。延迟链锁相环采用闭环延迟线式结构，其压控延迟链(VCDL)为16级。延迟链锁相环接外部参考时钟REF，压控环振单元的延迟时间通过延迟链锁相环中电荷泵输出的压控电压Vctrl和压控环振单元的延迟单元级数调控。压控环振单元输出高频时钟驱动7位伪随机序列LFSR计数器对待测时间进行测量得到高段计数值，实现对压控环振单元输出高频时钟信号的伪随机计数功能。8级延迟单元构成的16个多相位节点状态经过译码电路进行同频冗余译码处理；在待测时间的Stop信号到来时，锁存器用于对译码器输出值进行锁存后得到低段计数值，锁存器将低段计数值以及Stop信号到来时的高段计数值进行串行输出。

其中，由8级延迟单元构成的压控环振单元中，第一级延迟单元为2-1多路复用选择器，第2至第8级延迟单元为结构相同的缓冲器，如图3所示。第一级延迟单元和第2至第8级延迟单元的延迟时间均相同，2-1多路复用选择器为反相延时，第2至第8级延迟单元均为同相延时。2-1多路复用选择器的第一输入通道接外部门控信号EN以及逻辑控制电路，第二输入通道接第N级延迟单元的反馈信号。

由于DLL进入锁定状态需要600ns左右的时间，所以在门控信号EN到来之前，DLL应先行工作，并在门控信号EN到来之前DLL达成稳定状态。在门控信号EN为低电平0时，控制逻辑电路使压控环振单元内部每一级延迟单元都预置为高电平，当门控信号EN高电平到来后即刻启动压控环振单元工作，因此起振时刻环振内部各节点的初相确定。当门控信号EN出现下降沿跳变时，环振即刻断开，停止工作。而在门控信号EN为高电平有效区间内，门控信号EN的到来即其上升沿(或其固定延迟)启动计数，待测时间的Stop信号上升沿到来后则停止计数，由高段计数型TDC记录计数结果。同时，通过2-1模拟多路开关的输入门控信号控制，在输入EN门控信号为低电平的条件下可将环振反馈回路断开，停止振荡，降低***平均功耗。

为适应数据产生和传输两种工作模式，且减小占用面积，低段可配置环振TDC和高段计数型TDC均包含数据产生与数据传输两种工作模式，而且两种模式复用相同的电路结构。在EN门控无效的期间内，LFSR环路断开，切换到数据串行移位模式，实现对TDC数据的串行输出。由于在低段TDC中，由N级延迟单元构成的2N个多相位节点状态经过同频冗余译码处理后压缩转换数据，再与未经译码的粗计数数据拼接后，通过开环LFSR配置的移位寄存器串行模式输出；所以输出的完整数据还需要在后台DSP或FPGA处理器中再拆分成原有的两段分别完成二进制译码，拼接得到完整的二进制TDC转换数据。

压控环振中8个延迟单元共有16个节点，在低段位量化时，一个周期内相邻节点变化一次时间间距为(1/16)Tc，Tc为外部参考时钟REF周期。压控环振输出的高频时钟每经过一个周期，时钟传输到7bit的LFSR中，高段位计数值就相应加1。外部输参考时钟REF的频率为62.5MHz，周期16ns。基于压控反馈原理，每级延迟单元延迟时间为1ns。环振的输入信号传播在与压控延迟链同一压控电压Vctrl调节下，每级延迟单元固有延迟时间严格复制压控延迟链延迟单元，每级延迟时间为1ns，环振周期为16×1＝16ns，环振周期的倒数即频率约为62.5MHz。对于16相时钟输出信号，每相时钟采用1个DFF进行锁存，共需16个DFF，考虑结点状态信息的冗余，只需存储8个(连续的8个或者非连续独立的8个)状态结点变量；但是，较长的延迟链仍然会占用很大的面积，因此先对延迟链中各节点状态完成译码，再对译码后的数据进行锁存和传输。由于D触发器存在建立保持时间，采用传统的二进制码和Gary码译码电路，最低位信号变化频率会显著增加，导致误码率过高。因此，译码电路需要尽可能降低最低权重位信号的频率，降低功耗、抑制误码率。

为此，以译码值最高位增加1bit译码位数为代价，采用同频率码译码方式，换取低段TDC低权重位数据频率的显著增加。压控环振中延迟单元的八级输出构成16个相位状态，经过缓冲级后进入译码电路，译码输出的数据频率相同，但译码输出位增加到5bit，其中包含同频译码所需增加的1bit冗余码。同频译码逻辑作为一种中间或过渡式译码方式，得到译码输出位Y₀-Y₄的表达式为：

$Y_0=\stackrel{\‾}{B_8}=B_8\⊕1---\left(1\right)$

$Y_1=B_4\⊕B_8---\left(2\right)$

$Y_2=B_3\⊕B_7---\left(3\right)$

$Y_3=B_2\⊕B_6---\left(4\right)$

$Y_4=B_1\⊕B_5---\left(5\right)$

其中，B₁～B₈分别为第一级至第八级延迟单元的输出相位状态。

以上低段TDC中间过渡性质的译码解决了不同路径的匹配性问题和二进制译码输出低权重位数据信号频率倍增导致的高误码率问题，其低五位的译码电路如图4所示。五条译码路径都是由一个异或门组成，每级相位节点都只有一级扇入且负载相同，除Y₀作为附加的仲裁位频率依然为输入时钟频率62.5MHz外，Y₁-Y₄译码数据信号的频率相同，为两倍的参考时钟频率即125MHz，四条路径结构相同，匹配性良好，避免了常规二进制译码电路因频率过高导致的D触发器误码，以及因路径延迟失配导致的边沿误码问题。

以上单一像素的两段式时间数字转换电路TDC可拓展到两维像素阵列检测应用。如图6所示，一种基于延迟链锁相环控制的二维像素阵列检测电路，包括基于时钟周期相位分辨的低段可配置环振TDC、延迟链锁相环、译码电路以及N个像素单元。其中，低段可配置环振TDC包括由N级延迟单元构成的压控环振单元，每个像素单元包括高段计数型TDC、锁存器。延迟链锁相环接外部参考时钟，压控环振单元的延迟时间通过延迟链锁相环和压控环振单元的延迟单元级数调控。压控环振单元输出高频时钟驱动每个像素单元中高段计数型TDC对待测时间进行测量得到高段计数值，译码电路用于对压控环振单元中N级延迟单元构成的2N个多相位节点状态实时译码。当N个像素单元分别接收到各像素对应的待测时间的Stop信号时，每个像素中的锁存器用于对译码电路输出的译码值进行锁存后得到相应像素单元的低段计数值，每个像素中的锁存器将其相应的低段计数值以及Stop信号到来时的高段计数值进行串行输出。

其中，低段可配置环振TDC中间译码采用非冗余的格雷码译码方式，消除1bit冗余仲裁位的传输，减小像素面积或扩大测量量程，其误码率略高于单像素结构中采用的冗余位译码方式，但仍明显低于采用二进制译码方式的误码率。

当上述二维像素阵列检测电路应用于阵列型红外传感测距成像时，其工作过程如下：当门控信号EN上升沿到来时，同步发射激光信号并启动TDC计数，当有光信号返回并被像素单元中的传感器接收感应到后，经接口电路处理产生稳定的窄脉冲信号Stop信号结束TDC计数，此时两段式时间数字转换电路对光子发射和接受所经历的飞行时间TOF完成数字量转换，并将结果串行输出。对于经过H树形排列的每个像素而言，起始时间相同，但接收到信号的STOP时间不同，计数检测的时间在允许的范围内各不相同。

以上的拓展到两维像素阵列检测应用的两段式时间数字转换器还可以可根据需要将环振TDC、LFSR高段TDC与DLL电路均作为共享模块置于***像素阵列外，或者说***中所有像素均共享唯一的两段式TDC。这种全部TDC均外置的***架构与低段TDC***共享、高段TDC像素独享的架构相比，由于高段TDC也为***共享，每个像素内均可减少1个高段TDC电路，所以可以实现***的超低功耗。但由于高段TDC也置于像素外，导致需要进入像素的数据线增加了7条。且实际像素内的用于存储数据的D触发器的数量不变，也会使得像素的面积增大。在像素面积比较充分的条件下可以考虑将整个两段式TDC配置在像素外部。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (5)

1.一种基于延迟链锁相环控制的两段式数字时间转换器，其特征在于：包括基于时钟周期相位分辨的低段可配置环振TDC、高段计数型TDC、延迟链锁相环、译码电路以及锁存器；所述低段可配置环振TDC包括由N级延迟单元构成的压控环振单元，所述高段计数型TDC包括多位伪随机序列LFSR计数器；所述延迟链锁相环接外部参考时钟，所述压控环振单元的延迟时间通过所述延迟链锁相环和压控环振单元的延迟单元级数调控，所述压控环振单元输出高频时钟驱动所述多位伪随机序列LFSR计数器对待测时间进行测量得到高段计数值；所述N级延迟单元构成的2N个多相位节点状态经过所述译码电路进行同频冗余译码处理，在待测时间的Stop信号到来时，所述锁存器用于对译码器输出值进行锁存后得到低段计数值，所述锁存器将所述低段计数值以及Stop信号到来时的高段计数值进行串行输出。

2.根据权利要求1所述的一种基于延迟链锁相环控制的两段式数字时间转换器，其特征在于：所述由N级延迟单元构成的压控环振单元中，第一级延迟单元为2-1多路复用选择器，所述第二至第N级延迟单元为结构相同的缓冲器；所述第一级延迟单元和第二至第N级延迟单元的延迟时间均相同，所述2-1多路复用选择器为反相延时，所述第二至第N级延迟单元均为同相延时，所述2-1多路复用选择器的第一输入通道接外部门控信号EN以及逻辑控制电路，第二输入通道接第N级延迟单元的反馈信号；在所述外部门控信号EN为低电平时，所述逻辑控制电路控制压控环振单元中每一个多相位节点都预置为高电平，当外部门控信号EN高电平到来后启动压控环振单元工作，当外部门控信号EN出现下降沿跳变时，压控环振单元停止工作。

3.根据权利要求1所述的一种基于延迟链锁相环控制的两段式数字时间转换器，其特征在于：所述压控环振单元由8级延迟单元构成，所述同频冗余译码通过在译码值最高位增加1bit译码位Y₀作为冗余仲裁位，得到译码输出位Y₀-Y₄的表达式为：

$Y_0=\stackrel{\‾}{B_8}=B_8\⊕1---\left(1\right)$

$Y_1=B_4\⊕B_8---\left(2\right)$

$Y_2=B_3\⊕B_7---\left(3\right)$

$Y_3=B_2\⊕B_6---\left(4\right)$

$Y_4=B_1\⊕B_5---\left(5\right)$

其中，B₁～B₈分别为第一级至第八级延迟单元的输出相位状态。

4.一种基于延迟链锁相环控制的二维像素阵列检测电路，其特征在于：包括基于时钟周期相位分辨的低段可配置环振TDC、延迟链锁相环、译码电路以及N个像素单元；其中，所述低段可配置环振TDC包括由N级延迟单元构成的压控环振单元，所述每个像素单元包括高段计数型TDC、锁存器；所述延迟链锁相环接外部参考时钟，所述压控环振单元的延迟时间通过所述延迟链锁相环和压控环振单元的延迟单元级数调控，所述压控环振单元输出高频时钟驱动所述每个像素单元中高段计数型TDC对待测时间进行测量得到高段计数值，所述译码电路用于对所述压控环振单元中N级延迟单元构成的2N个多相位节点状态实时译码；当所述N个像素单元分别接收到各像素对应的待测时间的Stop信号时，每个像素中的锁存器用于对译码电路输出的译码值进行锁存后得到相应像素单元的低段计数值，每个像素中的锁存器将所述相应的低段计数值以及Stop信号到来时的高段计数值进行串行输出。

5.根据权利要求4所述的一种基于延迟链锁相环控制的二维像素阵列检测电路，其特征在于：每个像素中的译码单元为采用格雷码译码方式的译码单元。