CN105871371A - 一种基于锁相环的三段式时间数字转换电路 - Google Patents

Abstract

本发明公开了一种基于锁相环的三段式时间数字转换电路，通过锁相环为时间数字转换器提供多个不同频率和多个均匀分相的准确计数时钟，保证时间数字转换器对被测时间的准确测量；锁相环采用三阶二型锁相环，包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、分频器和辅助状态检测电路，时间数字转换器为包括高段位、中段位和低段位的三段式TDC，时间数字转换器高段位为7位线性位移寄存器。本发明利用锁相环提供不同频率稳定时钟及其均匀相位的优势，完成对所测时间量的粗计数和细量化及进一步的细量化，完成宽量程测量同时保证测量的准确度，同时对初相时间采用同样分辨率的测量，在消除初相时间误差的同时保证分辨率和测量精度不变。

Description

一种基于锁相环的三段式时间数字转换电路

技术领域

本发明涉及一种时间间隔测量电路，尤其涉及一种基于锁相环提供不同段位时钟的三段式时间数字转换电路。

背景技术

时间数字转换器是一种将模拟时间量转换为数字信号的转换电路，主要用来测量时间间隔。与传统的模数转换器不同，时间数字转换电路在测量时间模拟量方面具有电路结构简单、转化速度快和转换精度高等优点。在许多有关粒子的测量中，粒子的飞行时间(Time of Flight，TOF)是一个重要的物理量，根据TOF可以决定粒子类型和粒子的飞行距离，在质谱仪、激光测距及成像、航空航天、深空探测和地质测绘方面有着广泛的应用。在军事应用方面，测量范围从几百米到几千米，相应的精度要求从几十厘米到几百米，时间间隔测量要求精度达到纳秒甚至几十皮秒级；在航空航天方面，从航天器的对接到飞船的着陆，精度则要求在毫米量级，时间间隔测量精度要求则更高。在这些测距应用中，对距离的量程和精度的要求，反映在对粒子飞行时间上则是对时间数字转换器测量的量程和分辨率的要求。由于对被测时间间隔的精度要求不断提高，对时间数字转换器的分辨率要求不断提高，同时测量的范围也要尽量宽，传统时间数字转换器大多是一段式或者两段式，不能满足量程和分辨率的要求，需要采用分段式的TDC技术，以实现大量程高精度测量。

时间数字转换器作为时间间隔测量技术的核心，有广泛的应用前景，它的进步和发展，推动了测量技术在工业、国防和科学技术研究的发展，这方面的新技术和成果将产生巨大的经济效应。

发明内容

发明目的：为了克服传统时间数字转换电路量程和分辨率无法兼顾的缺点，本发明提供了一种基于锁相环的三段式时间数字转换电路，在拓宽量程的同时提高了分辨率，且没有初相时间的误差。

技术方案：为实现上述目的，本发明采用的技术方案为：

一种基于锁相环的三段式时间数字转换电路，通过锁相环为时间数字转换器提供多个不同频率和多个均匀分相的准确计数时钟，保证时间数字转换器对被测时间的准确测量；所述锁相环采用三阶二型锁相环，包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、分频器和辅助状态检测电路，所述时间数字转换器为包括高段位、中段位和低段位的三段式时间数字转换器(Time-to-Digital converter，TDC)，时间数字转换器高段位为7位线性位移寄存器；

鉴频鉴相器对来自外部的参考时钟ref和最后一级分频器的输出时钟feb两个信号进行鉴别，得到两个相位差别信号UP和DN，电荷泵通过UP和DN信号控制自身两个电流源的关断和开启，电荷泵的输出接入环路滤波器，环路滤波器对电荷泵泵入或泵出的电流进行滤波并得到一个电压信号，该电压信号输入到压控振荡器，压控振荡器根据输入的电压大小产生四个与该电压对应的频率相等、相位均匀的高频时钟信号，这四个高频时钟信号同时输入到时间数字转换器低段位和初相时间锁存电路低段位，这四个高频时钟信号中的一个作为参考零相位输入到分频器中，分频器由四级连续二分频电路构成，通过分频器对输入的高频时钟信号进行逐级分频，逐级分频得到的四个时钟信号同时输入到时间数字转换器中段位和初相时间锁存电路中段位，同时最后一级分频器的输出时钟又同时输入到鉴频鉴相器和时间数字转换器高段位；辅助状态检测电路根据来自外部的参考时钟ref、最后一级分频器的输出时钟feb、UP和DN四个信号判断整个锁相环环路是否入锁，得到环路锁定信号，通过环路锁定信号控制电荷泵的两个电流源电流大小和环路滤波器的电阻大小，以实现对整个锁相环环路的带宽调节；时间数字转换器和初相时间锁存电路得到的所有数字信号经过数据串行输出模块串行输出到FPGA，通过FPGA进行数据处理。

优选的，所述电荷泵采用传输门作为模拟开关实现Cascode结构，通过高阻抗以减小电流失配，同时模拟开关也能控制电荷泵的关断和开启。

本发明采用简单的辅助状态检测电路，能够准确检测锁相环的捕获和跟踪模式，动态调节环路带宽，实现快速锁定和低抖动的时钟性能。

本发明采用三段式TDC，在保证了高的分辨率的同时扩展了量程，同时也适合应用在像素阵列中。本发明中锁相环中的分频器既作为锁相环的分频模块，同时又构成时间数字转换器中段位，二者紧密耦合，压控振荡器的高频时钟信号经过分频器分频后得到的低频时钟又能作为时间数字转换器高段位的粗计数时钟。

基于本发明，可以采用两次测量的方法，即在计数开始和计数结束两个时刻都锁存TDC的计数结果，根据时序关系得到初相时间误差，通过适当的计算以去除初相时间误差同时改善低段位分相均匀性，初相时间不超过一个粗计数的周期，初相时间的获取可以再次利用中段位和低段位的测量方法，在计数开始信号START上升沿锁存中段位和低段位的计数值，即使用二次测量的方法，该方法没有在环振中***控制初相对齐的控制单元，保护了环振结构的均匀性，从而分相均匀性可以得到很好的保证，分辨精度的非线性和误码可以得到有效降低

有益效果：本发明提供的基于锁相环的三段式时间数字转换电路，利用锁相环提供不同频率稳定时钟及其均匀相位的优势，完成对所测时间量的粗计数和细量化及进一步的细量化，完成宽量程测量同时保证测量的准确度，同时对初相时间采用同样分辨率的测量，在消除初相时间误差的同时保证分辨率和测量精度不变。与现有时间数字转换器相比，本发明基于锁相环的时间数字转换器具有宽量程高分辨率的优点，更重要的是没有初相时间误差。

附图说明

图1为传输门作为模拟开关的电荷泵；

图2为辅助环路状态检测电路；

图3为辅助状态检测电路时序图；

图4为中段位计数实序图；

图5为高段位计数时序图；

图6为时间计算方法时序图；

图7为本发明的整体结构框图。

具体实施方式

下面结合附图对本发明作更进一步的说明。

一种基于锁相环的三段式时间数字转换电路，整个电路主要由锁相环、时间数字转换器和初相锁存三部分组成；所述锁相环采用三阶二型锁相环，包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、分频器和辅助状态检测电路；所述时间数字转换器为包括高段位、中段位和低段位的三段式时间数字转换器，完成对时间间隔的粗细测量。压控振荡器由四级延时单元组成的环形振荡器构成，为TDC低段位提供四个均匀相位的高频时钟，分频器由四级二分频串联构成十六分频，从四个二分频器引出的4级分频时钟为TDC提供中段位的计数时钟，分频器最终输出的反馈时钟为TDC提供高段位低频时钟。TDC高段部分由7位的线性移位寄存器和高段位锁存器组成粗计数，中段位锁存器直接锁存中频时钟，低段位锁存器锁存高频时钟的4个分相，构成细计数。初相锁存直接利用锁存器锁存中频时钟和高频时钟分相。整个PLL-TDC电路采用低、中及高频分相分别构成高段位、中段位及低段位的三段式PLL-TDC电路，实现没有初相误差的宽量程和高分辨率的时间间隔测量。

本案采用一种频率稳定性好、锁定时间短、噪声低、抖动小的锁相环用来为时间数字转换器提供多个不同频率和多个均匀分相位的准确计数时钟，保证时间数字转换器对被测时间的准确测量。所述锁相环采用三阶二型锁相环，包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、分频器和辅助状态检测电路。所述电荷泵采用传输门作为模拟开关实现Cascode结构，提高输出阻抗减小电流失配，同时实现充电和放电的开关切换。所述辅助状态检测电路采用正负边沿同时鉴相保证环路状态的准确判断，根据不同环路状态调整电荷泵电流和环路滤波器电阻，从而调节锁相环的带宽。所述分频器由四个二分频串联实现十六分频，将压控振荡器四个均匀高频分相时钟中的一个进行依次二分频，得到四级不同频率的中频时钟。

所述时间数字转换电路包括高段位、中段位和低段位共三段。所述高段位完成粗计数，采用的方法是用7位线性移位寄存器作为计数器，计数时钟采用分频器最后一个二分频得到的低频时钟，该低频时钟频率低、周期大，因此有利于拓宽量程。所述中段位对高段位进行细化，采用的方法是采用锁存器分别锁存在计时结束信号STOP上升沿时刻的4个二分频的输出时钟，根据各级分频时钟的高低相位可以对粗计数进行初步的细化。所述低段位对中段位中最高频率时钟的一个周期进行进一步的细化，采用的方法是用4个锁存器锁存计时结束信号STOP上升沿时刻的最高时钟频率的4个分相，利用相位分辨来对中段位进一步细化，以提高分辨率。锁相环与时间数字转换器三个段位的配合能实现一种宽量程高分辨率的时间数字转换。

本案采用的初相时间消除方法，包括初相时间的测量和初相时间的计算两部分，所述初相时间的测量包括初相时间中段位测量和初相时间低段位测量。所述初相时间中段位测量是指在开始计时信号START上升沿利用四个锁存器锁存中段位的不同频率的时钟，根据不同频率时钟的高低相位对初相时间进行初步的测量。所述初相时间低段位测量是指在计时开始信号START上升沿利用四个锁存器锁存最高频率的4个分相，利用高频的4个分相分辨对初相时间进行细化。所述初相时间的计算是指对所述的初相时间的测量得到的值进行处理，处理的方法是利用测量得到的初相时间与实际意义上的初相时间刚好构成一个粗计数的整周期的关系，用总体测量得到的时间减去测量得到的初相时间即可消除初相时间带来的误差。

图1所示为所述传输门作为模拟开关的Cascode电荷泵，UP信号控制的传输门控制PMOS管M6的栅极，当UP信号为高电平时，T2打开，T1关断，电源通过M8、M6对电容充电，此时M8、M6构成Cascode结构，能够增大输出阻抗，使得电容上电压变化时M8、M6中的电流在一个很大的电压变化范围都能保持恒定。当UP信号为低电平时，T1导通，T2截止，M6的栅极接到电源，M6关断停止向电容充电。DN信号控制的传输门控制NMOS管M3的栅极，当DN信号为高电平时，T3导通，T4截止，电容通过M3、M0向地放电，同时M3、M0也构成Cascode结构增大输出电阻，使得电容上的电压在一个很大的范围变化时，M3、M0中的电流几乎保持恒定。因为充电电流和放电电流都是通过镜像参考电流Iref得到的，所以充放电电流能够达到很好的匹配性能。

图2为辅助状态检测电路，该电路采用一个上升沿检测电路和一个下降沿检测电路，上升沿检测电路是在ref和feb信号的上升沿***一定延时值的延时单元，然后用延时之后的ref和feb信号去锁存UP和DN信号，若两个信号同时为低，则表明ref和feb上升沿基本是重合的，误差不差过延时单元的延时值。下降沿检测电路则是检测ref和feb下降沿是否重合。

图3为辅助环路状态检测电路的时序图，(a)是ref超前于feb，环路未进入锁定，(b)是ref滞后feb，环路未进入锁定，(c)ref与feb信号同步，环路正确锁定，(d)ref与feb信号的上升沿重合但是下降沿不重合，环路也未进入锁定，在此情况下若只有上升沿检测电路则会出现环路状态误判，所以需要同时采用下降沿检测电路。

图4为所述中段位的计数原理的时序图，高段位计数采用的是低频时钟CLK8进行的粗计数，当计数结束时，可能不满CLK8的一个周期，粗计数无法识别，此时可以锁存住CLK8、CLK7、CLK6及CLK5，根据CLK8、CLK7、CLK6和CLK5都是经过CLK1依次经过2分频得到的，他们的周期有如下关系：

T_CLK8＝2T_CLK7＝4T_CLK6＝8T_CLK5＝16T_CLK1 (1)

计时结束时，利用锁存器锁存CLK8、CLK7、CLK6和CLK5得到Q₈Q₇Q₆Q₅，根据时序图，由锁存得到的Q₈Q₇Q₆Q₅值可以计算出此时中段位的计时值应为：

$T_{middle}=\frac{1}{2}(T_{CLK7}{\stackrel{\‾}{Q}}_7+T_{CLK6}{\stackrel{\‾}{Q}}_6+T_{CLK5}{\stackrel{\‾}{Q}}_5+T_{CLK4}{\stackrel{\‾}{Q}}_4)---\left(2\right)$

代入上述的周期关系可得：

$T_{middle}=\frac{1}{2}{T}_{CLK7}({\stackrel{\‾}{Q}}_7+\frac{1}{2}{\stackrel{\‾}{Q}}_6+\frac{1}{4}{\stackrel{\‾}{Q}}_5+\frac{1}{8}{\stackrel{\‾}{Q}}_4)---\left(3\right)$

在计数开始的时候，利用同样的方法锁存初相时间的中段位，得到Y₇Y₆Y₅Y₄,同样的方法得到初相中段位的时间为：

$T_{\min t}=\frac{1}{2}{T}_{CLK7}({\stackrel{\‾}{Y}}_7+\frac{1}{2}{\stackrel{\‾}{Y}}_6+\frac{1}{4}{\stackrel{\‾}{Y}}_5+\frac{1}{8}{\stackrel{\‾}{Y}}_4)---\left(4\right)$

图5所述为低段位细计数的时序图，低段位计数采用高频时钟相位分辨的原理。由所述锁相环中的4级延时单元组成的压控振荡器得到4个均匀分相的时钟提供低段位细计数所需的时钟，这四个时钟的频率是一样的，只是在相位上依次有45°的移相，四个时钟将一个时钟周期均匀的分为8段，利用锁存器在计时结束时刻锁存住这4个时钟的电平Q₃Q₂Q₁Q₀，由Q₃Q₂Q₁Q₀即可对应得到结束时刻落在哪个时钟分段，具体的对应关系如表1所示。对应的可以得到低段位细计数的时间为T_f，利用同样的方法在计数开始时锁存得到Y₃Y₂Y₁Y₀，对应可得到初相的低段位细计数时间为T_fint。细计数时间段对应表如下：

表1、细计数时间段数对应表

Q3Q2Q1Q0	对应的时间分段
		1000	1
1100	2
		1110	3
1111	4
		0111	5
0011	6
		0001	7
0000	8

细计数的误差最终将反应整个计时的精度，由于最终计数结束时刻并不是一定刚好落在每个分段的最后，因此存在一个截断误差，由图5可以看出计数的分辨率为1/8T₁，因此计时结束时低段位计时的截断误差Δ₁小于一个LSB。我们处理时将计时结束信号都放在每个分段的中间，即在最终的细计数的基础上减去0.5LSB即1/16T₁，最终由于截断引入的误差将减小一半，变为不超过0.5LSB即1/16T₁。同样由于初相时间的截断引入的误差也是0.5LSB，即1/16T₁。

图6为时间计算方法的时序图。初相测量电路测量得到的初相时间为T_int，为T_mint和T_fint之和，真正的初相时间为T_random，由图6可知T_int和T_random刚好构成粗计数的一个时钟周期。实际的测量时间是START信号上升沿到STOP信号上升沿的时间T_real，高段位粗计数的时间为T_coarse，其值为7位线性移位寄存器的值乘上粗计数的时钟CLK8的周期。T_fine为中段位和低段位的计数值，为T_m和T_f之和。所以由图6可以得到最终T_real的计算公式为：

T_real＝T_coarse+T_fine-T_int＝T_coarse+(T_m+T_f)-(T_mint+T_fint) (5)

因此，利用这种方法成功消除了所述的初相时间误差。

以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (2)

1.一种基于锁相环的三段式时间数字转换电路，其特征在于：通过锁相环为时间数字转换器提供多个不同频率和多个均匀分相的准确计数时钟，保证时间数字转换器对被测时间的准确测量；所述锁相环采用三阶二型锁相环，包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、分频器和辅助状态检测电路，所述时间数字转换器为包括高段位、中段位和低段位的三段式时间数字转换器，时间数字转换器高段位为7位线性位移寄存器；

鉴频鉴相器对来自外部的参考时钟ref和最后一级分频器的输出时钟feb两个信号进行鉴别，得到两个相位差别信号UP和DN，电荷泵通过UP和DN信号控制自身两个电流源的关断和开启，电荷泵的输出接入环路滤波器，环路滤波器对电荷泵泵入或泵出的电流进行滤波并得到一个电压信号，该电压信号输入到压控振荡器，压控振荡器根据输入的电压大小产生四个与该电压对应的频率相等、相位均匀的高频时钟信号，这四个高频时钟信号同时输入到时间数字转换器低段位和初相时间锁存电路低段位，这四个高频时钟信号中的一个作为参考零相位输入到分频器中，分频器由四级连续二分频电路构成，通过分频器对输入的高频时钟信号进行逐级分频，逐级分频得到的四个时钟信号同时输入到时间数字转换器中段位和初相时间锁存电路中段位，同时最后一级分频器的输出时钟又同时输入到鉴频鉴相器和时间数字转换器高段位；辅助状态检测电路根据来自外部的参考时钟ref、最后一级分频器的输出时钟feb、UP和DN四个信号判断整个锁相环环路是否入锁，得到环路锁定信号，通过环路锁定信号控制电荷泵的两个电流源电流大小和环路滤波器的电阻大小，以实现对整个锁相环环路的带宽调节；时间数字转换器和初相时间锁存电路得到的所有数字信号经过数据串行输出模块串行输出到FPGA，通过FPGA进行数据处理。

2.根据权利要求1所述的基于锁相环的三段式时间数字转换电路，其特征在于：所述电荷泵采用传输门作为模拟开关实现Cascode结构。