CN112838851A - 一种基于差分采样的剩余时间采样电路和时间数字转换器 - Google Patents

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  • Manipulation Of Pulses (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

本发明公开了一种基于差分采样的剩余时间采样电路和时间数字转换器，所述时间数字转换器包括CTDC、FTDC、剩余时间采样电路、温度计码/二进制码转换电路、串行输出电路、压控锁相环电路；所述剩余时间采样电路可通过基于灵敏放大器的仲裁器采样CTDC输出与Stop信号进行仲裁输出对称性的相反信号作为控制信号；将输入时间间隔，即Start信号和Stop信号上升沿之间的时间差首先通过CTDC进行量化，量化结果通过译码器输出4位最高有效位；剩余时间采样电路提取CTDC的剩余时间，并且将其转换为信号SE和FE上升沿之间的时间差输入到FTDC中进行再次量化，量化结果通过译码器生成7位的最低有效位；控制电路检测到FTDC量化结束信号后关闭FTDC量化行为，并且开启串行电路的输出。

Description

一种基于差分采样的剩余时间采样电路和时间数字转换器
技术领域
本发明涉及半导体集成电路领域，尤其涉及一种基于差分采样的剩余时间采样电路以及基于门控环形振荡器的两级时间数字转换器(Time-to-Digital Converter,TDC)。
背景技术
剩余时间采样电路应用于两级或多级时间数字转换器的设计中，将粗量化TDC中的时间余量采集转移到细量化TDC中。时间数字转换器用于将信号之间的时间间隔转化为相应的数字，并且将其输出。目前，TDC广泛运用于激光测距、3D成像、量子通信、核物理等科研领域，各种结构的TDC层出不穷，以满足各类工程和科研领域的需求。
随着半导体工艺水平大幅提高，对时间的测量精度也逐渐提高，渐渐达到飞秒的分辨率。同时数字门电路的延时和低功耗随着工艺都在减小，因此时域和数字域电路的性能和功耗的表现都在不断提高，这使得我们可以在时域和数字域得到更高的分辨率和更好的线性度。
发明内容
为了解决上述技术问题，本发明提供一种低功耗、精确高的基于差分采样的剩余时间采样电路和一种高分辨率、高线性度、较大量程和自动复位的时间数字转换器，实现对输入时间间隔精确地量化，输出相应的数字信号。同时在上升沿/下降沿仲裁器加入特定的MOS管，实现电路自动复位功能。另外，采用改进的触发器实现的串行输出电路，相比于传统的串行输出电路，其电路结构更简单，输出频率更高。
本发明的目的是通过以下技术方案实现的：1、一种差分采样的剩余时间采样电路，其特征在于：包括基于灵敏放大器的仲裁器、缓冲器和由四个MOS串联的反相器，其中，仲裁器和缓冲器的输出作为反相器的输入信号，为了使输入信号能够正确的被采样到，需要保证信号经过缓冲器的时间大于经过仲裁器的时间；采用对称式结构，保证对粗量化TDC输出信号提取过程中引入的延时等于对Stop信号提取过程中引入的延时，从而使最终采集的时间余量与实际剩余时间相等；基于灵敏放大器的仲裁器对粗量化TDC输出信号和Stop信号进行比较，输出对称性的相反信号作为由四个MOS管构成反相器的开关控制信号。
根据本发明的另一方面，提出一种利用前述剩余时间采样电路进行差分采样的时间数字转换器，其特征在于，包括粗量化TDC、细量化TDC、剩余时间采样电路、温度计码/二进制码转换电路、串行输出电路、压控锁相环电路；
将输入时间间隔，即Start信号和Stop信号上升沿之间的时间差首先通过粗量化TDC进行量化，量化结果通过译码器输出4位最高有效位；剩余时间采样电路提取粗量化TDC的剩余时间，并且将其转换为信号SE和FE上升沿之间的时间差输入到细量化TDC中进行再次量化，量化结果通过译码器生成7位的最低有效位；控制电路检测到细量化TDC量化结束信号后关闭细量化TDC量化行为，并且开启串行电路的输出。
进一步的，包括：采用压控延时链作为高段TDC结构扩大测量量程，低段TDC采用游标卡尺型环形振荡器结构实现高的分辨率，并且加入计数器减小电路面积，同时将结束信号反馈到使能信号生成电路中减小电路功耗。
进一步的，在粗量化TDC和延时锁相环电路的延时单元后面增加相同的缓冲单元，保证两个电路中延时单元的负载相同，且用于提高粗量化TDC中延时单元的负载能力，阻断仲裁器的不同输入状态对粗量化TDC中延时单元延时的影响，提高粗量化TDC的线性度。
进一步的，细量化TDC，包括：快环形振荡器、上升沿仲裁器、下降沿仲裁器、慢环形振荡器和四位计数器；在量化之前，复位信号EVEN_R会将快/慢环形振荡器中偶数级延时单元的输出复位到零，信号ODD_R会将奇数级延时单元置位到一；粗量化TDC量化结束之后，生成SE/SB和FE/FB信号分别作为快环形振荡器和慢环形振荡器的启动信号；同时将快、慢环形振荡器的输出输入到上升沿和下降沿仲裁器中，判断快环形振荡器输出信号的上升沿或者下降沿是否早于慢环形振荡器输出信号的上升沿或者下降沿到来；计数器在慢环形振荡器输出S0的触发下开始计数。
进一步的，上升沿仲裁器是在基于灵敏放大器的仲裁器中加入两个PMOS管，在量化开始时将仲裁器输出复位到零；下降沿仲裁器中加入NMOS管。
进一步的，串行输出电路，在细量化TDC量化结束之后存储粗量化TDC和细量化TDC中仲裁器的输出，并且在指定时钟的触发下输出数据；电路中采用了TSPC寄存器，并且在其中加入两个MOS管M1和M2用于采样仲裁器的结果。寄存器输入端口J连接到仲裁器的输出，输入端口T连接到细量化TDC量化结束标志信号R_SIG；当标志信号R_SIG等于零时，寄存器读取仲裁器的结果；当标志信号R_SIG等于一时，寄存器在时钟CLK的触发下串行输出数据，信号TC由信号R_SIG生成。
本发明采用以上技术方案与现有技术相比，具有以下技术效果：
(1)本发明中在粗量化TDC和延时锁相环电路的延时单元后面增加相同的缓冲单元，即保证了两个电路中延时单元的负载相同，同时增加了粗量化TDC中延时单元的负载能力，并且阻断了仲裁器的不同输入状态对粗量化TDC中延时单元延时的影响，提高粗量化TDC的线性度；
(2)本发明中通过将结束信号反馈到使能信号电路中来降低时间数字转换器功耗；
(3)本发明中采用特定的复位***，并且在上升沿/下降沿仲裁器中加入额外复位MOS管保证在量化前仲裁器的输出为零；
(4)本发明中的剩余时间采样电路采用对称结构，同时利用多个信号的控制保证电路中不会形成通路，降低电路的功耗；
(5)本发明的串行输出电路通过特定的控制电路和触发器实现数据的采样和传输两种模式，相比于传统的串行输出电路，此电路结构更加简单，输出频率更高。
附图说明
图1为本发明实例的时间数字转换器整体电路结构原理图；
图2为本发明实例的时序原理图；
图3为本发明实例提供的粗量化TDC和剩余时间采样电路；
图4为本发明实施例提供的控制电路原理图，(a)为通过将Stop信号取反并且与Start信号进行相与操作生成复位信号RST示意图；(b)Stop信号与Start信号间隔时间Ti很小示意图；
图5为细量化TDC使能信号的生成电路；
图6为结束信号R_SIG信号的生成电路；
图7采用门控游标卡尺型环形振荡器机构的细量化TDC电路原理图；
图8本发明的上升沿仲裁器电路和下降沿仲裁器电路；(a)为上升沿仲裁器电路；(b)下降沿仲裁器电路；
图9为本发明的串行输出电路。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是对本发明的一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明的保护范围。
根据本发明的实施例，一种基于差分采样的时间数字转换器，图1所示，包括粗量化TDC(Coarse TDC,CTDC)、细量化TDC(Fine TDC,FTDC)、剩余时间采样电路、温度计码/二进制码转换电路、串行输出电路、压控锁相环电路。
将输入时间间隔，即Start信号和Stop信号上升沿之间的时间差首先通过CTDC进行量化，量化结果通过译码器输出4位最高有效位；剩余时间采样电路提取CTDC的剩余时间，并且将其转换为信号SE和FE上升沿之间的时间差输入到FTDC中进行再次量化，量化结果通过译码器生成7位的最低有效位；控制电路检测到FTDC量化结束信号后关闭FTDC量化行为，并且开启串行电路的输出。
为了避免外部环境对电路的影响，***加入了压控锁相环电路提高了***的稳定性和精准的延时时间。图2为本发明中TDC的时序原理图，其中Start信号和Stop信号上升沿之间的时间差为输入时间间隔。压控锁相环将频率为100MHz的参考时钟Fref的周期均等地分成了五十份，则CTDC中每一个延时单元的延时值保持在200ps。剩余时间采样电路将剩余时间，即Stop信号的上升沿与CTDC中位于Stop信号后面的第一个延时单元的上升沿传送到FTDC中，其中FTDC包含两条延迟不同的延时链，快延时链和慢延时链，即F链和S链，如图7所示。剩余时间每经过F链中的一个延时单元都将减去两条延时单元的延时差t，直到F链延时单元输出信号Fn的上升沿或者下降沿早于S链延时单元输出信号Sn(n＝0,1...6)的上升沿或者下降沿到来时，表示量化结束。则量化结果的计算方式表示为：
Tin＝T×(Nc+1)-(T1-T2)×Nf (1)
其中Nc和Nf分别为CTDC的输出和FTDC的输出经过译码电路得到的二进制码，T为CTDC中延时单元的延时，T1、T2分别为FTDC中慢、快延迟链延时单元的延时。图3为本发明实施例提供的CTDC和剩余时间采样电路原理总图。包括基于灵敏放大器的仲裁器、较大延时的缓冲器和由四个MOS串联的反相器，其中，仲裁器和缓冲器的输出作为反相器的输入信号。为了使输入信号能够正确的被采样到，需要保证信号经过缓冲器的时间大于经过仲裁器的时间。
每一次量化之前，仲裁器的复位信号R导通MOS管M1和M4，将C0和D0处拉至高电平，经过反相器，仲裁器的输出P和Q被复位到低电平。因此，采样单元中的MOS管P1和P2处于导通状态，将StartL和StopL拉至高电平，输出信号StopN和StartN也因此被复至低电平。在量化时CTDC的每个延时单元的输出In(n＝1,2...14)连接到相应仲裁器的D端口与输入到仲裁器C端口的SP信号进行比较，当In的上升沿位于信号SP的上升沿之后时，相应仲裁器的输出Q上升至高电平，因此连接的采样单元通过MOS管N1和N2将信号StartL拉低至低电平，输出信号StopN也因此上升至高电平。因为CTDC中每一个延时单元后面都接上仲裁器和剩余时间采样电路，为了保证CTDC中延时单元的负载和压控锁相环中延时单元的负载相同，在两个电路中延时单元后面都接上一个缓冲单元，通过缓冲单元连接到其他电路中。同时缓冲单元的加入增大了每一个延时单元的负载能力，并且避免了仲裁器的不同状态对延时的影响。剩余时间采样电路利用对称式结构保证了***的平衡，减小误差。为了保证能够正确的采集到时间余量，需要保证Stop经过仲裁器到达Y的时间小于Stop经过缓冲器达到X的时间t。
在每一次的测量之前都需要保证电路处于原始状态，所以在测量之前先生成复位信号对FTDC、仲裁器以及计数器等都进行复位。图4(a)中，通过将Stop信号取反并且与Start信号进行相与操作生成复位信号RST。由于电路的复位需要一定的时间，所以必须要保证复位信号的复位脉冲能够大于电路的最小复位时间。如图4(b)中所显示的，当Stop信号与Start信号间隔时间Ti很小时，为了保证能够对电路复位需要使得反相器的延时T大于电路的复位时间。
图5为FTDC使能信号的生成电路，为了保证在FTDC量化结束之后振荡器能够自动停止振荡以减小功耗，电路中加入量化结束信号R_SIG控制使能信号的生成，即当R_SIG等于零时，StartN和StopN信号才能够生成使能信号。
图6为R_SIG信号的生成电路，电路输入信号Qn、Pn(n＝0、1...6)为FTDC中仲裁器的输出信号，当其中一个仲裁器的输出为高电平时其电路输出变成高电平，则此时表示FTDC量化结束。
图7为采用门控游标卡尺型环形振荡器机构的FTDC电路原理图，包括：快环形振荡器1、上升沿仲裁器2、下降沿仲裁器3、慢环形振荡器4和四位计数器5。在量化之前，复位信号EVEN_R会将快/慢环形振荡器中偶数级延时单元的输出复位到零，信号ODD_R会将奇数级延时单元置位到一。CTDC量化结束之后，生成SE/SB和FE/FB信号分别作为快环形振荡器和慢环形振荡器的启动信号。同时将快、慢环形振荡器的输出Fn和Sn(n＝0...6)输入到上升沿和下降沿仲裁器中，判断快环形振荡器输出信号的上升沿或者下降沿是否早于慢环形振荡器输出信号的上升沿或者下降沿到来。计数器在慢环形振荡器输出S0的触发下开始计数，当信号每走过S振荡器一个周期后，计数器将会加一，由于每次FTDC开始量化时计数器会自动加一，所以最终结果需要减一。因此FTDC的量化结果可以表示为：
TFO＝((NC-1)×14+NF)×(TS-TF) (2)
其中NC表示计数器的输出，NF表示振荡器的计数，TS表示S振荡器延时单元延时，TF表示F振荡器延时单元延时。
上升沿仲裁器2是在传统的基于灵敏放大器的仲裁器中加入两个PMOS管P1和P2，如图8(a)所示，MOS管的源极连接到电源电压，漏极连接到C0或者D0处，并且将栅极R2连接到复位信号EVEN_R，在量化开始时将仲裁器输出复位到零。同理，在图8(b)所示的下降沿仲裁器中的C0、D0和地之间加入NMOS管N1和N2，同时将栅极R2连接到复位信号ODD_R。能够被检测到的输入信号间最小时间差决定了仲裁器的精度。为了提高仲裁器的精度，在仲裁器节点C1和D1之间加入一个MOS管。
图9为本文中采用的串行输出电路。串行输出电路在FTDC量化结束之后存储CTDC和FTDC中仲裁器的输出，并且在指定时钟的触发下输出数据。电路中采用了TSPC寄存器，并且在其中加入两个MOS管M1和M2用于采样仲裁器的结果。寄存器输入端口J连接到仲裁器的输出，输入端口T连接到FTDC量化结束标志信号R_SIG。当标志信号R_SIG等于零时，寄存器读取仲裁器的结果；当标志信号R_SIG等于一时，寄存器在时钟CLK的触发下串行输出数据。信号TC由信号R_SIG生成。
以上所述，仅为本发明最佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (7)

1.一种差分采样的剩余时间采样电路，其特征在于：包括基于灵敏放大器的仲裁器、缓冲器和由四个MOS串联的反相器，其中，仲裁器和缓冲器的输出作为反相器的输入信号，为了使输入信号能够正确的被采样到，需要保证信号经过缓冲器的时间大于经过仲裁器的时间；采用对称式结构，保证对CTDC输出信号提取过程中引入的延时等于对Stop信号提取过程中引入的延时，从而使最终采集的时间余量与实际剩余时间相等；基于灵敏放大器的仲裁器对CTDC输出信号和Stop信号进行比较，输出对称性的相反信号作为由四个MOS管构成反相器的开关控制信号。
2.一种利用权利要求1所述的剩余时间采样电路设计的基于门控环形振荡器的两级时间数字转换器，其特征在于，包括CTDC、FTDC、剩余时间采样电路、温度计码/二进制码转换电路、串行输出电路、压控锁相环电路；
将输入时间间隔，即Start信号和Stop信号上升沿之间的时间差首先通过CTDC进行量化，量化结果通过译码器输出4位最高有效位；剩余时间采样电路提取CTDC的剩余时间，并且将其转换为信号SE和FE上升沿之间的时间差输入到FTDC中进行再次量化，量化结果通过译码器生成7位的最低有效位；控制电路检测到FTDC量化结束信号后关闭FTDC量化行为，并且开启串行电路的输出。
3.根据权利要求2所述的一种时间数字转换器，其特征在于，包括：采用压控延时链作为高段TDC结构扩大测量量程，低段TDC采用游标卡尺型环形振荡器结构实现高的分辨率，并且加入计数器减小电路面积，同时将结束信号反馈到使能信号生成电路中减小电路功耗。
4.根据权利要求2所述的一种时间数字转换器，其特征在于，在CTDC和延时锁相环电路的延时单元后面增加相同的缓冲单元，保证两个电路中延时单元的负载相同，且用于提高CTDC中延时单元的负载能力，阻断仲裁器的不同输入状态对CTDC中延时单元延时的影响，提高CTDC的线性度。
5.根据权利要求2所述的一种时间数字转换器，其特征在于，FTDC，包括：快环形振荡器、上升沿仲裁器、下降沿仲裁器、慢环形振荡器和四位计数器；在量化之前，复位信号EVEN_R会将快/慢环形振荡器中偶数级延时单元的输出复位到零，信号ODD_R会将奇数级延时单元置位到一；CTDC量化结束之后，生成SE/SB和FE/FB信号分别作为快环形振荡器和慢环形振荡器的启动信号；同时将快、慢环形振荡器的输出输入到上升沿和下降沿仲裁器中，判断快环形振荡器输出信号的上升沿或者下降沿是否早于慢环形振荡器输出信号的上升沿或者下降沿到来；计数器在慢环形振荡器输出S0的触发下开始计数。
6.根据权利要求2所述的一种时间数字转换器，其特征在于，上升沿仲裁器是在基于灵敏放大器的仲裁器中加入两个PMOS管，在量化开始时将仲裁器输出复位到零；下降沿仲裁器中加入NMOS管。
7.根据权利要求2所述的一种时间数字转换器，其特征在于，串行输出电路，在FTDC量化结束之后存储CTDC和FTDC中仲裁器的输出，并且在指定时钟的触发下输出数据；电路中采用了TSPC寄存器，并且在其中加入两个MOS管M1和M2用于采样仲裁器的结果。寄存器输入端口J连接到仲裁器的输出，输入端口T连接到FTDC量化结束标志信号R_SIG；当标志信号R_SIG等于零时，寄存器读取仲裁器的结果；当标志信号R_SIG等于一时，寄存器在时钟CLK的触发下串行输出数据，信号TC由信号R_SIG生成。
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