CN110855909B - 视频信号无缝低延时切换方法 - Google Patents

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Abstract

本发明公开了一种视频信号无缝低延时切换方法及***，该方法主要为：第一FPGA接收模块收到视频输入信号切换指令后继续接收第一视频输入信号的最后一帧视频画面且将此缓存到DDR模块，随后将所述视频输入信号切换指令发送到MCU模块作为视频输入信号切换就绪指令，且此后一直输出所述第一视频输入信号的最后一帧视频画面直到第二视频输入信号就绪，MCU模块接收到所述视频输入信号切换就绪指令后，立即切换第二视频输入信号的视频画面到所述第一FPGA接收模块。所述***由视频输入信号、FPGA发送模块、光切换矩阵模块、FPGA接收模块和终端显示设备组成。本方法及***实现了视频信号的无缝、低延时传输，带来更好的用户体验。

Description

视频信号无缝低延时切换方法
技术领域
本发明涉及通信领域，尤其涉及一种视频信号无缝低延时切换方法及***。
背景技术
在视频信号传输过程中，不同的视频源采用各自独立的时钟，以及独立的发送时机，因此不同的视频信号，帧相位不一致，时钟速度也不一致。当不同的画面切换时，因速度有差异，相位也不相同，缓存数帧进行帧率和速度适配能解决信号切换前后花屏、黑屏问题，但延时数帧，在许多传输***时延要求极低的场合无法满足要求，直接切换又导致花屏和黑屏问题。
因此，目前亟需一种视频信号无缝低延时切换方法及***，来解决视频信号无缝、低延时传输。
发明内容
针对现有技术中存在的问题，本发明提供了一种视频信号无缝低延时切换方法及***，本方法及***能够实现视频信号的无缝、低延时传输，带来更好的用户体验。
为了实现上述目的，本发明实施例提供了一种视频信号无缝低延时切换方法及***，所述技术方案如下。
第一方面，提供了一种视频信号无缝低延时切换方法，所述方法包括如下步骤。
S1、第一FPGA接收模块向第一终端显示设备正常输出第一视频输入信号的视频画面。
S2、所述第一FPGA接收模块收到视频输入信号切换指令。
S3、所述第一FPGA接收模块继续接收所述第一视频输入信号，直到接收到所述第一视频输入信号的帧结束信号。
S4、所述第一FPGA接收模块将所述视频输入信号切换指令发送到MCU模块作为视频输入信号切换就绪指令，同时将接收到的第一视频输入信号的最后一帧视频画面缓存到DDR模块，且此后一直输出所述第一视频输入信号的最后一帧视频画面，直到第二视频输入信号就绪。
S5、所述MCU模块接收到所述视频输入信号切换就绪指令后，立即切换所述第二视频输入信号的视频画面到所述第一FPGA接收模块。
S6、所述第一FPGA接收模块逐行输出所述DDR模块缓存的所述第一视频输入信号的最后一帧视频画面的末行时，判断所述第二视频输入信号的视频画面是否已捕获首行，如有，再判断所述第二视频输入信号的视频画面的当前行在当前帧的中间行上端还是下端；如无，则继续输出所述DDR模块缓存的所述第一视频输入信号的最后一帧视频画面直到下一次视频画面末行。
S7、如果所述第二视频输入信号的视频画面的当前行在当前帧的中间行的上端，则所述第二视频输入信号加快自身输出像素时钟速度，实现所述第二视频输入信号的无缝低延时切换；如果所述第二视频输入信号的视频画面的当前行在当前帧的中间行的下端，则所述第二视频输入信号减慢自身输出像素时钟速度，实现所述第二视频输入信号的无缝低延时切换。
进一步的，所述第一视频输入信号的视频画面通过第一FPGA发送模块发送给所述第一FPGA接收模块；所述第二视频输入信号的视频画面通过第二FPGA发送模块发送给所述第一FPGA接收模块。
进一步的，如所述第一FPGA接收模块输出的所述第一视频输入信号的视频画面的最后一帧首行与所述第二视频输入信号的视频画面的首行在同一时间点位于帧内的位置不相同时，只有当所述第一FPGA接收模块接收到所述第一视频输入信号的视频画面的末行时，所述第一FPGA接收模块才会发送视频输入信号切换就绪指令给MCU模块，并缓存所述第一视频输入信号最末帧完整的视频画面并将其作为输出视频画面，以实现切换过程无花屏或者黑屏。
进一步的，所述第一FPGA接收模块根据所述第一、第二视频输入信号中的帧同步信号内的像素数差值，判断切换前后所述第一、第二视频输入信号的速度差异，并加快或减慢自身输出视频信号的时钟速度。
进一步的，根据所述帧同步信号在视频输入信号中的位置，计算出所述第一FPGA发送模块输入与所述第一FPGA接收模块输出实现零延时所差的像素数，标记为S0，再根据不同终端显示设备的分辨率将所述帧同步信号设置在所述视频输入信号固定的位置范围内，标记为S01，由此计算出要使得所述第一FPGA发送模块输入同步于所述第一FPGA接收模块输出所需要缩小差距的像素数差总值为S,S＝min{|S0-S01|，|H-S0+S01|},其中H为输入视频信号总像素数值。
进一步的，将所述终端显示设备所支持视频刷新率最高变动像素数标记为常数b，将所述终端显示设备的视频刷新率标记为e，将所述终端显示设备所能支持的每帧最大像素时钟频率偏差标记为常数a，且在当前像素时钟频率a下，将所述第一FPGA接收模块接收到的第一帧视频画面和第二帧视频画面的频率的速度差值标记为c。
进一步的，计算出所述第一FPGA接收模块输出像素时钟调整拐点时间t，实现输入与输出同步，
Figure GDA0002479463850000031
或者
Figure GDA0002479463850000036
或者
Figure GDA0002479463850000037
第二方面，提供了一种视频信号无缝低延时切换***，所述***由视频输入信号、FPGA发送模块、光切换矩阵模块、FPGA接收模块和终端显示设备组成，其中FPGA发送模块由视频采集模块和光模块组成，光切换矩阵模块内包含MCU模块和DDR模块，FPGA接收模块由光模块和视频输出模块组成。
进一步的，所述FPGA发送模块通过所述视频采集模块采集所述视频输入信号，并将采集到的所述视频输入信号通过所述光模块实时发送给所述光切换矩阵模块，且在所述光切换矩阵模块上不做任何缓存，其中每帧所述视频输入信号发送前都发送一个固定于所述视频输入信号特定位置的帧同步信号。
进一步的，所所述第一FPGA接收模块根据所述第一、第二视频输入信号中的帧同步信号内的像素数差值，判断切换前后所述第一、第二视频输入信号的速度差异，并加快或减慢自身输出视频信号的时钟速度。
与现有技术相比，本实用新型的有益效果在于：本方法及***能够实现视频信号的无缝、低延时传输，带来更好的用户体验。
附图说明
图1为本发明实施例视频信号无缝低延时切换方法流程图。
图2为本发明实施中当a>0、c<＝0、
Figure GDA0002479463850000032
时，第一FPGA接收模块输出像素时钟调整拐点时间t1的计算示意图。
图3为本发明实施中当a<0、c>＝0、
Figure GDA0002479463850000033
时，第一FPGA接收模块输出像素时钟调整拐点时间t1的计算示意图。
图4为本发明实施中当a>0、c>0、
Figure GDA0002479463850000034
时，第一FPGA接收模块输出像素时钟调整拐点时间t1的计算示意图。
图5为本发明实施中当a<0、c<0、
Figure GDA0002479463850000035
时，第一FPGA接收模块输出像素时钟调整拐点时间t1的计算示意图。
图6为本发明实施例视频信号无缝低延时切换***框架图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1所示为本发明实施例视频信号无缝低延时切换方法流程图，所述方法包括如下步骤。
S1、第一FPGA接收模块向第一终端显示设备正常输出第一视频输入信号的视频画面。
S2、所述第一FPGA接收模块收到视频输入信号切换指令。
S3、所述第一FPGA接收模块继续接收所述第一视频输入信号，直到接收到所述第一视频输入信号的帧结束信号。
S4、所述第一FPGA接收模块将所述视频输入信号切换指令发送到MCU模块作为视频输入信号切换就绪指令，同时将接收到的第一视频输入信号的最后一帧视频画面缓存到DDR模块，且此后一直输出所述第一视频输入信号的最后一帧视频画面，直到第二视频输入信号就绪。
S5、所述MCU模块接收到所述视频输入信号切换就绪指令后，立即切换所述第二视频输入信号的视频画面到所述第一FPGA接收模块。
S6、所述第一FPGA接收模块逐行输出所述DDR模块缓存的所述第一视频输入信号的最后一帧视频画面的末行时，判断所述第二视频输入信号的视频画面是否已捕获首行，如有，再判断所述第二视频输入信号的视频画面的当前行在当前帧的中间行上端还是下端；如无，则继续输出所述DDR模块缓存的所述第一视频输入信号的最后一帧视频画面直到下一次视频画面末行。
S7、如果所述第二视频输入信号的视频画面的当前行在当前帧的中间行的上端，则所述第一FPGA接收模块在所述第二视频输入信号所能接受的最大容限范围内加快自身输出像素时钟速度，实现输出行与输入行差距在可容许的最小范围内后，再次调整像素时钟速度与所述第一视频输入信号的像素时钟速度趋近，实现所述第二视频输入信号的无缝低延时切换，同时所述第二视频输入信号的延时降到趋近于0；如果所述第二视频输入信号的视频画面的当前行在当前帧的中间行的下端，则所述第二视频输入信号减慢输出自身输出像素时钟速度，直到输出行与视频输入行差距在可容许的最小范围后再次调整像素时钟速度与所述第一视频输入信号的像素时钟速度趋近，实现所述第二视频输入信号的无缝低延时切换。
由于第一视频输入信号和切换后第二视频输入信号具备不同的相位和不同精确的帧速度，为保证视频输入信号切换平滑，同将时延时做到最小，需要计算帧切换时机、时钟速度调整启动和停止时机以及调整速度，最终形成切换策略，以实现视频输入信号的切换平滑、无黑屏、无闪屏、无信号不稳定，且保持输入和输出间具备极小的时间延时。
S7步骤中，假如当前帧的分辨率为1920*1080，则所述当前帧水平中间行为960行。如果所述第二视频输入信号的视频画面的首行在当前帧的中间行的上端(如在第900行)，则所述第二视频输入信号加快切换速度，实现无缝低延时切换；如果所述第二视频输入信号的视频画面的首行在当前帧的中间行的下端(如在第1100行)，则所述第二视频输入信号减缓切换速度，实现无缝低延时切换。
所述第一视频输入信号的视频画面通过第一FPGA发送模块发送给所述第一FPGA接收模块；所述第二视频输入信号的视频画面通过第二FPGA发送模块发送给所述第一FPGA接收模块。
如果如所述第一FPGA接收模块输出的所述第一视频输入信号的视频画面的最后一帧首行与所述第二视频输入信号的视频画面的首行在同一时间点位于帧内的位置不相同时，只有当所述第一FPGA接收模块接收到所述第一视频输入信号的视频画面的末行时，所述第一FPGA接收模块才会发送视频输入信号切换就绪指令给MCU模块，并缓存所述第一视频输入信号最末帧完整的视频画面并将其作为输出视频画面，以实现切换过程无花屏或者黑屏。此处出现花屏的原因是未接收完完整的一帧画面就进行切换，出现黑屏的原因是未发送完完整帧即重新开始对外送出一帧信号，导致接收设备如显示器错乱而重置黑屏，或者时钟速度突变导致接收端失锁黑屏。
所述第一FPGA接收模块根据所述第一、第二视频输入信号中的帧同步信号内的像素数差值，判断切换前后所述第一、第二视频输入信号的速度差异(当处于平衡时，切换前所述第一视频输入信号的时钟速度就是自身的视频输出时钟速度，因此所述第二视频输入信号和自身输出视频的速度差即为第一视频输入信号和第二视频输入信号的速度差异)，并加快或减慢自身输出视频信号的时钟速度。
根据所述帧同步信号在视频输入信号中的位置，计算出所述第一FPGA发送模块输入与所述第一FPGA接收模块输出实现零延时所差的像素数，标记为S0，再根据不同终端显示设备的分辨率将所述帧同步信号设置在所述视频输入信号固定的位置范围内，标记为S01，由此计算出要使得所述第一FPGA发送模块输入同步于所述第一FPGA接收模块输出所需要缩小差距的像素数差总值为S,S＝min{|S0-S01|，|H-S0+S01|},其中H为输入视频信号总像素数值。
例如，该视频输入信号为4K信号(每行的像素数为4096个)，终端显示设备为4K显示设备，第一FPGA发送模块输入与第一FPGA接收模块输出实现零延时所差的像素数S0＝3500-2000＝1500,终端显示设备的分辨率为4K，将帧同步信号设置在视频输入信号的第1000(S01)行，由此计算出要使得所述第一FPGA发送模块输入同步于所述第一FPGA接收模块输出所需要缩小差距的像素数差总值为S＝min{|1500-1000|，|4096-1500+1000|}＝500。
将所述终端显示设备所支持视频刷新率最高变动像素数标记为常数b(例如，b＝3)，将所述终端显示设备的视频刷新率标记为e(例如，e＝60hz)，将所述终端显示设备所能支持的每帧最大像素时钟频率偏差标记为常数a(例如，a＝30)，且在当前像素时钟频率a下，将所述第一FPGA接收模块接收到的第一帧视频画面和第二帧视频画面的频率的速度差值标记为c。
图2-5中，a为F点与原点连线的斜率。
计算出所述第一FPGA接收模块输出像素时钟调整拐点时间t，实现输入与输出同步。此处的时间t，就是S7步骤中需要加速或减缓切换速度的时间点，当t为正数时，需要加速切换速度，当t为负数时，需要减缓切换速度。
图2为本发明实施中当a>0、c<＝0、
Figure GDA0002479463850000061
时，第一FPGA接收模块输出像素时钟调整拐点时间t1的计算示意图。
Figure GDA00024794638500000614
进一步可反推出
Figure GDA0002479463850000063
其中
Figure GDA0002479463850000064
例如S＝500，a＝30，b＝3，c＝-30，e＝60hz时，
Figure GDA0002479463850000065
秒，也就是说在87毫秒(ms)时调整所述第一FPGA接收模块输出像素时钟，便可实现输入与输出同步。
当然，当满足
Figure GDA0002479463850000066
时，可直接得出t1的值，无需用上述复杂的计算过程。
图3为本发明实施中当a<0、c>＝0、
Figure GDA0002479463850000067
时，第一FPGA接收模块输出像素时钟调整拐点时间t1的计算示意图。
Figure GDA00024794638500000615
进一步可反推出
Figure GDA0002479463850000069
其中
Figure GDA00024794638500000610
当然，当满足
Figure GDA00024794638500000611
时，可直接得出t1的值，无需用上述复杂的计算过程。
图4为本发明实施中当a>0、c>0、
Figure GDA00024794638500000612
时，第一FPGA接收模块输出像素时钟调整拐点时间t1的计算示意图。
Figure GDA00024794638500000616
进一步可反推出
Figure GDA0002479463850000071
其中
Figure GDA0002479463850000072
例如S＝100，a＝3，b＝5，c＝3，e＝60hz时，则
Figure GDA0002479463850000073
秒，也就是说在0.68秒时调整所述第一FPGA接收模块输出像素时钟，便可实现输入与输出同步。
图5为本发明实施中当a<0、c<0、
Figure GDA0002479463850000074
时，第一FPGA接收模块输出像素时钟调整拐点时间t1的计算示意图。
Figure GDA0002479463850000078
进一步可反推出
Figure GDA0002479463850000076
其中
Figure GDA0002479463850000077
本方法能够实现视频信号的无缝、低延时传输，带来更好的用户体验。
如图6所示为本发明实施例视频信号无缝低延时切换***框架图。所述***由视频输入信号、FPGA发送模块、光切换矩阵模块、FPGA接收模块和终端显示设备组成，其中FPGA发送模块由视频采集模块和光模块组成，光切换矩阵模块内包含MCU模块和DDR模块，FPGA接收模块由光模块和视频输出模块组成。
本实施例中，所述***由第一视频输入信号、第二视频输入信号、第一FPGA发送模块、第二FPGA发送模块、光切换矩阵模块、第一FPGA接收模块、第二FPGA接收模块、第一终端显示设备和第二终端显示设备组成，其中第一FPGA发送模块由第一视频采集模块和第一光模块组成，第二FPGA发送模块由第二视频采集模块和第三光模块组成，光切换矩阵模块内包含MCU模块和DDR模块，第一FPGA接收模块由第二光模块和第一视频输出模块组成，第二FPGA接收模块由第四光模块和第二视频输出模块组成。其中，信号采集模块负责视频输入信号的采集；MCU模块为配置处理器，用于将配置数据传输至FPGA模块；DDR模块用于存储FPGA模块处理的相关数据；FPGA模块为可逻辑编程芯片，负责图像的显示、图像存储、数据的高速缓冲和整个模块的逻辑控制；光模块、光纤接口模块主要用于数据的高速传输。
所述FPGA发送模块通过所述视频采集模块采集所述视频输入信号，并将采集到的所述视频输入信号通过所述光模块实时发送给所述光切换矩阵模块，且在所述光切换矩阵模块上不做任何缓存，其中每帧所述视频输入信号发送前都发送一个固定于所述视频输入信号特定位置的帧同步信号。本实施例中是每采集到第一行有效数据就发送帧同步信号，也就是说本项目帧的同步信号是固定在视频输入信号的第一行有效数据的位置上。
所述第一FPGA接收模块根据所述第一、第二视频输入信号中的帧同步信号内的像素数差值，判断切换前后所述第一、第二视频输入信号的速度差异，并加快或减慢自身输出视频信号的时钟速度。
本实施例中帧同步信号固定在视频输入信号中的位置采取不同分辨率下设定不同的值，比如其中4K分辨率设置在视频输入信号有效数据的第800行到1000行之间，由此可算得其延时在30hz刷新率下是6.5ms(800÷4096÷30)到8ms(1000÷4096÷30)之间，同理，在60hz刷新率下是3.25ms到4ms之间；2K分辨率设置在视频输入信号有有效据的第200行到300行之间，由此可算得其延时在30hz刷新率下是3.25ms到4.9ms之间，在60hz刷新率下是1.6ms到2.4ms之间。
本***能够实现视频信号的无缝、低延时传输，带来更好的用户体验。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本实用新型的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
尽管已经示出和描述了本发明的实施例，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。

Claims (7)

1.一种视频信号无缝低延时切换方法，其特征在于，所述方法包括如下步骤：
S1、第一FPGA接收模块向第一终端显示设备正常输出第一视频输入信号的视频画面；
S2、所述第一FPGA接收模块收到视频输入信号切换指令；
S3、所述第一FPGA接收模块继续接收所述第一视频输入信号，直到接收到所述第一视频输入信号的帧结束信号；
S4、所述第一FPGA接收模块将所述视频输入信号切换指令发送到MCU模块作为视频输入信号切换就绪指令，同时将接收到的第一视频输入信号的最后一帧视频画面缓存到DDR模块，且此后一直输出所述第一视频输入信号的最后一帧视频画面，直到第二视频输入信号就绪；
S5、所述MCU模块接收到所述视频输入信号切换就绪指令后，立即切换所述第二视频输入信号的视频画面到所述第一FPGA接收模块；
S6、所述第一FPGA接收模块逐行输出所述DDR模块缓存的所述第一视频输入信号的最后一帧视频画面的末行时，判断所述第二视频输入信号的视频画面是否已捕获首行，如有，再判断所述第二视频输入信号的视频画面的当前行在当前帧的中间行上端还是下端；如无，则继续输出所述DDR模块缓存的所述第一视频输入信号的最后一帧视频画面直到下一次视频画面末行；
S7、如果所述第二视频输入信号的视频画面的当前行在当前帧的中间行的上端，则所述第二视频输入信号加快自身输出像素时钟速度，实现所述第二视频输入信号的无缝低延时切换；如果所述第二视频输入信号的视频画面的当前行在当前帧的中间行的下端，则所述第二视频输入信号减慢自身输出像素时钟速度，实现所述第二视频输入信号的无缝低延时切换。
2.根据权利要求1所述的视频信号无缝低延时切换方法，其特征在于：所述第一视频输入信号的视频画面通过第一FPGA发送模块发送给所述第一FPGA接收模块；所述第二视频输入信号的视频画面通过第二FPGA发送模块发送给所述第一FPGA接收模块。
3.根据权利要求1所述的视频信号无缝低延时切换方法，其特征在于：如所述第一FPGA接收模块输出的所述第一视频输入信号的视频画面的最后一帧首行与所述第二视频输入信号的视频画面的首行在同一时间点位于帧内的位置不相同时，只有当所述第一FPGA接收模块接收到所述第一视频输入信号的视频画面的末行时，所述第一FPGA接收模块才会发送视频输入信号切换就绪指令给MCU模块，并缓存所述第一视频输入信号最末帧完整的视频画面并将其作为输出视频画面，以实现切换过程无花屏或者黑屏。
4.根据权利要求2所述的视频信号无缝低延时切换方法，其特征在于：所述第一FPGA接收模块根据所述第一、第二视频输入信号中的帧同步信号内的像素数差值，判断切换前后所述第一、第二视频输入信号的速度差异，并加快或减慢自身输出视频信号的时钟速度。
5.根据权利要求4所述的视频信号无缝低延时切换方法，其特征在于：根据所述帧同步信号在视频输入信号中的位置，计算出所述第一FPGA发送模块输入与所述第一FPGA接收模块输出实现零延时所差的像素数，标记为S0，再根据不同终端显示设备的分辨率将所述帧同步信号设置在所述视频输入信号固定的位置范围内，标记为S01，由此计算出要使得所述第一FPGA发送模块输入同步于所述第一FPGA接收模块输出所需要缩小差距的像素数差总值为S,S＝min{|S0-S01|，|H-S0+S01|},其中H为输入视频信号总像素数值。
6.根据权利要求5所述的视频信号无缝低延时切换方法，其特征在于：将所述终端显示设备所支持视频刷新率最高变动像素数标记为常数b，将所述终端显示设备的视频刷新率标记为e，将所述终端显示设备所能支持的每帧最大像素时钟频率偏差标记为常数a，且在当前像素时钟频率a下，将所述第一FPGA接收模块接收到的第一帧视频画面和第二帧视频画面的频率的速度差值标记为c。
7.根据权利要求6所述的视频信号无缝低延时切换方法，其特征在于：计算出所述第一FPGA接收模块输出像素时钟调整拐点时间t，实现输入与输出同步，
Figure FDA0002479463840000021
或者
Figure FDA0002479463840000022
或者
Figure FDA0002479463840000023
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