CN110767146A - 多级驱动电路 - Google Patents
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Abstract
一种多级驱动电路，包括薄膜晶体管T1、T2、T3、T4、T5、T6、T7、T8、T9、T10、T11、T12、ST1、ST2、ST3，所述T1的源极和栅极与上一级驱动信号连接，所述T1的漏极与T4的源极连接，所述T4的栅极接后四级驱动信号，所述T1的漏极还与T3的栅极、T5的栅极连接，所述T3的源极通过第一电容与T2的漏极连接，T3的源极还与T6、T8、T9、T12的漏极连接，所述T5的漏极与当前级扫描信号连接，T5的源极与第一时钟信号连接；T5的栅极还通过第二电容与T5的漏极连接，所述T6的源极与T5的漏极连接。上述技术方案能够对接4个时钟信号同时对应4个输出信号，即输出当前级、后一级、后二级、后三级的驱动信号，在架构上节省了TFT数量，最终导致需要的电路板面积减少，从而节省面板边框占用。
Description
技术领域
本发明涉及面板驱动技术，尤其涉及一种能够减小边框的新的驱动电路的设计。
背景技术
GIP技术(Gate Driver In Panel)：阵列栅极驱动技术，广泛应用在液晶显示面板(LCD)以及AMOLED显示面板。GOA技术就是将水平扫描线的驱动电路制作在显示区(ActiveArea)周围的基板上，使之能替代外接集成电路板((Integrated Circuit，IC)来完成水平扫描线的驱动。GIP技术能减少外接IC的焊接(bonding)工序，降低了生产成本。目前面板设计上多采用双边GIP驱动，来实现窄边框，但是传统的GIP电路架构复杂而且几乎都是单级G_out输出，而且随着边框越小，封框胶和液晶显示面板内有效显示区域(Active Area)的距离就越近，越容易对有效显示区域内的元件造成污染，产生一些周边亮度不均(Mura)等问题难以实现显示面板超窄边框的需求。
有鉴于此，如果能够整合多级输出的GIP电路，能够进一步减小边框的占用，从而减小面板面积。
发明内容
为此，需要提供一种新的面板驱动电路电路，解决现有技术占用面积过大的问题。
为实现上述目的，发明人提供了一种多级驱动电路，包括薄膜晶体管T1、T2、T3、T4、T5、T6、T7、T8、T9、T10、T11、T12、ST1、ST2、ST3，所述T1的源极和栅极与上一级驱动信号连接，所述T1的漏极与T4的源极连接，所述T4的栅极接后四级驱动信号，所述T1的漏极还与T3的栅极、T5的栅极连接，所述T3的源极通过第一电容与T2的漏极连接，T3的源极还与T6、T8、T9、T12的漏极连接，所述T5的漏极与当前级扫描信号连接，T5的源极与第一时钟信号连接；T5的栅极还通过第二电容与T5的漏极连接，所述T6的源极与T5的漏极连接；
所述T5的栅极还与ST1的源极连接，所述ST1的漏极与T7的栅极连接，所述T7的栅极通过第二电容与T7的漏极、T8的源极连接，T7的漏极还连接后一级驱动信号，所述T7的源极与第二时钟信号连接；
所述T7的栅极还与ST2的源极连接，所述ST2的漏极与T10的栅极连接，所述T10的栅极通过第二电容与T10的漏极、T9的源极连接，T10的漏极还连接后二级驱动信号，所述T10的源极与第三时钟信号连接；
所述T10的栅极还与ST3的源极连接，所述ST3的漏极与T11的栅极连接，所述T11的栅极通过第二电容与T11的漏极、T12的源极连接，T11的漏极还连接后三级驱动信号，所述T11的源极与第四时钟信号连接；
所述T2的栅极和源极、ST1的栅极、ST2的栅极、ST3的栅极与使能电压连接。
具体地，所述T3、T4、T6、T8、T9、T12的漏极接地或接片上低电压VGL。
可选地，所述使能电压为电源电路或为片上高电压VGH。
区别于现有技术，上述技术方案能够对接4个时钟信号同时对应4个输出信号，即输出当前级、后一级、后二级、后三级的驱动信号，在架构上节省了TFT数量，最终导致需要的电路板面积减少，从而节省面板边框占用。
附图说明
图1为具体实施方式所述的GIP驱动电路示意图；
图2为具体实施方式所述的多级驱动电路示意图；
图3为具体实施方式所述的复位阶段电路信号示意图；
图4为具体实施方式所述的阶段I示意图；
图5为具体实施方式所述的阶段II示意图；
图6为具体实施方式所述的阶段III示意图；
图7为具体实施方式所述的阶段IV示意图；
图8为具体实施方式所述的阶段V示意图；
图9为具体实施方式所述的阶段VI示意图。
具体实施方式
为详细说明技术方案的技术内容、构造特征、所实现目的及效果，以下结合具体实施例并配合附图详予说明。
在一些具体的实施例中，GIP电路一般设计分布在显示区(Active Area)两侧，如图1所展示的一种7T2C-GIP驱动电路，其为单级输出(图中G_out)。此外，GIP电路单元4个时钟信号对应4个输出信号，这种GIP电路要想输出G(n),G(n+1),G(n+2),G(n+3)4级输出信号，则需要28个TFT和8个电容，我们在图2所示的实施例中提出一种新型的电路，在同样能够产生4级栅极信号的功能下，TFT数量为15个，比现有GIP电路TFT数量上少13个。TFT数量的减少则明显能够减少面板所需要的面积，从而减小排布(layout),既达到缩小边框的目的。如图2中的多级示意图所示，它具有用于上拉和下拉节点的节点共享结构。所有下拉TFT(T6,T8,T9,T12)连接到一个P节点，所有上拉节点(Q1、Q2、Q3、Q4)通过3个分离TFT(ST1,ST2,ST3)与T5,T7,T10,T11连接。这3个分离TFT的Gate输入高电平VGH，使所有上拉节点的充放电操作同时进行。这些分离TFT起到隔离输出节点的作用，保证输出信号不受干扰，稳定输出。
在下面的具体实施例中，具体介绍本申请的一种多级驱动电路，包括薄膜晶体管T1、T2、T3、T4、T5、T6、T7、T8、T9、T10、T11、T12、ST1、ST2、ST3，所述T1的源极和栅极与上一级驱动信号连接，所述T1的漏极与T4的源极连接，所述T4的栅极接后四级驱动信号，所述T1的漏极还与T3的栅极、T5的栅极连接，所述T3的源极通过第一电容与T2的漏极连接，T3的源极还与T6、T8、T9、T12的漏极连接，所述T5的漏极与当前级扫描信号连接，T5的源极与第一时钟信号连接；T5的栅极还通过第二电容与T5的漏极连接，所述T6的源极与T5的漏极连接；
所述T5的栅极还与ST1的源极连接，所述ST1的漏极与T7的栅极连接，所述T7的栅极通过第二电容与T7的漏极、T8的源极连接，T7的漏极还连接后一级驱动信号，所述T7的源极与第二时钟信号连接；
所述T7的栅极还与ST2的源极连接，所述ST2的漏极与T10的栅极连接，所述T10的栅极通过第二电容与T10的漏极、T9的源极连接，T10的漏极还连接后二级驱动信号，所述T10的源极与第三时钟信号连接；
所述T10的栅极还与ST3的源极连接，所述ST3的漏极与T11的栅极连接，所述T11的栅极通过第二电容与T11的漏极、T12的源极连接，T11的漏极还连接后三级驱动信号，所述T11的源极与第四时钟信号连接；
所述T2的栅极和源极、ST1的栅极、ST2的栅极、ST3的栅极与使能电压连接。
具体地，所述T3、T4、T6、T8、T9、T12的漏极接地或接片上低电压VGL，可选地，使能电压为电源电路或为片上高电压VGH。本领域技术人员可以根据实际需要对相关接线进行相关的替换，只需要能够达到相同的功能皆可。
下面请看图3，GIP电路搭配右侧的时钟信号波形，能够产生4个输出信号，分别为G(n),G(n+1),G(n+2),G(n+3)。具体分为5个阶段去完成。
阶段I(预充电阶段):如图4所示当G(n-1)输入高电平，T1开启，G(n-1)向Q1充电至高电平，则T5开启。而ST1,ST2,ST3的Gate线接入VGH电压，则这三个TFT处于导通状态，则Q1，Q2，Q3，Q4位置处于串联，即VQ1＝VQ2＝VQ3＝VQ4。当Q1，Q,2，Q3，Q4充电至VGH-Vth,即其电压为：
VQ1＝VQ2＝VQ3＝VQ4＝VGH-Vth
则ST1,ST2,ST3处于截止状态，这样起到隔离作用。此阶段，Q1，Q,2，Q3，Q4都是高电平则T5,T7,T10,T11导通状态，则G(n),G(n+1),G(n+2),G(n+3)写入对应的时钟信号的低电平VGL_CLK，即
VG(n)＝VGL_CLK,
VG(n+1)＝VGL_CLK，
VG(n+2)＝VGL_CLK,
VG(n+3)＝VGL_CLK。
阶段II(Q1上拉阶段):如图5所示，此时G(n-1)输入低电平，T1截止，但由于电容C2的维持，Q1保持高电压，T5导通，CLK1高电平VGH_CLK写入VG(n)＝VGH_CLK。Q1由于受到电容C2的耦合作用，G(n)电压的变化量影响Q1电压，即Q1的上拉电压为：
VQ1＝VGH-Vth+(VGH_CLK-VGL_CLK)
而Q2，Q3，Q4，G(n+1),G(n+2),G(n+3)则维持阶段I的电压。
阶段III(Q2上拉阶段):如图6所示，由于电容C2的维持，Q1保持高电压，T5导通，CLK1写入低电平VGL_CLK。Q1由于受到电容C2的耦合作用，Q1被拉低至阶段I的电压，即Q1电压为：
VQ1＝VGH-Vth+(VGH_CLK-VGL_CLK)-(VGH_CLK-VGL_CLK)＝VGH-Vth
Q2由于在前两个阶段受到C2的维持作用，电压保持不变，T7一直处于导通状态。当CLK2写入高电平VGH_CLK，即
VG(n+1)＝VGH_CLK
由于电容C2的耦合作用，G(n+1)电压的变化量影响Q2电压，则Q2的上拉电压为：
VQ2＝VGH-Vth+(VGH_CLK-VGL_CLK)
而Q1，Q3，Q4，G(n),G(n+2),G(n+3)则维持阶段II的电压。
阶段IV(Q3上拉阶段):如图7所示，由于电容C2的维持，Q2保持高电压，T7导通，CLK2写入低电平VGL_CLK。Q2由于受到电容C2的耦合作用，Q2被拉低至阶段II的电压，即Q2电压为：
VQ2＝VGH-Vth+(VGH_CLK-VGL_CLK)-(VGH_CLK-VGL_CLK)＝VGH-Vth
Q3由于在前两个阶段受到C2的维持作用，电压保持不变，T10一直处于导通状态。当CLK3写入高电平VGH_CLK，即
VG(n+2)＝VGH_CLK
由于电容C2的耦合作用，G(n+2)电压的变化量影响Q3电压，则Q3的上拉电压为：
VQ2＝VGH-Vth+(VGH_CLK-VGL_CLK)
而Q1，Q2，Q4，G(n),G(n+1),G(n+3)则维持阶段III的电压。
阶段V(Q4上拉阶段):如图8所示，由于电容C2的维持，Q3保持高电压，T10导通，CLK3写入低电平VGL_CLK。Q3由于受到电容C2的耦合作用，Q3被拉低至阶段III的电压，即Q3电压为：
VQ2＝VGH-Vth+(VGH_CLK-VGL_CLK)-(VGH_CLK-VGL_CLK)＝VGH-Vth
Q4由于在前两个阶段受到C2的维持作用，电压保持不变，T11一直处于导通状态。当CLK4写入高电平VGH_CLK，即
VG(n+3)＝VGH_CLK
由于电容C2的耦合作用，G(n+2)电压的变化量影响Q4电压，则Q4的上拉电压为：
VQ4＝VGH-Vth+(VGH_CLK-VGL_CLK)
而Q1，Q2，G(n),G(n+1),G(n+2)则维持阶段IV的电压。
图5-图8，这四个阶段，由于Q1电压持续保持高电平，T3持续打开，P电压保持高电平，这样T6，T8，T9，T12处于关闭，目的是保证GIP输出高电压是，这几个TFT关闭；然后G(n-1)和G(n+1)这四个阶段均为低电压，故均为关闭状态；由于电压C2的保持作用，Q2，Q3，Q4电压不变，那么T7，T10，T11处于导通，同时ST1，ST2，ST3的栅极与漏极电压VGS为阈值电压Vth,所以ST1，ST2，ST3也处于关闭状态，目的是起到隔绝作用。如上所述，这四张图应一样。
阶段VI(Q点下拉阶段):如图9所示，G(n+4)输入高电平，因此T4导通，Q1，Q2，Q3，Q4写入VGL低电压，T3，T5，Q7，T10，T11关闭。此时P处于floating状态由于T6，T8，T9，T12的漏极(Drain)接入VGL,这样栅极与漏极的压差VGS大于阈值电压Vth,TFT就处于导通，因此G(n),G(n+1),G(n+2),G(n+3)写入VGL电压。而Q2，Q3，Q4写入低电压VGL,ST1，ST2，ST3的栅极电压写入VGH,那么ST1,ST2，ST3导通。
需要说明的是，尽管在本文中已经对上述各实施例进行了描述，但并非因此限制本发明的专利保护范围。因此，基于本发明的创新理念，对本文所述实施例进行的变更和修改，或利用本发明说明书及附图内容所作的等效结构或等效流程变换，直接或间接地将以上技术方案运用在其他相关的技术领域，均包括在本发明的专利保护范围之内。
Claims (3)
1.一种多级驱动电路，其特征在于，包括薄膜晶体管T1、T2、T3、T4、T5、T6、T7、T8、T9、T10、T11、T12、ST1、ST2、ST3，所述T1的源极和栅极与上一级驱动信号连接，所述T1的漏极与T4的源极连接，所述T4的栅极接后四级驱动信号，所述T1的漏极还与T3的栅极、T5的栅极连接，所述T3的源极通过第一电容与T2的漏极连接，T3的源极还与T6、T8、T9、T12的漏极连接，所述T5的漏极与当前级扫描信号连接，T5的源极与第一时钟信号连接；T5的栅极还通过第二电容与T5的漏极连接，所述T6的源极与T5的漏极连接；
所述T5的栅极还与ST1的源极连接，所述ST1的漏极与T7的栅极连接，所述T7的栅极通过第二电容与T7的漏极、T8的源极连接，T7的漏极还连接后一级驱动信号，所述T7的源极与第二时钟信号连接；
所述T7的栅极还与ST2的源极连接，所述ST2的漏极与T10的栅极连接，所述T10的栅极通过第二电容与T10的漏极、T9的源极连接，T10的漏极还连接后二级驱动信号，所述T10的源极与第三时钟信号连接；
所述T10的栅极还与ST3的源极连接，所述ST3的漏极与T11的栅极连接，所述T11的栅极通过第二电容与T11的漏极、T12的源极连接，T11的漏极还连接后三级驱动信号，所述T11的源极与第四时钟信号连接；
所述T2的栅极和源极、ST1的栅极、ST2的栅极、ST3的栅极与使能电压连接。
2.根据权利要求1所述的多级驱动电路，其特征在于，所述T3、T4、T6、T8、T9、T12的漏极接地或接片上低电压VGL。
3.根据权利要求1所述的多级驱动电路，其特征在于，所述使能电压为电源电路或为片上高电压VGH。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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