JP3554572B2 - 不揮発性半導体回路 - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明は、電気的書込み消去機能を備えた不揮発性半導体記憶装置に係り、特に、データ保持特性を向上させた不揮発性半導体回路に関する。
【０００２】
【従来の技術】
従来、不揮発性半導体記憶装置としては、例えば、特開平３−２１９４９６ 号公報に示される電気的一括消去型のＮＯＲ型フラッシュメモリと呼ばれる記憶装置が開発されている。従来のＮＯＲ型フラッシュメモリは浮遊ゲート型電界効果トランジスタ構造のメモリセルをマトリックス状に配列することにより構成されていた。ここで、データ線にドレイン端子が直接接続された各々のメモリセルの制御ゲートは相異なるワード線に接続されており、全てのメモリセルのソース端子は共通のソース線に直接接続されていた。
【０００３】
メモリセルデータの消去はワード線単位で行い、メモリセルの制御ゲートに負電圧を加え、データ線をオープン状態とし、ソース端子に正電圧を加えることにより行う。このとき、メモリセルのソース端子側のゲート酸化膜に高電界が加わり、フォーラー・ノードハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル現象により、浮遊ゲートに蓄積されていた電子がソース端子に引き抜かれる。その結果、メモリセルのしきい値電圧は低くなり、消去動作が完了する。
【０００４】
消去動作においてソース線に加えられる正電圧は、消去命令を受けて選択されたメモリセル以外の非選択メモリセルのソース端子にも加えられる。非選択メモリセルでは、ゲート酸化膜に浮遊ゲートからソース端子方向に弱い電界が加わり、浮遊ゲート中に蓄積された電子が徐々に抜けるというソース端子に関するディスターブ現象が生じる。そこで、電子の放出によるしきい値電圧の低下を防止するため、非選択メモリセルの制御ゲートに正電圧を加えることが必要となっていた。
【０００５】
【発明が解決しようとする課題】
消去動作を行うと、非選択メモリセルでは、制御ゲートとソース端子に各々異なった正電圧が加えられるため、非選択メモリセルがオン状態となり、非選択メモリセルを介してソース端子からドレイン端子にドレイン線の容量を充電する充電電流が流れる。また、消去動作終了時にもソース端子に加えられた正電圧が０Ｖとなるため、ドレイン線に蓄積された電荷が非選択メモリセルを介してソース端子側に放電する放電電流が流れる。充放電電流により非選択メモリセルにおいてホットエレクトロンが発生し、浮遊ゲートに電子が注入される。消去の回数に比例してホットエレクトロン注入量が増加し、しきい値電圧が増加するという問題があった。
【０００６】
この消去動作にかかわらず、一般に、メモリセルのソース端子ないしドレイン端子の拡散層端を用いて浮遊ゲートから電子を引き抜く動作では、非選択メモリセルの制御ゲートに正電圧を加えることが必要となり、書込み消去回数の増加につれて、ホットエレクトロン注入量が増加し、しきい値電圧が増加するという問題が生じていた。
【０００７】
【課題を解決するための手段】
上記の課題を解決するために、本発明は次のような回路構成，方式を備えている。
【０００８】
例えば、図１に示すように、浮遊ゲートを備えた不揮発性半導体メモリセルをマトリックス状に配置したメモリアレイにおいて、データ線とソース線の間に並列接続で配置された複数個のメモリセルと、それらのメモリセルと並列に配置されたＭＯＳトランジスタを備え、各データ線が前記ＭＯＳトランジスタを介してソース線に接続されている。
【０００９】
さらに、メモリセルの浮遊ゲートから電子を引き抜く動作において、予め、ソース線に正電圧を与え、前記ＭＯＳトランジスタのゲートに正電圧を印加し、
ＭＯＳトランジスタをオン状態とすることにより、ドレイン端子の電圧をソース端子の電圧と概ね等しくしている。その後、非選択メモリセルの制御ゲートに前述のソース端子に関するディスターブ阻止用の正電圧を加え、選択メモリセルの制御ゲートに負電圧を加えて、浮遊ゲートから電子を引き抜く。
【００１０】
一方、引き抜く動作が完了した後は、まず、選択メモリセルの制御ゲートの電圧を０Ｖとし、非選択メモリセルの制御ゲートの電圧を０Ｖにした後、ソースの電圧を０Ｖとして、ドレイン線に充電された電荷をソース線側に引き抜き、ドレイン線側の電圧を概ね０Ｖとする。さらに、並列に挿入したＭＯＳトランジスタのゲートの電圧を０Ｖとして、ドレイン領域をソース領域から電気的に分離する。
【００１１】
【作用】
本発明では浮遊ゲートから電子を引き抜く動作を開始する以前に、メモリセルに並列に接続されたＭＯＳトランジスタにより、非選択メモリセルのドレイン端子とソース端子が概ね同一電圧に設定されている。このため、非選択メモリセルの制御ゲートに正電圧を加えた場合、非選択メモリセルのしきい値電圧が低い状態の時でも、非選択メモリセルを通して過渡的な電流が流れることがない。その結果、非選択メモリセルにおけるホットエレクトロンの発生が抑制され、浮遊ゲートへの電子注入は生じない。
【００１２】
また、浮遊ゲートからの電子の引き抜き動作完了時にも、先ず、選択メモリセルおよび非選択メモリセルの制御ゲートの電圧を０Ｖに戻すため、ドレイン端子とソース端子が概ね同一電圧に保たれた状態となっているので、非選択メモリセルを通して過渡的な電流が流れることがない。その後、ソース端子電圧を０Ｖとして、ＭＯＳトランジスタを介してドレイン端子の蓄積電荷を放電した後、ＭＯＳトランジスタのゲート電圧を０Ｖに戻す。
【００１３】
このように、ドレイン端子の充電及び放電がメモリセルに対して並列に設けられたＭＯＳトランジスタを介して行われるため、メモリセルにおいてホットエレクトロン注入が生じず、しきい値電圧は変動しない。
【００１４】
【実施例】
本発明の第一の実施例を図１を用いて説明する。図１は不揮発性半導体メモリセルの回路構成を示している。ここで、不揮発性半導体メモリセルとしてＮＯＲ型メモリセルを用い、ワード線２ビット分，データ線２ビット分を示しているが、メモリセル及び配置はこのかぎりでない。
【００１５】
データ線Ｄ１に接続されたメモリセルＭ１１，Ｍ２１の制御ゲートは、相異なるワード線Ｗ１，Ｗ２に接続され、ソース端子はメモリセルＭ１２，Ｍ２２のソース端子と共に共通ソース線に接続されている。メモリセルと並列にｎ型ＭＯＳトランジスタ１，２がデータ線とソース線間に配置され、ｎ型ＭＯＳトランジスタ１及び２のゲートは共通の制御線ＳＧに接続されている。各データ線はデコーダ及びセンスアンプの周辺回路３に接続され、各ワード線はデコーダ４に接続されている。ＮＯＲ型メモリセルはデータの書込みをドレイン端でのホットエレクトロン注入により行い、消去はワード線単位でソース端子側からの電子のトンネル放出により行っている。
【００１６】
メモリセルＭ１１データの書換え及び読み出し時における制御線ＳＧの電圧関係並びに消去時のタイミングの一例を以下に示す。データの書込み時には、データ線Ｄ１の電圧を、例えば、５Ｖに設定し、ワード線Ｗ１を１０Ｖに設定する。尚、共通ソース線は０Ｖである。ここで、制御線ＳＧを０Ｖに保持し、ＭＯＳトランジスタ１，２をオフ状態としている。データ線からメモリセルＭ１１を介して電流がソース線に流れ、ホットエレクトロン注入によりメモリセルＭ１１に電子が注入される。読み出しでは、データ線電圧を、例えば、１Ｖに設定し、ワード線Ｗ１に５Ｖを加え、制御線ＳＧを０Ｖとする。メモリセルのしきい値電圧に応じてデータ線電圧が変動し、この変動値をセンスアンプにより読み取る。
【００１７】
消去動作では、図２に示す電圧のタイミングチャートに従い各信号線に電圧を与える。ワード線Ｗ１に接続された全てのメモリセルのデータを一括して消去することができる。データ線Ｄ１，Ｄ２はデコーダ側で開放状態とし、ソース線に約５Ｖの電圧を加える。概ね同時に制御線ＳＧに５Ｖを加え、ソース線側からＭＯＳトランジスタ１，２を介してデータ線Ｄ１及びＤ２を充電する。各データ線が充電された後、非選択メモリセルに関するワード線Ｗ２に、例えば、５Ｖを加え、ワード線Ｗ１に−８Ｖを加える。Ｍ１１及びＭ１２に関し、浮遊ゲートから電子をソース端子側にトンネル現象により放出するための時間が経過した後、ワード線Ｗ１及びＷ２を０Ｖに戻す。さらに、ソース端子を０Ｖとし、ＭＯＳトランジスタ１，２を介してデータ線に蓄積した電荷をソース線に引き抜いた後に、制御線ＳＧを０Ｖとする。
【００１８】
本発明の第二の実施例を図３を用いて説明する。図３は、トンネル現象を用いてデータの書換えを行う不揮発性半導体メモリセルを用いた場合の回路図を示している。本実施例では、消去をメモリセルのチャネル全面のトンネル現象を用い、電子を浮遊ゲートに注入することにより行い、書込みを浮遊ゲートからドレイン端子側の拡散層への電子のトンネル放出現象を用いて行う。ここで、ソース線Ｓ１，Ｓ２は信号線ＳＳに接続されたＭＯＳトランジスタにより分離されている。第一の実施例と同様に、各メモリセルに並列にＭＯＳトランジスタ１，２を配置している。
【００１９】
メモリセルＭ１１のデータの書換え及び読み出し時における制御線ＳＧの電圧関係並びに書込み時のタイミングの一例を以下に示す。データの消去時には、ソース線Ｓ１，Ｓ２の電圧を０Ｖに設定し、ワード線Ｗ１を、例えば、１５Ｖに設定する。ここで、制御線ＳＧは０Ｖないし５Ｖの何れでもよい。ワード線Ｗ１上の全てのメモリセルの浮遊ゲートにチャネル側から電子が注入され、高いしきい値電圧状態の消去状態となる。読み出しでは、データ線電圧を、例えば、１Ｖに設定し、ワード線Ｗ１に５Ｖを加え、制御線ＳＧを０Ｖとする。メモリセルのしきい値電圧に応じてデータ線電圧Ｄ１が変動し、この変動値をセンスアンプにより読み取る。
【００２０】
書込み動作に関する各信号線に加える電圧のタイミングチャートを図４に示す。メモリセルＭ１１にデータを書込み、Ｍ１２では消去状態を保つ場合には、データ線Ｄ１，Ｄ２にはデコーダ側からそれぞれ５Ｖ及び０Ｖの電圧が与えられる。この時、ＳＳは０Ｖとし、ソース線Ｓ１及びＳ２を開放状態とする。また、
ＳＤは７Ｖとし、データ線の電圧を各メモリセルのドレイン端子に与える。次に、制御線ＳＧに５Ｖを加え、ＭＯＳトランジスタ１，２を介してデータ線Ｄ１，Ｄ２からソース線Ｓ１，Ｓ２が充電される。各データ線が充電された後、非選択メモリセルに関するワード線Ｗｎに、例えば、５Ｖを加え、ワード線Ｗ１に−８Ｖを加える。Ｍ１１及びＭ１２に関して、浮遊ゲートから電子をドレイン端子側にトンネル現象により放出するための時間が経過した後、ワード線Ｗ１及びＷｎを０Ｖに戻す。さらに、データ線Ｄ１，Ｄ２を０Ｖとし、ＭＯＳトランジスタ１，２を介してデータ線に蓄積した電荷をデータ線に引き抜き、最後に制御線ＳＧを０Ｖとする。
【００２１】
本実施例では、ドレイン側の拡散層領域と浮遊ゲート間のトンネル現象を用いてメモリセルのしきい値電圧を低下させることにより、データの書込みを行っている。この場合でも、第一の実施例に示したように、非選択ワード線の電圧を例えば５Ｖに設定する必要があり、非選択ワード線に接続されたメモリセルを介してソース線が充電される。この時、メモリセルにおいて発生するホットエレクトロンが浮遊ゲートに注入されることにより、しきい値電圧の変動の生じる可能性があるが、本実施例に示されたように、ＭＯＳトランジスタ１，２を介して予めソース線を充電することで、メモリセルにおけるホットエレクトロンの発生が防止できる。
【００２２】
本発明の第三の実施例を図３から図５を用いて説明する。図５はメモリセルの断面図とその動作の概略を示している。第二の実施例では、メモリセルへのデータの書込みを浮遊ゲートからドレイン側の拡散層への電子のトンネル放出現象を用いて行っていたが、本実施例では、浮遊ゲートからソース拡散層側への電子のトンネル放出現象を用いて行っている。
【００２３】
すなわち、図４に示したように、書込み動作の命令を受付けた後、データ線
Ｄ１に５Ｖ、制御線ＳＳに０Ｖ、ＳＤに７Ｖを加える。ここで、ブロック内のドレイン線はデータ線に接続され、ソース線は共通ソース線から切り離されている。次に、制御線ＳＧに７Ｖを与え、メモリセルのドレイン側の電圧がＭＯＳトランジスタ１を介してソース線Ｓ１に現われる。続いて、選択されたワード線に
−８Ｖ、非選択のワード線に５Ｖを加える。選択されたワード線Ｗ１上のメモリセルＭ１では、ソース端子と浮遊ゲート間に高電界が加わる。
【００２４】
ここで、図５に示すメモリセル構造を採用すると、ソース側の拡散層１８の不純物濃度をドレイン側の拡散層１６の不純物濃度より一桁以上高くすることにより、ドレイン端子側よりもソース端子側に浮遊ゲートからトンネル現象に従って電子が放出され、メモリセルのしきい値電圧が低い状態となる。すなわち、浮遊ゲートからソース拡散層側への電子のトンネル放出現象を用いて、データの書込みが行われている。
【００２５】
本実施例では、ドレイン端子側からの電子のトンネル放出量が抑制できるため、不揮発性メモリセルでは、一般に１０年間の連続的なデータの読み出しに対しても浮遊ゲート中の電荷量の変動が抑えられなければならない。しかし、読み出し時には、データ線に電圧を加え、その電圧の変動をセンスアンプ等により読み出すため、データ線に接続されたメモリセルのドレイン端子と浮遊ゲート電極間に弱い電界が加わり、徐々に浮遊ゲート中の電子がドレイン端子に放出する（ドレイン端子側のディスターブ現象）。
【００２６】
これによるしきい値電圧の変動を抑制するために、従来、ドレイン端子の電圧は１Ｖ程度が限界であった。本実施例に示すようなＭＯＳトランジスタ１，２を回路に付加することにより、ソース端子側からの電子のトンネル放出が可能になるため、ドレイン側の拡散層濃度の低濃度化が可能になり、読み出し時における浮遊ゲート中電子のドレイン端子への放出量を抑制することが可能となった。その結果、ドレイン端子電圧の制限が３Ｖ程度にまで緩和され、センスアンプの設計を容易にできる。
【００２７】
本発明の第四の実施例を図６を用いて説明する。図６に用いているメモリセルは、図５に示した断面図を備えている。第三の実施例と同様な書換え方式を採用している。その結果、ドレインディスターブ現象の影響が緩和され、同一ワード線Ｗ１上の二つのメモリセルＭ１１，Ｍ１２のドレイン端子が共通のデータ線Ｄ１に接続できる。ここで、二本のソース線Ｓ１，Ｓ２に対して、ＭＯＳトランジスタ１，２を設けている。
【００２８】
書込み時に、Ｍ１１にデータを書込む場合には、ＭＯＳトランジスタ１をオン状態とし、Ｍ１２にデータを書込む場合には、ＭＯＳトランジスタ２をオン状態とする。また、読み出し時の誤動作を防止するために、ソース側の制御線を二本のＳＳ１とＳＳ２に分離する。
【００２９】
本実施例では、第三の実施例に示した効果とともに、データ線の本数を減少させることが可能となり、実効的なメモリセルの面積を低減化できる。
【００３０】
本発明の第五の実施例を図７を用いて説明する。本実施例では、第四の実施例においてソース側の制御線ＳＳ及びＳＧを各々１本としている。このため、ソース線Ｓ１，Ｓ２に接続されるメモリセルのワード線を各々分離している。本実施例でも、第三の実施例に示した効果とともに、データ線の本数を減少させることが可能となり、実効的なメモリセルの面積を低減化できる。
【００３１】
【発明の効果】
本発明によれば、浮遊ゲート電極とドレインないしはソース拡散層間の電子のトンネル放出現象を用いてメモリセルのしきい値電圧を変動させる不揮発性半導体記憶装置において、電子のトンネル放出時に、選択されていないワード線上のメモリセルを介してドレイン線ないしはソース線を充電する際のホットエレクトロン発生に伴うメモリセルのしきい値電圧の変動が抑制でき、メモリセルのデータ保持特性が向上できる。
【図面の簡単な説明】
【図１】本発明の第一の実施例におけるメモリセルの構成を表す説明図。
【図２】本発明の第一の実施例における各信号線のタイミングチャート。
【図３】本発明の第二の実施例におけるメモリセルの構成を表す説明図。
【図４】本発明の第二の実施例における各信号線のタイミングチャート。
【図５】本発明の第三の実施例におけるフラッシュメモリセルの断面図。
【図６】本発明の第四の実施例におけるメモリセルの構成を表す説明図。
【図７】本発明の第五の実施例におけるメモリセルの構成を表す説明図。
【符号の説明】
１，２…ＭＯＳ型トランジスタ、３…センスアンプ等の周辺回路、４…デコーダ回路。

Claims (3)

1. 電気的に浮遊ゲートへの書込み消去が可能な不揮発性半導体メモリセルをマトリックス状に配置したメモリアレイを備え、データ線とソース線の間に複数個の前記不揮発性半導体メモリセルが接続され、前記不揮発性半導体メモリセルに対して並列に接続された第１のＭＯＳトランジスタを介して各データ線がソース線に接続され、各ソース線が第２のＭＯＳトランジスタを介して共通ソース線に接続され、前記不揮発性半導体メモリセルの前記浮遊ゲートから電子を引き抜く動作において、予め、前記第２のＭＯＳトランジスタをオフ状態としてソース線を共通ソース線から電気的に分離し、前記第１のＭＯＳトランジスタを用いて前記データ線の電圧と前記ソース線を電気的に接続することを特徴とする不揮発性半導体回路。
2. 請求項１において、前記不揮発性半導体メモリセルの前記不揮発性半導体浮遊ゲートから電子を引き抜く動作において、電子を引き抜く動作が完了後、前記不揮発性半導体メモリセルのゲートに接続されたワード線の電圧を０Ｖとした後、前記第１のＭＯＳトランジスタをオフ状態として前記データ線を前記ソース線から電気的に分離する不揮発性半導体回路。
3. 請求項１において、前記不揮発性半導体メモリセルの前記浮遊ゲートから電子を引き抜く動作において、予め、前記第１のＭＯＳトランジスタを用いて、データ線の電圧とソース線を電気的に接続し、続いて前記不揮発性半導体メモリセルのゲートに接続されたワード線の電圧を消去に必要な所定の電圧とし、さらに、電子を引き抜く動作が完了後、前記ワード線の電圧を０Ｖとした後、前記第１のＭＯＳトランジスタをオフ状態としてデータ線をソース線から電気的に分離する不揮発性半導体回路。

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