JP7351863B2 - フラッシュメモリシステム内のワード線と制御ゲート線との間の結合を低減するための方法及び装置 - Google Patents
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Description
本出願は、2018年6月15日に出願された中国特許出願第201810626274.X号、及び2018年8月30日に出願された「Method and Apparatus for Reducing Coupling Between Word Lines and Control Gate Lines in a Flash Memory System」と題する米国特許出願第16/118,272号に対する優先権を主張する。
寄生容量及び寄生抵抗に起因するフラッシュメモリシステム内のワード線と制御ゲート線との間で生じ得る結合を低減するための方法及び装置が開示される。
Claims (10)
- フラッシュメモリシステムであって、該フラッシュメモリシステムは、
フラッシュメモリセルのアレイであって、前記フラッシュメモリセルは行及び列に編成され、各フラッシュメモリセルはワード線端子、制御ゲート端子、及び浮遊ゲートを備える、フラッシュメモリセルのアレイと、
複数のワード線であって、前記複数のワード線の各々は、前記アレイの行内の前記フラッシュメモリセルの前記ワード線端子に結合される、複数のワード線と、
複数の制御ゲート線であって、前記複数の制御ゲート線の各々は、前記アレイの行内の前記フラッシュメモリセルの前記制御ゲート線端子に結合される、複数の制御ゲート線と、
読み出し動作の前に選択された行用の制御ゲート線を第1の電圧源(VCG-ΔV)に結合し、前記選択された行に結合されたワード線が高に駆動される読み出し動作中に前記選択された行用の前記制御ゲート線を第2の電圧源(V CG )に結合するためのデカップリング回路であって、前記第1の電圧源は、前記第2の電圧源によって生成される電圧より量ΔV少ない電圧を生成する、デカップリング回路と、を備え、
ΔVは、前記選択された行の前記ワード線が高に駆動されると、前記選択された行用の前記制御ゲート線と前記選択された行用の前記ワード線との間の寄生容量に起因して前記読み出し動作中に生成される、前記選択された行用の前記制御ゲート線の電圧の増加とほぼ等しい、フラッシュメモリシステム。 - 前記デカップリング回路は、読み出し動作中に前記第2の電圧源を前記選択された行に選択的に結合するための第2のスイッチと、前記読み出し動作の前に前記第1の電圧源を前記選択された行に選択的に結合するための第1のスイッチと、を備える、請求項1に記載のフラッシュメモリシステム。
- 前記フラッシュメモリセルは、分割ゲートフラッシュメモリセルである、請求項1に記載のフラッシュメモリシステム。
- 前記フラッシュメモリセルは、分割ゲートフラッシュメモリセルである、請求項2に記載のフラッシュメモリシステム。
- 読み出し動作中にフラッシュメモリシステム内の隣接するワード線から制御ゲート線をデカップリングする方法であって、前記フラッシュメモリシステムは、行及び列に編成されたフラッシュメモリセルのアレイと、複数のワード線であって、前記複数のワード線の各々は、前記アレイの行内の前記フラッシュメモリセルのワード線端子に結合される、複数のワード線と、複数の制御ゲート線であって、前記複数の制御ゲート線の各々は、前記アレイの行内の前記フラッシュメモリセルの制御ゲート線端子に結合される、複数の制御ゲート線と、を備え、各フラッシュメモリセルは、ワード線端子と、制御ゲート端子と、浮遊ゲートと、を含み、前記方法は、
読み出し動作の前に選択された行用の制御ゲート線を第1の電圧源(VCG-ΔV)に結合するステップと、
前記選択された行用のワード線を第3の電圧源に結合し、前記読み出し動作中に前記選択された行用の制御ゲート線を第2の電圧源(VCG)に結合するステップであって、前記第1の電圧源によって生成される電圧は、前記第2の電圧源によって生成される電圧より量ΔV少ない、結合するステップと、
を含み、
前記選択された行用の前記制御ゲート線と前記選択された行用の前記ワード線との間の寄生容量により、前記選択された行用の前記制御ゲート線の電圧は、前記選択された行用の前記ワード線が前記第3の電圧源に結合された後に、ΔVにほぼ等しい量増加する、方法。 - 前記読み出し動作の前に選択された行用の制御ゲート線を第1の電圧源に結合するステップは、前記選択された行用の前記制御ゲート線と前記第1の電圧源との間のスイッチを閉じるステップを含む、請求項5に記載の方法。
- 前記読み出し動作中に前記選択された行用の前記制御ゲート線を第2の電圧源に結合するステップは、前記選択された行用の前記制御ゲート線と前記第2の電圧源との間のスイッチを閉じるステップを含む、請求項6に記載の方法。
- 前記フラッシュメモリセルは、分割ゲートフラッシュメモリセルである、請求項5に記載の方法。
- 前記フラッシュメモリセルは、分割ゲートフラッシュメモリセルである、請求項6に記載の方法。
- 前記フラッシュメモリセルは、分割ゲートフラッシュメモリセルである、請求項7に記載の方法。
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Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003151290A (ja) | 2001-07-06 | 2003-05-23 | Halo Lsi Inc | コントロール・ゲート及びワード線電圧の昇圧回路 |
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US5023580A (en) | 1989-12-22 | 1991-06-11 | Motorola, Inc. | Surface-mount filter |
TW546840B (en) * | 2001-07-27 | 2003-08-11 | Hitachi Ltd | Non-volatile semiconductor memory device |
US6747310B2 (en) * | 2002-10-07 | 2004-06-08 | Actrans System Inc. | Flash memory cells with separated self-aligned select and erase gates, and process of fabrication |
US6888755B2 (en) * | 2002-10-28 | 2005-05-03 | Sandisk Corporation | Flash memory cell arrays having dual control gates per memory cell charge storage element |
US7064981B2 (en) * | 2004-08-04 | 2006-06-20 | Micron Technology, Inc. | NAND string wordline delay reduction |
US7551467B2 (en) * | 2006-08-04 | 2009-06-23 | Micron Technology, Inc. | Memory device architectures and operation |
KR100770754B1 (ko) * | 2006-10-12 | 2007-10-29 | 삼성전자주식회사 | 비휘발성 반도체 메모리 장치 및 그것의 프로그램 방법 |
US7616505B2 (en) * | 2006-12-28 | 2009-11-10 | Sandisk Corporation | Complete word line look ahead with efficient data latch assignment in non-volatile memory read operations |
US7616506B2 (en) * | 2006-12-28 | 2009-11-10 | Sandisk Corporation | Systems for complete word line look ahead with efficient data latch assignment in non-volatile memory read operations |
KR100889780B1 (ko) * | 2007-04-24 | 2009-03-20 | 삼성전자주식회사 | 패스 전압 윈도우를 향상시킬 수 있는 플래시 메모리 장치및 그것의 프로그램 방법 |
EP2140457B1 (en) * | 2007-04-25 | 2010-09-22 | Sandisk Corporation | Reducing power consumption during read operations in non-volatile storage |
JP4510060B2 (ja) * | 2007-09-14 | 2010-07-21 | 株式会社東芝 | 不揮発性半導体記憶装置の読み出し/書き込み制御方法 |
JP2009193631A (ja) * | 2008-02-14 | 2009-08-27 | Toshiba Corp | 不揮発性半導体記憶装置 |
KR101736985B1 (ko) * | 2011-02-17 | 2017-05-17 | 삼성전자 주식회사 | 불휘발성 메모리 장치 및 그것의 읽기 방법 |
US9007851B2 (en) * | 2013-01-30 | 2015-04-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory read techniques using Miller capacitance decoupling circuit |
US9245637B2 (en) * | 2013-09-06 | 2016-01-26 | Sandisk Technologies Inc. | Systems and methods for read disturb management in non-volatile memory |
US10340010B2 (en) * | 2016-08-16 | 2019-07-02 | Silicon Storage Technology, Inc. | Method and apparatus for configuring array columns and rows for accessing flash memory cells |
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