JP7351863B2 - フラッシュメモリシステム内のワード線と制御ゲート線との間の結合を低減するための方法及び装置 - Google Patents
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Description
（優先権の主張）
本出願は、２０１８年６月１５日に出願された中国特許出願第２０１８１０６２６２７４．Ｘ号、及び２０１８年８月３０日に出願された「Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｒｅｄｕｃｉｎｇ Ｃｏｕｐｌｉｎｇ Ｂｅｔｗｅｅｎ Ｗｏｒｄ Ｌｉｎｅｓ ａｎｄ Ｃｏｎｔｒｏｌ Ｇａｔｅ Ｌｉｎｅｓ ｉｎ ａ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｓｙｓｔｅｍ」と題する米国特許出願第１６／１１８，２７２号に対する優先権を主張する。
本出願は、２０１８年６月１５日に出願された中国特許出願第２０１８１０６２６２７４．Ｘ号、及び２０１８年８月３０日に出願された「Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｒｅｄｕｃｉｎｇ Ｃｏｕｐｌｉｎｇ Ｂｅｔｗｅｅｎ Ｗｏｒｄ Ｌｉｎｅｓ ａｎｄ Ｃｏｎｔｒｏｌ Ｇａｔｅ Ｌｉｎｅｓ ｉｎ ａ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｓｙｓｔｅｍ」と題する米国特許出願第１６／１１８，２７２号に対する優先権を主張する。
（発明の分野）
寄生容量及び寄生抵抗に起因するフラッシュメモリシステム内のワード線と制御ゲート線との間で生じ得る結合を低減するための方法及び装置が開示される。
寄生容量及び寄生抵抗に起因するフラッシュメモリシステム内のワード線と制御ゲート線との間で生じ得る結合を低減するための方法及び装置が開示される。
デジタル不揮発性メモリは、周知である。例えば、図１は、ソース領域１０１、ドレイン領域１０２（ビット線２４に結合）、チャネル領域１０４の第１の部分上方の浮遊ゲート１０３、チャネル領域１０４の第２の部分上方のワード線端子１０５（典型的にはワード線に結合）、基板１０８、浮遊ゲート１０３上方の制御ゲート１０６（典型的には制御ゲート線に結合）、及びソース領域１０１上方の消去ゲート１０７（典型的には消去ゲート線に結合）を備える、４つのゲートの分割ゲートフラッシュメモリセル１００を示す。この構成は、米国特許第６，７４７，３１０号に記載され、この米国特許は、あらゆる目的のため参照により本明細書に組み込まれる。ここで、全てのゲートは、浮遊ゲート１０３を除いて、非浮遊ゲートであり、それらは電圧源に電気的に接続されている又は接続可能であることを意味する。メモリセル１００のプログラミングは、加熱された電子をチャネル領域１０４から浮遊ゲート１０３に注入させることによって行われる。メモリセル１００の消去は、電子を浮遊ゲート１０３から消去ゲート１０７にトンネリングさせることによって行われる。
表１は、読み出し、消去、及びプログラム動作を実行するためのメモリセル１００の端子に印加され得る典型的な電圧範囲を示す。
表１：図１のフラッシュメモリセル１００の動作
表１：図１のフラッシュメモリセル１００の動作
図２Ａは、行及び列に配置されたセル１００のアレイを備える先行技術のフラッシュメモリシステム２００を示す。ここでは、２行及び７列のみが示されているが、アレイは任意の数の行及び任意の数の列を含むことができることを理解されたい。この例におけるセル１００は、図１に示される種類のものであり、消去ゲートは２つの隣接する行の間で共有される又は併合される。
図２Ａに示されるセルの最上行において、ワード線２０１は、その行内の各セル１００の各ワード線端子１０５に接続し、制御ゲート線２０２は、その行内の各セル１００の各制御ゲート端子１０６に接続し、消去ゲート線２０３は、その行内の各セル１００の各共有された消去ゲート端子１０７に接続する。
図２Ａに示されるセルの第２の行において、ワード線２０５は、その行内の各セル１００の各ワード線端子１０５に接続し、制御ゲート線２０４は、その行内の各セル１００の各制御ゲート端子１０６に接続し、消去ゲート線２０３は、その行内の各セル１００の各共有された消去ゲート端子１０７に接続する。特に、消去ゲート線２０３は、最上行及び第２の行の間で共有された各セル１００の消去ゲート端子１０７に接続する。
図２Ｂを参照すると、ワード線、制御ゲート線、及び浮遊ゲートの近接性は、寄生効果を作り出す。具体的には、寄生容量は、ワード線２０１と制御ゲート線２０２との間、及びワード線２０５と制御ゲート線２０４との間などの、隣接するワード線と制御ゲート線との間に存在し、また、寄生容量は、最上行の各セル１００内のワード線２０１と浮遊ゲートとの間、及び第２の行の各セル１００内のワード線２０５と浮遊ゲートとの間にも存在する。
寄生容量は、（１）１つの端子がワード線に接続され、１つの端子が制御ゲート線に接続された、各セル１００内に位置する寄生コンデンサ２１０、及び（２）１つの端子がワード線に接続され、１つの端子がセル内の浮遊ゲート１０３に接続された、各セル１００内に位置する寄生コンデンサ２２０と、を用いてモデル化することができる。
寄生コンデンサ２１０の影響は、ワード線及び／又は制御ゲート線の電圧の変化に応答する、隣接するワード線と制御ゲート線との間の電圧結合が存在することである。寄生コンデンサ２２０の影響は、ワード線及び／又は浮遊ゲートの電圧の変化に応答する、各セル１００内のワード線と浮遊ゲートとの間の電圧結合が存在することである。
寄生コンデンサ２１０及び２２０は、ワード線及び制御ゲート線を、特定の電圧までより長く充電してより長く放電させることになる。この寄生容量は、放電中に各セル１００を通じて電流を変化させることの望ましくない影響があり、読み出しエラーを引き起こす可能性がある。結果として、読み出し感知動作についてのエラーの余地が低減される。この問題は、ワード線及び制御ゲート線の目標スイッチング速度が増加するにつれて悪化する。
加えて、各ワード線及び制御ゲート線は、大きな寄生抵抗を有する。この抵抗は、デバイスの相対的に小さいサイズ及び線幅に起因する。寄生抵抗は、各行内のセル１００間に位置する寄生抵抗器２３０によってモデル化することができる。
図３は、この寄生容量及び寄生抵抗の負の影響の一例を与える。この例では、ワード線２０１は、読み出し動作のために選択され、高に駆動される。制御ゲート線２０２の電圧は、ワード線２０１との結合に起因してＶCGからＶCG＋ΔＶまで上昇し、次いで、ＶCGまで放電する。ワード線２０１が放電した後、制御ゲート２０２はＶCG－ΔＶまで放電し、その後充電してＶCGに戻る。
制御ゲート線２０２の追加のΔＶは、読み出し動作中にセル電流を増加させる。読み出し動作が、Ｖ CG ＋ΔＶからＶ CG まで放電するために制御ゲート線２０２に十分な時間を提供しない場合、「０」を記憶している選択されたセルは、「１」を含むと誤って解釈され得る。この問題を回避するために、スイッチング速度は、数十ナノ秒のオーダーの放電期間を可能にしなければならない。したがって、寄生容量及び寄生抵抗は、精度の低いシステムをもたらすであろう。
必要なのは、フラッシュメモリシステム内のワード線と制御ゲート線との間、及びワード線と浮遊ゲートとの間の寄生容量を低減するフラッシュメモリシステムである。
寄生容量及び寄生抵抗に起因するフラッシュメモリシステム内のワード線と制御ゲート線との間で生じ得る結合を低減するための方法及び装置が開示される。
図４は、フラッシュメモリシステム４００を示す。フラッシュメモリシステム４００は、デカップリング回路４１０を追加したフラッシュメモリシステム２００と同様である。デカップリング回路４１０は、スイッチ４０１及び４０２を備える。読み出し動作中、選択された行用の制御ゲート線は、スイッチ４０１によって電圧ＶCGに結合され、非選択行用の制御ゲート線は、スイッチ４０２によって電圧ＶCG－ΔＶに結合される。
デカップリング回路４１０の効果を図５に示す。この例では、ワード線２０１は、読み出し動作のために選択され、スイッチ４０２は最初閉じられ、次いで開かれ、ワード線２０１が高に駆動されると、制御ゲート線２０２は、ＶCG－ΔＶからＶCG－ΔＶ＋ΔＶ（ＶCGに等しい）まで駆動され、これは、読み出し動作中に選択された行用の制御ゲート線の所望の電圧レベルである。ワード線２０１が放電した後、スイッチ４０２は閉じられ、制御ゲート線２０２は放電し、ＶCG－ΔＶまで戻る。
別の実施形態を図６に示す。デカップリング回路６００（デカップリング回路４１０の代わりに使用することができる）は、スイッチ６０１、６０２、６０３、６０４、６０５、及び６０６、並びにインバータ６０７を備える。ワード線２０１及び制御ゲート２０２の行を伴う読み出し動作の間、ワード線２０１は高に駆動される。スイッチ６０２は、開いたままである。インバータ６０７の出力は低になり、スイッチ６０１は閉じる。スイッチ６０４及び６０５もまた、電圧ＶCGが制御ゲート線２０２に供給されるように閉じられる。
ワード線２０１及び制御ゲート２０２の行が選択されない場合、ワード線２０１は低になる。スイッチ６０２は閉じられる。インバータ６０７の出力は高になり、スイッチ６０１は開く。スイッチ６０４及び６０５もまた、電圧ＶCG－ΔＶが制御ゲート線２０２に供給されるように閉じられる。
プログラム動作中、電圧Ｖｅｐ（ＨＶ）が制御ゲート線２０２に供給されるように、スイッチ６０３及び６０４が閉じられる。
消去動作中、制御ゲート線２０２が接地に引かれるように、スイッチ６０６が閉じられる。
本明細書で使用される場合、「の上方に（over）」及び「に（on）」という用語は両方とも、「に直接」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「の上に間接的に」（中間材料、要素、又は空間がそれらの間に配設される）を包括的に含むことに留意するべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「間接的に隣接した」（中間材料、要素、又は空間がそれらの間に配設される）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「に間接的に取り付けられた」（中間材料、要素、又は空間がそれらの間に配設される）を含み、「電気的に結合された」は、「に直接電気的に結合された」（要素を一緒に電気的に接続する中間材料又は要素がそれらの間にない）、及び「に間接的に電気的に結合された」（要素を一緒に電気的に接続する中間材料又は要素がそれらの間にある）を含む。例えば、要素を「基板の上方に」形成することは、その要素を基板に直接、中間材料／要素をそれらの間に何ら伴わずに、形成すること、及びその要素を基板の上に間接的に、１つ以上の中間材料／要素をそれらの間に伴って、形成することを含み得る。
Claims (10)
- フラッシュメモリシステムであって、該フラッシュメモリシステムは、
フラッシュメモリセルのアレイであって、前記フラッシュメモリセルは行及び列に編成され、各フラッシュメモリセルはワード線端子、制御ゲート端子、及び浮遊ゲートを備える、フラッシュメモリセルのアレイと、
複数のワード線であって、前記複数のワード線の各々は、前記アレイの行内の前記フラッシュメモリセルの前記ワード線端子に結合される、複数のワード線と、
複数の制御ゲート線であって、前記複数の制御ゲート線の各々は、前記アレイの行内の前記フラッシュメモリセルの前記制御ゲート線端子に結合される、複数の制御ゲート線と、
読み出し動作の前に選択された行用の制御ゲート線を第１の電圧源（ＶＣＧ－ΔＶ）に結合し、前記選択された行に結合されたワード線が高に駆動される読み出し動作中に前記選択された行用の前記制御ゲート線を第２の電圧源（Ｖ ＣＧ ）に結合するためのデカップリング回路であって、前記第１の電圧源は、前記第２の電圧源によって生成される電圧より量ΔＶ少ない電圧を生成する、デカップリング回路と、を備え、
ΔＶは、前記選択された行の前記ワード線が高に駆動されると、前記選択された行用の前記制御ゲート線と前記選択された行用の前記ワード線との間の寄生容量に起因して前記読み出し動作中に生成される、前記選択された行用の前記制御ゲート線の電圧の増加とほぼ等しい、フラッシュメモリシステム。 - 前記デカップリング回路は、読み出し動作中に前記第２の電圧源を前記選択された行に選択的に結合するための第２のスイッチと、前記読み出し動作の前に前記第１の電圧源を前記選択された行に選択的に結合するための第１のスイッチと、を備える、請求項１に記載のフラッシュメモリシステム。
- 前記フラッシュメモリセルは、分割ゲートフラッシュメモリセルである、請求項１に記載のフラッシュメモリシステム。
- 前記フラッシュメモリセルは、分割ゲートフラッシュメモリセルである、請求項２に記載のフラッシュメモリシステム。
- 読み出し動作中にフラッシュメモリシステム内の隣接するワード線から制御ゲート線をデカップリングする方法であって、前記フラッシュメモリシステムは、行及び列に編成されたフラッシュメモリセルのアレイと、複数のワード線であって、前記複数のワード線の各々は、前記アレイの行内の前記フラッシュメモリセルのワード線端子に結合される、複数のワード線と、複数の制御ゲート線であって、前記複数の制御ゲート線の各々は、前記アレイの行内の前記フラッシュメモリセルの制御ゲート線端子に結合される、複数の制御ゲート線と、を備え、各フラッシュメモリセルは、ワード線端子と、制御ゲート端子と、浮遊ゲートと、を含み、前記方法は、
読み出し動作の前に選択された行用の制御ゲート線を第１の電圧源（ＶＣＧ－ΔＶ）に結合するステップと、
前記選択された行用のワード線を第３の電圧源に結合し、前記読み出し動作中に前記選択された行用の制御ゲート線を第２の電圧源（ＶＣＧ）に結合するステップであって、前記第１の電圧源によって生成される電圧は、前記第２の電圧源によって生成される電圧より量ΔＶ少ない、結合するステップと、
を含み、
前記選択された行用の前記制御ゲート線と前記選択された行用の前記ワード線との間の寄生容量により、前記選択された行用の前記制御ゲート線の電圧は、前記選択された行用の前記ワード線が前記第３の電圧源に結合された後に、ΔＶにほぼ等しい量増加する、方法。 - 前記読み出し動作の前に選択された行用の制御ゲート線を第１の電圧源に結合するステップは、前記選択された行用の前記制御ゲート線と前記第１の電圧源との間のスイッチを閉じるステップを含む、請求項５に記載の方法。
- 前記読み出し動作中に前記選択された行用の前記制御ゲート線を第２の電圧源に結合するステップは、前記選択された行用の前記制御ゲート線と前記第２の電圧源との間のスイッチを閉じるステップを含む、請求項６に記載の方法。
- 前記フラッシュメモリセルは、分割ゲートフラッシュメモリセルである、請求項５に記載の方法。
- 前記フラッシュメモリセルは、分割ゲートフラッシュメモリセルである、請求項６に記載の方法。
- 前記フラッシュメモリセルは、分割ゲートフラッシュメモリセルである、請求項７に記載の方法。
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Families Citing this family (1)
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003151290A (ja) | 2001-07-06 | 2003-05-23 | Halo Lsi Inc | コントロール・ゲート及びワード線電圧の昇圧回路 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5023680A (en) * | 1988-11-10 | 1991-06-11 | Texas Instruments Incorporated | Floating-gate memory array with silicided buried bitlines and with single-step-defined floating gates |
| US5023580A (en) | 1989-12-22 | 1991-06-11 | Motorola, Inc. | Surface-mount filter |
| TW546840B (en) * | 2001-07-27 | 2003-08-11 | Hitachi Ltd | Non-volatile semiconductor memory device |
| US6747310B2 (en) * | 2002-10-07 | 2004-06-08 | Actrans System Inc. | Flash memory cells with separated self-aligned select and erase gates, and process of fabrication |
| US6888755B2 (en) * | 2002-10-28 | 2005-05-03 | Sandisk Corporation | Flash memory cell arrays having dual control gates per memory cell charge storage element |
| US7064981B2 (en) * | 2004-08-04 | 2006-06-20 | Micron Technology, Inc. | NAND string wordline delay reduction |
| US7551467B2 (en) * | 2006-08-04 | 2009-06-23 | Micron Technology, Inc. | Memory device architectures and operation |
| KR100770754B1 (ko) * | 2006-10-12 | 2007-10-29 | 삼성전자주식회사 | 비휘발성 반도체 메모리 장치 및 그것의 프로그램 방법 |
| US7616505B2 (en) * | 2006-12-28 | 2009-11-10 | Sandisk Corporation | Complete word line look ahead with efficient data latch assignment in non-volatile memory read operations |
| US7616506B2 (en) * | 2006-12-28 | 2009-11-10 | Sandisk Corporation | Systems for complete word line look ahead with efficient data latch assignment in non-volatile memory read operations |
| KR100889780B1 (ko) * | 2007-04-24 | 2009-03-20 | 삼성전자주식회사 | 패스 전압 윈도우를 향상시킬 수 있는 플래시 메모리 장치및 그것의 프로그램 방법 |
| EP2140457B1 (en) * | 2007-04-25 | 2010-09-22 | Sandisk Corporation | Reducing power consumption during read operations in non-volatile storage |
| JP4510060B2 (ja) * | 2007-09-14 | 2010-07-21 | 株式会社東芝 | 不揮発性半導体記憶装置の読み出し／書き込み制御方法 |
| JP2009193631A (ja) * | 2008-02-14 | 2009-08-27 | Toshiba Corp | 不揮発性半導体記憶装置 |
| KR101736985B1 (ko) * | 2011-02-17 | 2017-05-17 | 삼성전자 주식회사 | 불휘발성 메모리 장치 및 그것의 읽기 방법 |
| US9007851B2 (en) * | 2013-01-30 | 2015-04-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory read techniques using Miller capacitance decoupling circuit |
| US9245637B2 (en) * | 2013-09-06 | 2016-01-26 | Sandisk Technologies Inc. | Systems and methods for read disturb management in non-volatile memory |
| US10340010B2 (en) * | 2016-08-16 | 2019-07-02 | Silicon Storage Technology, Inc. | Method and apparatus for configuring array columns and rows for accessing flash memory cells |
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