CN110556343A - 一种预防分层的封装结构及封装工艺 - Google Patents

一种预防分层的封装结构及封装工艺 Download PDF

Info

Publication number
CN110556343A
CN110556343A CN201910961854.9A CN201910961854A CN110556343A CN 110556343 A CN110556343 A CN 110556343A CN 201910961854 A CN201910961854 A CN 201910961854A CN 110556343 A CN110556343 A CN 110556343A
Authority
CN
China
Prior art keywords
base island
chip
packaging
delamination
electroplating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910961854.9A
Other languages
English (en)
Other versions
CN110556343B (zh
Inventor
张光耀
谭小春
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hefei Silicon Microelectronics Technology Co Ltd
Original Assignee
Hefei Silicon Microelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hefei Silicon Microelectronics Technology Co Ltd filed Critical Hefei Silicon Microelectronics Technology Co Ltd
Priority to CN201910961854.9A priority Critical patent/CN110556343B/zh
Publication of CN110556343A publication Critical patent/CN110556343A/zh
Application granted granted Critical
Publication of CN110556343B publication Critical patent/CN110556343B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/16Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明提供的一种预防分层的封装结构及封装工艺,通过基板制备、芯片装片、第一次包封、暴露铜凸块、钻孔、电镀、第二次包封和载板剥离等工艺流程,采用紧固件塑封于塑封体内,紧固件与基岛之间固定连接,从而增大基岛与塑封体之间的接触面积,提高塑封体与基岛之间的黏结度,将紧固件安装在基岛上的任何不影响其他电子组件的地方,位置能够灵活调整,适用于芯片封装领域的所有封装尺寸和不同种大小的芯片上,紧固件增大基岛与塑封体之间的接触面积,提高基岛上的热量传导,能够提高基岛以及与基岛连接的芯片上的热能散发的效率,有效避免因高温导致不同热膨胀系数的材料间产生分层脱离的现象,从而提高芯片封装的可靠性。

Description

一种预防分层的封装结构及封装工艺
技术领域
本发明涉及半导体封装技术领域,尤其涉及一种预防分层的封装结构及封装工艺。
背景技术
随着电子产品的发展,半导体科技已广泛应用于制造内存、中央处理器(CPU)、液晶显示装置(LCD)、发光二极管(LED)、激光二极管以及其他装置或芯片组等。
由于半导体组件、微电机组件(MEMS)或光电组件等电子组件具有微小精细的电路及构造,因此,为避免粉尘、酸碱物质、湿气和氧气等污染或侵蚀电子组件,进而影响其可靠度及寿命,工艺上需要通过封装技术来提供上述电子组件的有关电能创术、信号传输、热量散失,以及保护与支持等功能。
半导体封装是指将通过测试的晶圆按照产品型号及功能需求加工得到独立芯片的过程。封装过程为:来自晶圆前道工艺的晶圆通过划片工艺后被切割为小的晶片(Die),然后将切割好的晶片用胶水贴装到相应的基板(引线框架)架的小岛上,再利用超细的金属(金锡铜铝)导线或者导电性树脂将晶片的接合焊盘(Bond Pad)连接到基板的相应引脚(Lead),并构成所要求的电路;然后再对独立的晶片用塑料外壳加以封装保护,塑封之后还要进行一系列操作,封装完成后进行成品测试,通常经过入检Incoming、测试Test和包装Packing等工序,最后入库出货。
在芯片封装领域,所采用的封装材料种类较多,且不同材料本身的物理特性有差异,尤其是不同材料的热膨胀系数不同,从而使相互接触的不同材料的部件之间具有明显的影响,对于大尺寸的封装体,芯片本身的尺寸较大,加之基岛的尺寸更大于芯片的尺寸,在芯片装片包封后的严格的工作环境或测试中,容易出现分层的现象,特别是在芯片上的热量得不到及时的散发,会使芯片和塑封材料上的温度集聚,且芯片和塑封材料上的温度分散不均匀,增加热膨胀效率,更容易出现芯片和框架或者基岛的分层脱离的现象,严重影响产品的性能和有效使用。
发明内容
本发明正是针对现有技术存在的不足,提供了一种预防分层的封装结构及封装工艺。
为解决上述问题,本发明所采取的技术方案如下:
一种预防分层的封装结构,包括一塑封体,至少有一电子组件塑封于所述塑封体内,所述电子组件上具有至少一基岛和至少一引脚,所述引脚的顶端暴露于所述塑封体的外表面,所述基岛的外表面设有至少一个紧固件,所述紧固件与基岛之间固定连接,且紧固件塑封于塑封体内。
进一步地,所述紧固件包括一端与基岛连接的连接件,所述连接件的另一端塑封于塑封体内。
进一步地,所述紧固件还包括用于卡固塑封体的耳件,所述耳件与所述连接件上的远离基岛的一端连接固定。
进一步地,电子组件上设有芯片,所述芯片的背面与所述基岛贴合,所述塑封体内设有垫片,所述垫片与所述基岛之间不连接,所述基岛和垫片上分别设有所述引脚,所述芯片和垫片之间通过设置重布线层连接。
进一步地,所述垫片与所述基岛处于同一平面上,且厚度相同,且垫片和基岛上的引脚都处于垫片与基岛形成的平面的同一侧。
进一步地,所述引脚为外引脚。
进一步地,所述重布线层与所述基岛平行,所述重布线层与所述垫片连接的一端设有截面为帽状的凹陷台,所述凹陷台朝向所述垫片的方向凸起,且凹陷台的台面与垫片的面相互贴合并固定。
进一步地,所述基岛和垫片的材质为铜金属。
进一步地,所述连接件和耳件的材质为可电镀的金属。
进一步地,所述芯片与基岛之间通过设置一层金属过渡层进行过渡连接,所述金属过渡层的材料包括TiNiAg、TiAu或TiCu中的至少一种。
一种预防分层的封装结构的封装工艺,包括以下步骤:
步骤一:基板制备,将基板的背面放置到载板上,载板用于支撑和保护的作用,基板上的引脚暴露在基板的背面,基板上的远离载板的一面上设有突出于基板表面的基岛,以及与基岛互不接触的垫片,所述基岛和垫片分别与两个引脚电联接;
步骤二:芯片装片,将已完成BUMP工艺的芯片的背面装载到所述基岛上的远离基板的一面上,芯片与基岛相互贴合,完成BUMP工艺的芯片的有源面上具有铜凸块,所述芯片的有源面背向所述基板;
步骤三:第一次包封,在载板上进行第一次包封,形成第一塑封体,所述基岛、垫片、引脚、芯片和铜凸块均被塑封于所述第一塑封体内;
步骤四:暴露铜凸块,通过研磨、蚀刻或者激光钻孔的方式,对第一塑封体进行操作,使芯片的有源面上的铜凸块暴露在第一塑封体的外表面;
步骤五:钻孔,在第一塑封体上的处于暴露铜凸块的一面上进行钻孔处理,钻孔分为两类,一类为防分层锁孔,另一类为功能过孔,所述防分层锁孔的底部延伸至所述基岛的表面,且基岛的部分外表面暴露在防分层锁孔的底部,所述功能过孔的底部延伸至所述垫片的表面,且垫片的外表面暴露在功能过孔的底部;
步骤六:电镀,电镀包括两部分,一部分为重布线层电镀,另一部分为连接件电镀;
重布线层电镀:将芯片的铜凸块与垫片之间进行金属电镀连接,形成重布线层,所述重布线层的一端与芯片的铜凸块连接固定,另一端随着第一塑封体的外表面延伸至功能过孔处,并沿着功能过孔的孔壁延伸,与暴露在功能过孔底部的垫片连接固定,所述功能过孔的孔壁均覆盖一层电镀层,形成一截面为帽状的金属质凹陷台;
连接件电镀:在每个防分层锁孔内进行电镀,形成连接件,连接件的底端与所述基岛连接固定,电镀形成的连接件充满整个防分层锁孔,或者覆盖整个防分层锁孔的内壁;
步骤七:第二次包封,在第一次包封所形成的的第一塑封体的基础上进行第二次包封,形成塑封体,所述塑封体包括第一塑封体,所述重布线层、凹陷台和连接件均处于所述塑封体内;
步骤八:载板剥离,将步骤一中所使用的载板进行剥离,剥离后,露出引脚,形成外引脚。
进一步地,步骤一中,所述载板的材料包括金属或合金板材、BT材料、FR-4材料、硅基材料、EMC材料、玻璃材料或薄膜材料中的至少一种。
进一步地,步骤二中,所述芯片与基岛之间通过设置一层金属过渡层进行过渡连接,所述金属过渡层的材料包括TiNiAg、TiAu或TiCu中的至少一种。
进一步地,步骤五中,所述钻孔方式包括激光钻孔、机械钻孔或者蚀刻方式。
进一步地,步骤五中,所述第一塑封体上的处于暴露铜凸块的一面上设有多个均匀分布的防分层锁孔。
进一步地,步骤六中,还包括耳件电镀,在连接件电镀的同时或者之后,在连接件上的远离基岛的一端进行电镀形成耳件,耳件贴合在第一塑封体的表面,且厚度与重布线层的厚度相同,耳件与所述基岛平行,所述耳件和连接件为一体的,且在步骤七中的第二次包封后,耳件整体处于塑封体内。
本发明与现有技术相比较,本发明的有益效果如下:
本发明提供的一种预防分层的封装结构,采用紧固件塑封于塑封体内,紧固件与基岛之间固定连接,从而增大基岛与塑封体之间的接触面积,能够大大提高塑封体与基岛之间的黏结度,且将紧固件设计成连接件和耳件的结构,基岛与耳件通过连接件连接,耳件在塑封体内将塑封体仅仅卡固,由于连接件的作用,使芯片背部的基岛或者实际使用时代替基岛所采用的框架与塑封体之间紧紧锁住,有效防止芯片与框架或基岛之间的分层脱离,也防止了塑封体与基岛或者框架之间的分层脱离,而且在本结构中,紧固件能够安装在基岛上的任何不影响其他电子组件的地方,位置能够灵活调整,适用于芯片封装领域的所有封装尺寸和不同种大小的芯片上,由于紧固件的作用,增大基岛与塑封体之间的接触面积,也能够提高基岛上的热量传导,从而使封装体内的温度更加均匀,不会产生温度偏差大的现象,也能够提高基岛以及与基岛连接的芯片上的热能散发的效率,从而在后期的可靠性试验和实际应用时,有效避免因高温导致不同热膨胀系数的材料间产生分层脱离的现象,从而提高芯片封装的可靠性,提升芯片的使用性能。
附图说明
图1为本发明一种预防分层的封装结构的封装工艺的步骤示意图;
图2~图9为本发明一种预防分层的封装结构及封装工艺在实施例一中的工艺流程图;
图10为本发明在实施例一中的一种预防分层的封装结构的结构示意图;
图11为实施例二中的一种预防分层的封装结构的封装工艺中电镀状态的结构示意图;
图12为图11的俯视图;
图13为实施例三中的一种预防分层的封装结构的封装工艺中电镀状态的结构示意图;
图14为图13的俯视图;
图15为实施例四中的一种预防分层的封装结构的封装工艺中电镀状态的结构示意图;
图16为图15的俯视图;
图17为实施例五中的一种预防分层的封装结构的封装工艺中电镀状态的结构示意图;
图18为图17的俯视图。
具体实施方式
下面将结合具体的实施方式来说明本发明的内容,所述实施方式的示例在附图中示出,其中自始至终相同或类似的标号表示相同或类似的组件或具有相同或类似功能的组件。
本发明所提到的方向用语,例如:上、下、左、右、前、后、内、外、正面、背面、侧面等,仅是参考附图的方向,以下通过参考附图描述的实施方式及使用的方向用语是示例性的,仅用于解释本发明,而不能理解为对本发明的限制。此外,本发明提供的各种特定的工艺和材料的例子,都是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
请参阅图1,图1为本发明一种预防分层的封装结构的封装工艺的步骤示意图。
所述一种预防分层的封装结构的封装工艺包括如下步骤:
S1:基板制备;S2:芯片装片;S3:第一次包封;S4:暴露铜凸块;S5:钻孔;S6:电镀;S7:第二次包封和S8:载板剥离。以下结合附图及实施方式对上述步骤进行详细说明。
【实施例一】
一种预防分层的封装结构的封装工艺:
请参阅图2~图10,其中图2~图9为本发明一种预防分层的封装结构及封装工艺在实施例一中的工艺流程图;图10为本发明在实施例一中的一种预防分层的封装结构的结构示意图。
关于步骤S1:基板制备。
如图2所示,图2为基板和载板的结构示意图。
将基板a的背面放置到载板b上,所述载板b的材料包括金属或合金板材、BT材料、FR-4材料、硅基材料、EMC材料、玻璃材料或薄膜材料中的至少一种,载板b用于支撑和保护的作用,基板a上嵌入有两个引脚40,且暴露在基板a的背面,并与所述载板b接触,并贴合,基板a上的远离载板b的一面上设有突出于基板a表面的基岛30,以及与基岛30互不接触的垫片60,所述基岛30和垫片60分别与处于基板a内的两个引脚40电联接,所述基岛30和垫片60处于同一水平面上,且厚度相同,均为金属材料,所述垫片60为铜垫。
基板a与载板b之间通过胶水、可溶物或者可熔物进行黏结,如水凝胶、热解胶或光解胶等,便于后期基板a与载板b之间的剥离。
其中,水凝胶(Hydrogel)是一类极为亲水的三维网络结构凝胶,它在水中迅速溶胀并在此溶胀状态可以保持大量体积的水而不溶解,由于存在交联网络,水凝胶可以溶胀和保有大量的水,水的吸收量与交联度密切相关。交联度越高,吸水量越低。这一特性很像一种软组织。水凝胶中的水含量可以低到百分之几,也可以高达99%。凝胶的聚集态既非完全的固体也非完全的液体。固体的行为是一定条件下可维持一定的形状与体积,液体行为是溶质可以从水凝胶中扩散或渗透。水凝胶可以通过置于水中进行加热的方式进行去除。
热解胶为溶剂型胶粘剂,在常温下有一定的粘合力,可以起到定位、支撑的作用,只要把温度加热到设定的温度后,粘合力就会消失,能实现简单剥离,残留物较少,不污染被粘物。
光解胶具有一定的粘合力,可以起到定位、支撑的作用,经光照后,会发生光分解反应变为水溶性,能实现简单剥离。
关于步骤S2:芯片装片。
如图3所示,图3为芯片装片结构示意图。
将已完成BUMP工艺的芯片21的背面装载到所述基岛30上的远离基板a的一面上(芯片的BUMP工艺对在所属技术领域的技术人员来说,技术成熟,为公知常识,且并非为解决本发明的技术问题所需的必要技术特征,故在此不做详细描述),所述芯片21与基岛30之间相互贴合,完成BUMP工艺的芯片21的有源面上具有铜凸块21a,所述芯片21的有源面背向所述基板a,所述芯片21与基岛30之间通过设置一层金属过渡层进行过渡连接,所述金属过渡层的材料包括TiNiAg、TiAu或TiCu中的至少一种。
由于芯片21的背面通常是纯硅材料,与其他金属不能渗入连接,所以在安装芯片21到基岛30上时,在芯片21到基岛30之间设置金属过渡层进行过度连接,提高连接性能和导电性能,避免后期芯片21到基岛30之间相互脱离,造成封装结构损坏的现象发生,也大大降低次品率。
关于步骤S3:第一次包封。
如图4所示,图4为芯片装片后进行第一次包封的结构示意图。
在载板b上进行第一次包封,形成第一塑封体10a,所述基岛30、垫片60、引脚40、芯片21和铜凸块21a均被塑封于所述第一塑封体10a内,并且与外界大气不接触,所述第一塑封体10a的材料为本领域普通技术人员所熟知的任何塑封材料,如树脂材料。
关于步骤S4:暴露铜凸块。
如图5所示,并结合图4,图5为芯片上铜凸块露出的结构示意图。
将所述第一塑封体10a上的靠近铜凸块21a一侧的外表面通过研磨、蚀刻或者激光钻孔的方式进行削减,直至铜凸块21a裸露至第一塑封体10a的表面为止,并暴露在大气中,第一塑封体10a上的靠近铜凸块21a一侧的外表面削减后形成平面,且与基岛30平行,请参阅图4和图5中虚线y以上部分。
关于步骤S5:钻孔。
如图6和图10所示,图6为钻孔状态结构示意图,图10为本发明在实施例一中的一种预防分层的封装结构的结构示意图。
在第一塑封体10a上的处于暴露的铜凸块21a的一面上进行钻孔处理,钻孔分为两类,一类为防分层锁孔c,另一类为功能过孔d。
两类钻孔均采用激光、机械或者蚀刻的方式进行钻孔,所述防分层锁孔c的底部延伸至所述基岛30的表面,且基岛30的部分外表面暴露在防分层锁孔c的底部,所述防分层锁孔c的中轴线与所述基岛30的表面垂直,在钻孔时,便于操作,提高生产效率,但是在实际操作过程中,防分层锁孔c的中轴线与所述基岛30的表面能够具有一个倾斜的角度,并非必须是垂直状态,具有倾斜角度的防分层锁孔c在后期采用电镀后所带来的防分层效果更佳,在有效的单位体积内,具有倾斜角度的防分层锁孔c在电镀后,能增加电镀金属与第一塑封体10a的接触面,只是在具体操作中,倾斜的防分层锁孔c比垂直的较难以钻孔,由此,同属技术领域人员能够很容易推知,防分层锁孔c只是为了能够便于实现后续电镀,能够将电镀金属顺利的穿过第一塑封体10a与基岛30接触,所以对于任何形状和尺寸的防分层锁孔c均处于本发明的保护范围之内。
所述防分层锁孔c可均匀设置在第一塑封体10a上,便于生产制造,在实际生产过程中,不进行均匀设置也可,根据实际操作难易度或者配合下一道工序的正常进行,可适当调整每个防分层锁孔c的位置。
本实施方式中,防分层锁孔c的形状为多个相互平行的一字型孔,且防分层锁孔c的中轴线与所述基岛30垂直。
所述功能过孔d的底部延伸至所述垫片60的表面,且垫片60的外表面暴露在功能过孔d的底部,所述功能过孔d处于所述垫片60的正上方,功能过孔d的中轴线与垫片60所处的平面平行,所述功能过孔d为圆柱形,或者为矩形体,或者为腰型孔均可,此处所列出的孔形状,均为便于实施,且提高生产效率的结构,当然,为了便于下一道工序的操作,或者提高生产效率,功能过孔d也可为其他形状的孔。
防分层锁孔c和功能过孔d可同时进行。
关于步骤S6:电镀。
请参阅图7和图10,图7为电镀状态结构示意图,图10为本发明在实施例一中的一种预防分层的封装结构的结构示意图。
将芯片21上的铜凸块21a与垫片60之间进行金属电镀连接,形成重布线层70,所述重布线层70的一端与芯片21的铜凸块21a连接固定,另一端随着第一塑封体10a的外表面延伸至功能过孔d处,并沿着功能过孔d的孔壁延伸,与暴露在功能过孔d底部的垫片60连接固定,所述功能过孔d的孔壁均覆盖一层电镀层,形成一截面为帽状的金属质凹陷台71,所述凹陷台71朝向所述垫片60的方向凸起,且凹陷台71的台面与垫片60的面相互贴合并固定。
在每个防分层锁孔c内进行电镀,并且环绕防分层锁孔c的内壁进行电镀形成的连接件51呈筒状,并与所述防分层锁孔c的内壁紧密贴合连接,且环绕防分层锁孔c的内壁进行电镀的同时,将防分层锁孔c的底部也进行电镀,形成的电镀层与基岛30连接固定,且所述电镀层与连接件51为一体的。
在实际操作过程中,能够将防分层锁孔c内充满电镀层,形成一个条状连接件51(图中未示出条状的连接件51),提高电镀效率,便于操作。
所述重布线层70和连接件51能够同时进行电镀生成。
进一步的,进行电镀耳件52,在电镀连接件51的同时或者之后,在连接件51的远离基岛30的一端的四周边沿电镀一圈电镀层,形成耳件52,耳件52与连接件51为一体的,且连接件51贴合在第一塑封体10a的外表面,并与重布线层70处于同一水平面上,本实施方式中,重布线层70的厚度与重布线层70的厚度保持一致,便于生产和节约成本,但是在实际操作过程中,厚度可以保持不一致。
在本实施方式中,相邻两个连接件51上的耳件52之间互不接触。
关于步骤S7:第二次包封。
请参阅图8,并结合图7,图8为第二次包封状态的结构示意图。
在第一次包封所形成的的第一塑封体10a的基础上进行第二次包封,形成塑封体10,塑封体10的材料与第一塑封体10a所使用的材料相同,如此,在后期使用的过程中,不易产生分层的现象发生,所述塑封体10包括第一塑封体10a,塑封体10与第一塑封体10a为一体的(由于塑封体10是在第一塑封体10a的基础上进行的包封,第一塑封体10a包含在塑封体10内,故在图8中未示出标识“10a”,只标识“10”),所述重布线层70、凹陷台71、连接件51和耳件52均处于所述塑封体10内。
关于步骤S8:载板剥离。
请参阅图9,图9为载板剥离后的状态结构示意图。
将步骤S1中所使用的载板b进行剥离,剥离工艺在所属领域的技术人员中,属于技术成熟,且属于技术公开的常用的工艺,在此不做详细描述。剥离后,露出引脚40,形成外引脚。
一种预防分层的封装结构,通过上述封装工艺得到。
【实施例二】
一种预防分层的封装结构的封装工艺:
关于步骤S1、步骤S2、步骤S3、步骤S4、步骤S5、步骤S7和步骤S8与实施例一中相同,关于步骤S6具体如下:
请参阅图11和图12,并结合图1~10,其中图11为实施例二中的一种预防分层的封装结构的封装工艺中电镀状态的结构示意图,图12为图11的俯视图。
关于步骤S6:电镀。
本实施例中,电镀的流程和方法与实施例一中相同,不同之处在于:将相邻的两个连接件51上的耳件52之间相互连接在一起,形成一个整体,便于电镀的操作,通过增大耳件52的面积,从而进一步增大基岛30与塑封体10之间的接触面积,从而大大降低基岛、芯片与塑封体之间分层的几率。
一种预防分层的封装结构,通过上述封装工艺得到。
【实施例三】
一种预防分层的封装结构的封装工艺:
关于步骤S1、步骤S2、步骤S3、步骤S4、步骤S7和步骤S8与实施例一中相同,关于步骤S5和步骤S6具体如下:
请参阅图13和图14,并结合图1~10,其中图13为实施例三中的一种预防分层的封装结构的封装工艺中电镀状态的结构示意图;图14为图13的俯视图。
关于步骤S5:钻孔。
本实施例中,钻孔的流程和方法与实施例二相同,不同之处在于,钻孔时,将防分层锁孔c的形状设计成多个排列的针孔,针孔均与基岛30的面垂直。
关于步骤S6:电镀。
本实施例中,电镀的流程和方法与实施例一中相同,不同之处在于:结合本实施例中的步骤S5,将针孔形状的防分层锁孔c进行电镀,内部充满电镀层,形成杆状连接件51,连接件51的一端固定在基岛30上,另一端继续进行电镀,形成圆形耳件52,连接件51上的远离基岛30的一端与耳件51的中心位置连接,杆状的连接件51和圆形的耳件52相互结合,形成铆钉结构,在其它实施方式中,连接件51上的远离基岛30的一端与耳件51的任何位置连接均可,相邻的两个耳件52不接触。
本实施例中,多个呈铆钉结构的连接件51和耳件52的结合体均匀分布,在其它实施例中,可按照其它形式进行分布。
一种预防分层的封装结构,通过上述封装工艺得到。
【实施例四】
一种预防分层的封装结构的封装工艺:
关于步骤S1、步骤S2、步骤S3、步骤S4、步骤S5、步骤S7和步骤S8与实施例一中相同,关于步骤S6具体如下:
请参阅图15和图16,并结合图1~10,其中图15为实施例四中的一种预防分层的封装结构的封装工艺中电镀状态的结构示意图;图16为图15的俯视图。
关于步骤S6:电镀。
本实施例中,电镀的流程和方法与实施例三中相同,不同之处在于:将相邻的两个连接件51上的耳件52之间相互连接在一起,形成一个整体,便于电镀的操作,通过增大耳件52的面积,从而进一步增大基岛30与塑封体10之间的接触面积,从而大大降低基岛、芯片与塑封体之间分层的几率。
一种预防分层的封装结构,通过上述封装工艺得到。
【实施例五】
一种预防分层的封装结构的封装工艺:
关于步骤S1、步骤S2、步骤S3、步骤S4、步骤S7和步骤S8与实施例一中相同,关于步骤S5和步骤S6具体如下:
请参阅图17和图18,并结合图1~10,其中图17为实施例五中的一种预防分层的封装结构的封装工艺中电镀状态的结构示意图;图18为图17的俯视图。
关于步骤S5:钻孔。
本实施例中,采用激光、机械或者蚀刻的方式对第一塑封体10a进行钻孔,形成波浪状防分层锁孔c,本实施例中的防分层锁孔c的结构为一呈连续波浪状的波浪面,相邻的波浪面之间的波峰处圆滑连接,便于后期的连续电镀操作,防分层锁孔c上的每个波谷处均暴露出下方的基岛30。
关于步骤S6:电镀。
本实施例中,电镀的流程和方法与实施例一中相同,不同之处在于:结合本实施例中的步骤S5,在波浪状的防分层锁孔c的外壁上电镀一层波浪状的电镀层,电镀层厚度均匀,在其它实施例中,电镀层厚度可根据实际情况进行调整,并非必须厚度均匀。
本实施例中的电镀层相当于实施例一中的连接件51,而处于防分层锁孔c的每个波谷处,电镀层与防分层锁孔c波谷处下方的基岛30连接固定,从而增大基岛30与第一塑封体10a之间的接触面积,提高粘合度,避免分层现象的发生。
而且本实施例所采用的工艺流程,在步骤S5和S6中,生产效率高,操作简单便捷,波浪形的电镀层连接件51,在其竖直方向上相当对多个竖直的面与第一塑封体10a连接,而在水平方向上,相当于一个整体的面与第一塑封体10a连接,从而使基岛30与第一塑封体10a的接触面积最大化,且在这基础上,操作效率简便。
一种预防分层的封装结构,通过上述封装工艺得到。
基于上述五个实施例中所得到的五种封装结构,其最主要的区别在于钻孔和电镀的工艺所带来的五种不同结构的封装构造,在其它实施例中,也能够在同一个封装结构上,选择上述五种不同结构的封装构造中的至少一种,进行封装工艺,形成新的封装结构。
本发明与现有技术相比较,本发明的有益效果如下:
本发明提供的一种预防分层的封装结构,采用紧固件塑封于塑封体内,紧固件与基岛之间固定连接,从而增大基岛与塑封体之间的接触面积,能够大大提高塑封体与基岛之间的黏结度,且将紧固件设计成连接件和耳件的结构,基岛与耳件通过连接件连接,耳件在塑封体内将塑封体仅仅卡固,由于连接件的作用,使芯片背部的基岛或者实际使用时代替基岛所采用的框架与塑封体之间紧紧锁住,有效防止芯片与框架或基岛之间的分层脱离,也防止了塑封体与基岛或者框架之间的分层脱离,而且在本结构中,紧固件能够安装在基岛上的任何不影响其他电子组件的地方,位置能够灵活调整,适用于芯片封装领域的所有封装尺寸和不同种大小的芯片上,由于紧固件的作用,增大基岛与塑封体之间的接触面积,也能够提高基岛上的热量传导,从而使封装体内的温度更加均匀,不会产生温度偏差大的现象,也能够提高基岛以及与基岛连接的芯片上的热能散发的效率,从而在后期的可靠性试验和实际应用时,有效避免因高温导致不同热膨胀系数的材料间产生分层脱离的现象,从而提高芯片封装的可靠性,提升芯片的使用性能。
以上所述仅为本发明的较佳实施例而已,并不用以限制本发明,凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等,均应包含在本发明的保护范围之内。

Claims (16)

1.一种预防分层的封装结构,其特征在于,包括一塑封体(10),至少有一电子组件塑封于所述塑封体(10)内,所述电子组件上具有至少一基岛(30)和至少一引脚(40),所述引脚(40)的顶端暴露于所述塑封体(10)的外表面,所述基岛(30)的外表面设有至少一个紧固件(50),所述紧固件(50)与基岛(30)之间固定连接,且紧固件(50)塑封于塑封体(10)内。
2.根据权利要求1所述的一种预防分层的封装结构,其特征在于,所述紧固件(50)包括一端与基岛(30)连接的连接件(51),所述连接件(51)的另一端塑封于塑封体(10)内。
3.根据权利要求2所述的一种预防分层的封装结构,其特征在于,所述紧固件(50)还包括用于卡固塑封体(10)的耳件(52),所述耳件(52)与所述连接件(51)上的远离基岛(30)的一端连接固定。
4.根据权利要求1所述的一种预防分层的封装结构,其特征在于,所述电子组件包括芯片(21),所述芯片(21)的背面与所述基岛(30)贴合,所述塑封体(10)内设有垫片(60),所述垫片(60)与所述基岛(30)之间不连接,所述基岛(30)和垫片(60)上分别设有所述引脚(40),所述芯片(21)和垫片(60)之间通过设置重布线层(70)连接。
5.根据权利要求4所述的一种预防分层的封装结构,其特征在于,所述垫片(60)与所述基岛(30)处于同一平面上,且厚度相同,且垫片(60)和基岛(30)上的引脚(40)都处于垫片(60)与基岛(30)形成的平面的同一侧。
6.根据权利要求1~5任意一项所述的一种预防分层的封装结构,其特征在于,所述引脚(40)为外引脚。
7.根据权利要求4所述的一种预防分层的封装结构,其特征在于,所述重布线层(70)与所述基岛(30)平行,所述重布线层(70)与所述垫片(60)连接的一端设有截面为帽状的凹陷台(71),所述凹陷台(71)朝向所述垫片(60)的方向凸起,且凹陷台(71)的台面与垫片(60)的面相互贴合并固定。
8.根据权利要求7所述的一种预防分层的封装结构,其特征在于,所述基岛(30)和垫片(60)的材质为铜金属。
9.根据权利要求3所述的一种预防分层的封装结构,其特征在于,所述连接件(51)和耳件(52)的材质为可电镀的金属。
10.根据权利要求4所述的一种预防分层的封装结构,其特征在于,所述芯片(21)与基岛(30)之间通过设置一层金属过渡层进行过渡连接,所述金属过渡层的材料包括TiNiAg、TiAu或TiCu中的至少一种。
11.一种预防分层的封装结构的封装工艺,其特征在于:包括以下步骤:
步骤一:基板制备,将基板(a)的背面放置到载板(b)上,载板(b)用于支撑和保护的作用,基板(a)上的引脚(40)暴露在基板(a)的背面,基板(a)上的远离载板(b)的一面上设有突出于基板(a)表面的基岛(30),以及与基岛(30)互不接触的垫片(60),所述基岛(30)和垫片(60)分别与两个引脚(40)电联接;
步骤二:芯片装片,将已完成BUMP工艺的芯片(21)的背面装载到所述基岛(30)上的远离基板(a)的一面上,芯片(21)与基岛(30)相互贴合,完成BUMP工艺的芯片(21)的有源面上具有铜凸块(21a),所述芯片(21)的有源面背向所述基板(a);
步骤三:第一次包封,在载板(b)上进行第一次包封,形成第一塑封体(10a),所述基岛(30)、垫片(60)、引脚(40)、芯片(21)和铜凸块(21a)均被塑封于所述第一塑封体(10a)内;
步骤四:暴露铜凸块,通过研磨、蚀刻或者激光钻孔的方式,对第一塑封体(10a)进行操作,使芯片(21)的有源面上的铜凸块(21a)暴露在第一塑封体(10a)的外表面;
步骤五:钻孔,在第一塑封体(10a)上的处于暴露铜凸块(21a)的一面上进行钻孔处理,钻孔分为两类,一类为防分层锁孔(c),另一类为功能过孔(d),所述防分层锁孔(c)的底部延伸至所述基岛(30)的表面,且基岛(30)的部分外表面暴露在防分层锁孔(c)的底部,所述功能过孔(d)的底部延伸至所述垫片(60)的表面,且垫片(60)的外表面暴露在功能过孔(d)的底部;
步骤六:电镀,电镀包括两部分,一部分为重布线层(70)电镀,另一部分为连接件(51)电镀;
重布线层(70)电镀:将芯片(21)的铜凸块(21a)与垫片(60)之间进行金属电镀连接,形成重布线层(70),所述重布线层(70)的一端与芯片(21)的铜凸块(21a)连接固定,另一端随着第一塑封体(10a)的外表面延伸至功能过孔(d)处,并沿着功能过孔(d)的孔壁延伸,与暴露在功能过孔(d)底部的垫片(60)连接固定,所述功能过孔(d)的孔壁均覆盖一层电镀层,形成一截面为帽状的金属质凹陷台(71);
连接件(51)电镀:在每个防分层锁孔(c)内进行电镀,形成连接件(51),连接件(51)的底端与所述基岛(30)连接固定,电镀形成的连接件(51)充满整个防分层锁孔(c),或者覆盖整个防分层锁孔(c)的内壁;
步骤七:第二次包封,在第一次包封所形成的的第一塑封体(10a)的基础上进行第二次包封,形成塑封体(10),所述塑封体(10)包括第一塑封体(10a),所述重布线层(70)、凹陷台(71)和连接件(51)均处于所述塑封体(10)内;
步骤八:载板剥离,将步骤一中所使用的载板(b)进行剥离,剥离后,露出引脚(40),形成外引脚。
12.根据权利要求11所述的一种预防分层的封装结构的封装工艺,其特征在于,步骤一中,所述载板(b)的材料包括金属或合金板材、BT材料、FR-4材料、硅基材料、EMC材料、玻璃材料或薄膜材料中的至少一种。
13.根据权利要求11所述的一种预防分层的封装结构的封装工艺,其特征在于,步骤二中,所述芯片(21)与基岛(30)之间通过设置一层金属过渡层进行过渡连接,所述金属过渡层的材料包括TiNiAg、TiAu或TiCu中的至少一种。
14.根据权利要求11所述的一种预防分层的封装结构的封装工艺,其特征在于,步骤五中,所述钻孔方式包括激光钻孔、机械钻孔或者蚀刻方式。
15.根据权利要求11所述的一种预防分层的封装结构的封装工艺,其特征在于,步骤五中,所述第一塑封体(10a)上的处于暴露铜凸块(21a)的一面上设有多个均匀分布的防分层锁孔(c)。
16.根据权利要求11所述的一种预防分层的封装结构的封装工艺,其特征在于,步骤六中,还包括耳件(52)电镀,在连接件(51)电镀的同时或者之后,在连接件(51)上的远离基岛(30)的一端进行电镀形成耳件(52),耳件(52)贴合在第一塑封体(10a)的表面,且厚度与重布线层(70)的厚度相同,耳件(52)与所述基岛(30)平行,所述耳件(52)和连接件(51)为一体的,且在步骤七中的第二次包封后,耳件(52)整体处于塑封体(10)内。
CN201910961854.9A 2019-10-11 2019-10-11 一种预防分层的封装结构及封装工艺 Active CN110556343B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910961854.9A CN110556343B (zh) 2019-10-11 2019-10-11 一种预防分层的封装结构及封装工艺

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910961854.9A CN110556343B (zh) 2019-10-11 2019-10-11 一种预防分层的封装结构及封装工艺

Publications (2)

Publication Number Publication Date
CN110556343A true CN110556343A (zh) 2019-12-10
CN110556343B CN110556343B (zh) 2024-04-12

Family

ID=68742528

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910961854.9A Active CN110556343B (zh) 2019-10-11 2019-10-11 一种预防分层的封装结构及封装工艺

Country Status (1)

Country Link
CN (1) CN110556343B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113707636A (zh) * 2021-08-26 2021-11-26 天水华天科技股份有限公司 一种显示用rgbled封装基板
CN114121853A (zh) * 2022-01-27 2022-03-01 深圳中科四合科技有限公司 大尺寸芯片适配小尺寸封装体的封装结构
CN114361045A (zh) * 2022-03-16 2022-04-15 合肥矽迈微电子科技有限公司 基于半导体封装的深孔加工工艺方法
CN115954284A (zh) * 2023-03-15 2023-04-11 合肥矽迈微电子科技有限公司 一种mosfet芯片的封装工艺

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05251618A (ja) * 1991-10-16 1993-09-28 Oki Electric Ind Co Ltd 樹脂封止半導体装置
CN207217519U (zh) * 2017-10-09 2018-04-10 浙江东和电子科技有限公司 一种封装引线框架
CN207883687U (zh) * 2018-02-01 2018-09-18 福建福顺半导体制造有限公司 Sop-8封装引线框架
CN210272320U (zh) * 2019-10-11 2020-04-07 合肥矽迈微电子科技有限公司 一种预防分层的封装结构

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05251618A (ja) * 1991-10-16 1993-09-28 Oki Electric Ind Co Ltd 樹脂封止半導体装置
CN207217519U (zh) * 2017-10-09 2018-04-10 浙江东和电子科技有限公司 一种封装引线框架
CN207883687U (zh) * 2018-02-01 2018-09-18 福建福顺半导体制造有限公司 Sop-8封装引线框架
CN210272320U (zh) * 2019-10-11 2020-04-07 合肥矽迈微电子科技有限公司 一种预防分层的封装结构

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113707636A (zh) * 2021-08-26 2021-11-26 天水华天科技股份有限公司 一种显示用rgbled封装基板
CN114121853A (zh) * 2022-01-27 2022-03-01 深圳中科四合科技有限公司 大尺寸芯片适配小尺寸封装体的封装结构
CN114361045A (zh) * 2022-03-16 2022-04-15 合肥矽迈微电子科技有限公司 基于半导体封装的深孔加工工艺方法
CN115954284A (zh) * 2023-03-15 2023-04-11 合肥矽迈微电子科技有限公司 一种mosfet芯片的封装工艺

Also Published As

Publication number Publication date
CN110556343B (zh) 2024-04-12

Similar Documents

Publication Publication Date Title
CN110556343B (zh) 一种预防分层的封装结构及封装工艺
US7476565B2 (en) Method for forming filling paste structure of WL package
US7932595B1 (en) Electronic component package comprising fan-out traces
KR101937948B1 (ko) 적층 리드를 구비한 집적 회로 패키징 시스템 및 그 제조 방법
US7361533B1 (en) Stacked embedded leadframe
US20040046256A1 (en) Semiconductor device and method of manufacturing semiconductor device including semiconductor elements mounted on base plate
JP2004048024A (ja) 半導体集積回路装置およびその製造方法
KR20030091022A (ko) 반도체 장치 및 그 제조 방법
CN105762084B (zh) 倒装芯片的封装方法及封装装置
CN110473795B (zh) 一种大尺寸芯片的分层隔离封装结构及工艺
SG175042A1 (en) Method for manufacturing substrate for semiconductor element, and semiconductor device
US6586829B1 (en) Ball grid array package
CN210156364U (zh) 一种大尺寸芯片的分层隔离封装结构
CN210272320U (zh) 一种预防分层的封装结构
CN102751204B (zh) 一种扇出型圆片级芯片封装方法
US20100055847A1 (en) Methods of promoting adhesion between transfer molded ic packages and injection molded plastics for creating over-molded memory cards
CN109037082A (zh) 封装结构及其形成方法
CN112992839B (zh) 一种用于芯片封装的引线框架及制备方法
CN114823550B (zh) 一种适于批量生产的芯片封装结构及封装方法
CN108074824B (zh) 一种半导体器件的制作方法
CN108962772A (zh) 封装结构及其形成方法
CN108962766A (zh) 封装结构及其形成方法
CN215644487U (zh) 一种逻辑芯片预先封装的传感器封装结构
JPH0870082A (ja) 半導体集積回路装置およびその製造方法ならびにリードフレーム
CN220895502U (zh) 引线上固定芯片的封装结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant