KR101147526B1 - 전기적 초기화로 층간 구별되는 3차원 낸드 플래시 메모리 어레이 및 그 제조방법 - Google Patents
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Abstract
본 발명은 수직 적층된 3차원 낸드 플래시 메모리 어레이 및 그 제조방법에 관한 것으로, 더욱 상세하게는 수직하게 적층된 반도체층들을 구별하기 위해 일측에 적층된 반도체층들의 층수보다 적은 층선택라인들을 구비하여 이를 통해 전기적 초기화로 구현되는 3차원 낸드 플래시 메모리 어레이 및 그 제조방법에 관한 것이다.
Description
본 발명은 수직 적층된 3차원 낸드 플래시 메모리 어레이 및 그 제조방법에 관한 것으로, 더욱 상세하게는 수직하게 적층된 반도체층들을 구별하기 위해 일측에 층선택라인들을 구비하여 이를 통해 전기적 초기화로 구현되는 3차원 낸드 플래시 메모리 어레이 및 그 제조방법에 관한 것이다.
반도체 메모리 분야는 비트당 비용(costs per bit)을 줄이기 위하여 고집적을 지속적으로 추구해 왔고, 또한 모바일 기기 등에 핵심 부품으로 응용되면서 저전력 구동이 최대 이슈로 되어 왔다.
종래 2차원 평면형 구조를 갖는 메모리 셀을 스켈링 다운시키며 고집적하기에는 공정상 일정한 한계가 있게 되자, 최근에는 수직채널을 갖는 등 다양한 3차원 구조를 갖는 메모리 셀들이 개발되고 있고, 이를 이용한 다양한 메모리 어레이들이 제안되고 있다.
그 중에 하나가 3차원 적층 어레이 구조(STAR 구조: STacked ARray 구조, 이하 '스타 구조'라 함)를 갖는 낸드 플래시 메모리 어레이인데, 이에 대해서는 본 출원인에 의하여 한국 특허출원번호 제10-2009-0062653호(스타 구조를 갖는 낸드 플래시 메모리 어레이 및 그 제조방법) 및 한국 특허출원번호 제10-2010-0015280호(단결정 스타구조 형성방법 및 이를 이용한 3차원 낸드 플래시 메모리 어레이)를 선출원한 바 있다.
그런데, 상기 선출원되었으나 미공개된 한국 특허출원번호 제10-2009-0062653호에서는 수직하게 적층된 반도체층들을 구별하기 위해 각 비트선택라인으로 온/오프시키고자 하는 층을 제외한 나머지 반도체층들은 불순물 도핑으로 단락(short)시키는 구조를 가지게 됨에 따라, 제조공정이 복잡하고 수직으로 적층된 반도체층들의 층수 만큼 비트선택라인들을 형성시켜 주어야 하므로 집적도에 부정적 영향을 주는 문제점이 있다.
그리고, 상기 선출원되었으나 미공개된 한국 특허출원번호 제10-2010-0015280호에서는 스타구조에서 필수적으로 요구되는 적층된 각 반도체층의 컨택 문제를 단 한번의 사진식각 공정으로 해결하는 방법이 제안되었으나, 적층된 반도체층들의 층수가 많을 경우에는 컨택부에 하나 이상의 단차를 형성한 다음, 각 단차에 적층된 반도체층의 물질과 식각률이 동일하거나 유사한 물질로 측벽 스페이서를 형성하고, 또 상기 측벽 스페이서 옆에 절연막 스페이서를 형성시키는 공정을 진행하여야 하므로, 제조공정이 다소 복잡해질 뿐만 아니라, 구조적으로도 한 번에 읽기 동작을 할 수 있는 수가 적어 읽기 동작 시간이 길어지는 문제점이 있다.
따라서, 본 발명은 상기 선출원된 기술들의 문제점을 해결하기 위하여 제안된 것으로, 비트라인의 수를 최대한 늘려 한 번에 읽기 동작을 할 수 있는 수를 늘리며, 수직하게 적층된 반도체층들을 구별하기 위해 일측에 층선택라인들을 구비하여 이를 통해 전기적 초기화로 구현되는 3차원 낸드 플래시 메모리 어레이와 한번의 마스크 공정으로 식각 마스크를 형성한 후 비등방성 식각 및 등방성 식각을 순차 반복적으로 실시하여 간단하게 계단모양의 컨택부를 제조하는 방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 의한 3차원 낸드 플래시 메모리 어레이는 기판 상에 절연막을 사이에 두고 수직으로 적층된 복수개의 반도체층들이 제 1 수평방향으로 일정 거리 이격되며 형성된 복수개의 액티브라인들과; 상기 각 액티브라인과 수직되게 전하저장층을 포함하는 절연막층을 사이에 두고 상기 복수개의 반도체층들을 지나며 제 2 수평방향으로 일정거리 이격되어 형성된 복수개의 워드라인들과; 상기 복수개의 워드라인들 일측에 상기 각 워드라인과 나란하게 상기 전하저장층을 포함하는 절연막층을 사이에 두고 상기 복수개의 반도체층들을 지나며 상기 제 2 수평방향으로 일정거리 이격되어 형성된 복수개의 층선택라인들을 포함하여 구성되되, 상기 층선택라인들의 갯수는 상기 복수개의 반도체층들의 층수보다 적은 것을 특징으로 한다.
여기서, 상기 복수개의 층선택라인들의 갯수는 n 이고, 상기 n의 중간값에 가까운 자연수는 r 이고, 상기 복수개의 반도체층들이 수직으로 적층된 층수는 최고 nCr 을 넘지 않는 것을 본 발명의 다른 특징으로 한다.
또한, 상기 복수개의 층선택라인들이 지나가는 상기 각 반도체층에는 상기 r 만큼 전기적으로 초기화된 셀들이 있는 것을 본 발명의 또 다른 특징으로 한다.
한편, 본 발명에 의한 3차원 낸드 플래시 메모리 어레이를 제조방법은 상기 복수개의 반도체층들의 한쪽 끝에 계단 형상으로 각 층 컨택부를 형성하는 단계로, 상기 기판 전면에 마스크 물질을 증착하고 상기 컨택부를 형성할 부분만 개방되도록 상기 마스크 물질을 식각하여 식각 마스크를 형성하는 제 1 단계와; 상기 제 1 단계로 드러난 상기 복수개의 반도체층들 상부에 있는 절연막과 최상단 반도체층을 상기 식각 마스크를 이용하여 비등방성으로 식각하는 제 2 단계와; 상기 최상단 반도체층이 식각되어 드러난 측면을 등방성 식각으로 일정시간 더 진행하는 제 3 단계와; 상기 제 2 단계의 상기 식각 마스크를 이용한 비등방성 식각 및 상기 제 3 단계의 등방성 식각을 반복 진행하며 최하단 절연막이 드러날 때까지 진행하는 제 4 단계를 포함하는 것을 특징으로 한다.
본 발명에 의한 3차원 낸드 플래시 메모리 어레이는 일측에 층선택라인들을 구비하여 이를 통해 전기적 초기화가 가능하게 함으로써, 수직 적층된 반도체층들의 층수보다 적은 층선택라인들로 층간 구별이 가능하게 하여 집적도를 높일 수 있게 되었고, 종래 불순물 도핑층에 의한 것보다 불필요한 공정단계를 줄일 수 있게 되어 제조 단가를 획기적으로 줄일 수 있게 되었으며, 구조적으로도 한 번에 읽을 수 있는 비트라인들의 수를 최대한 늘일 수 있는 효과가 있다.
그리고, 본 발명에 의한 3차원 낸드 플래시 메모리 어레이의 제조방법은 한번의 마스크 공정으로 식각 마스크를 형성한 후 비등방성 식각 및 등방성 식각을 순차 반복적으로 실시함으로써, 간단하게 계단모양의 컨택부를 형성할 수 있는 효과가 있다.
도 1은 본 발명에 의한 3차원 낸드 플래시 메모리 어레이 구조의 일 예로 각 셀이 GAA 구조를 갖는 실시예의 사시도이다.
도 2는 본 발명에 의한 3차원 낸드 플래시 메모리 어레이 구조의 다른 예로 각 셀이 이중 게이트 구조를 갖고 각 층 컨택부를 달리한 실시예의 사시도이다.
도 3은 도 1의 구체적 일 예로 GAA 구조를 갖는 셀을 보여주기 위해 간략히 도시한 사시도이다.
도 4은 도 3에 도시된 구조로 하나의 바디로 컨택이 가능하고, 이를 통해 블럭 이레이즈가 가능함을 보이기 위한 레이아웃의 일부이다.
도 5은 도 1 및 도 2에서 도시된 층선택라인들에 의한 전기적 초기화 상태를 다시 나타낸 전기적 회로도이다.
도 6는 층선택라인들의 수에 따른 한 층에서의 초기화되는 셀의 수 및 층간 구별이 가능한 적층 반도체층수를 나타낸 그래프이다.
도 7 내지 도 12는 각각 본 발명에 의한 3차원 낸드 플래시 메모리 어레이의 제조방법 일예를 보여주기 위한 공정 단면도이다.
도 2는 본 발명에 의한 3차원 낸드 플래시 메모리 어레이 구조의 다른 예로 각 셀이 이중 게이트 구조를 갖고 각 층 컨택부를 달리한 실시예의 사시도이다.
도 3은 도 1의 구체적 일 예로 GAA 구조를 갖는 셀을 보여주기 위해 간략히 도시한 사시도이다.
도 4은 도 3에 도시된 구조로 하나의 바디로 컨택이 가능하고, 이를 통해 블럭 이레이즈가 가능함을 보이기 위한 레이아웃의 일부이다.
도 5은 도 1 및 도 2에서 도시된 층선택라인들에 의한 전기적 초기화 상태를 다시 나타낸 전기적 회로도이다.
도 6는 층선택라인들의 수에 따른 한 층에서의 초기화되는 셀의 수 및 층간 구별이 가능한 적층 반도체층수를 나타낸 그래프이다.
도 7 내지 도 12는 각각 본 발명에 의한 3차원 낸드 플래시 메모리 어레이의 제조방법 일예를 보여주기 위한 공정 단면도이다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 설명한다.
우선, 본 발명에 의한 3차원 낸드 플래시 메모리 어레이는 기본적으로, 도 1과 같이, 기판(10) 상에 절연막(40)을 사이에 두고 수직으로 적층된 복수개의 반도체층들(30)이 제 1 수평방향(예컨대, x축 방향)으로 일정 거리 이격되며 형성된 복수개의 액티브라인들(예컨대, 비트라인 BL1, ..., BL10과 접속되는 라인들)과; 상기 각 액티브라인과 수직되게 전하저장층을 포함하는 절연막층(50)을 사이에 두고 상기 복수개의 반도체층들(30)을 지나며 제 2 수평방향(예컨대, y축 방향)으로 일정거리 이격되어 형성된 복수개의 워드라인들(예컨대, WL1, ..., WL7: 64)과; 상기 복수개의 워드라인들 일측에 상기 각 워드라인과 나란하게 상기 전하저장층을 포함하는 절연막층(50)을 사이에 두고 상기 복수개의 반도체층들(30)을 지나며 상기 제 2 수평방향(y축 방향)으로 일정거리 이격되어 형성된 복수개의 층선택라인들(예컨대, LSL1, ..., LS5: 62)을 포함하여 구성되되, 상기 층선택라인들(62)의 갯수(도 1에서는 5개)는 상기 복수개의 반도체층들(30)의 층수(도 1에서는 10)보다 적은 것을 특징으로 한다.
이때, 상기 복수개의 워드라인들 타측(상기 복수개의 층선택라인들이 형성된 반대측)에는, 도 1과 같이, 상기 각 워드라인과 이웃하며 나란하게 절연막층을 사이에 두고 상기 복수개의 반도체층들(30)을 지나며 상기 제 2 수평방향(y축 방향)으로 일정거리 이격되어 형성된 접지선택라인(GSL)을 더 포함하여 구성될 수 있다.
여기서, 상기 접지선택라인(GSL)이 지나는 상기 복수개의 반도체층들(30) 사의의 상기 절연막층은 상기 복수개의 워드라인들(WL1, ..., WL7: 64) 및 상기 복수개의 층선택라인들(LSL1, ..., LS5: 62)이 각각 지나는 상기 복수개의 반도체층들(30) 사이에 있는 상기 전하저장층을 포함하는 절연막층(50)과 동일할 수 있다. 즉, 상기 접지선택라인(GSL), 상기 복수개의 워드라인들(WL1, ..., WL7: 64) 및 상기 복수개의 층선택라인들(LSL1, ..., LS5: 62)은 모두 전하저장층을 포함하는 절연막층(50)을 사이에 두고 상기 복수개의 반도체층들(30)을 지나갈 수 있다.
또한, 상기 접지선택라인(GSL), 상기 복수개의 워드라인들(WL1, ..., WL7: 64) 및 상기 복수개의 층선택라인들(LSL1, ..., LS5: 62)은, 도 1과 같이, 상기 전하저장층을 포함하는 절연막층(50)을 사이에 두고 상기 복수개의 반도체층들(30)을 각각 외주면으로 감싸며 지나갈 수도 있고, 도 2와 같이, 상하로 달리는 상기 전하저장층을 포함하는 절연막층(50) 상에 형성되어 상기 복수개의 반도체층들(30)의 양측면을 지나갈 수도 있다. 전자의 경우에, 상기 각 라인이 지나는 각 반도체층의 단면은 사각형, 원형 및 타원형 중에서 어느 하나일 수 있는데, 이로써 형성되는 각 셀은 GAA(Gate All Around) 구조를 갖게 되고, 후자의 경우에 각 셀은 이중 게이트(double gate) 구조를 갖게 된다.
도 3은 본 발명에 의한 각 셀이 GAA(Gate All Around) 구조를 가질 수 있는 일 예를 보여준다. 도 3에서 도면부호 10은 기판, 30은 바디를 이루는 반도체층, 31은 바디를 둘러싸며 형성된 소스/드레인, 42는 절연막(예컨대, 산화막), 50은 반도체층을 둘러싸며 형성된 전하저장층을 포함하는 절연막층(예컨대, ONO), 66은 상기 전하저장층을 포함하는 절연막층을 사이에 반도체층을 둘러싸며 형성된 각 라인(예컨대, 층선택라인:62, 워드라인:64), 또는 접지선택라인)이다.
한편, 상기 기판(10)은 반도체 기판이 바람직하나, 반도체외의 다른 물질로된 플랙시블 기판도 가능하다.
또한, 상기 각 반도체층(30)은 반도체 기판 상에서 에피텍셜로 성장시킨 단결정 반도체층이 바람직하나, 이동도가 떨어지는 다결정 또는 비정질 반도체층도 가능하다.
그리고, 상기 전하저장층을 포함하는 절연막층(50)에서의 상기 전하저장층은 전하를 저장할 수 있는 물질이면 어느 것도 가능하나, 딥 레벨 트랩이 많은 질화물층(nitride layer)이 바람직하고, 상기 각 셀이 GAA(Gate All Around) 구조로 형성될 경우에는 각 라인을 감싸는 부위만 형성하게 되므로 도전성 물질층도 가능하다.
그리고, 상기 각 라인이 지나는 부위의 상기 각 반도체층(30) 상에 형성되는 셀(본 명세서에서 "셀"은 각 워드라인에 의한 메모리 셀 뿐만 아니라, 각 층선택라인에 의한 층선택 트랜지스터, 접지선택라인에 의한 접지선택 트랜지스터를 포함함)의 소스/드레인은 이웃 라인에 의한 프린징 전계(fringing field)로 형성된 반전층(inversion layer) 또는 축적층(accumulation layer)으로 형성될 수도 있고(이경우 불순물 도핑층은 형성되어 있지 않음), 상기 각 층선택라인, 상기 각 워드라인 및 상기 접지선택라인을 각각 사이에 두고 양측에 불순물 도핑층이 물리적으로 형성될 수도 있다.
한편, 상기 각 액티브라인의 양측 연결 구조와 관련하여, 하기와 같은 두가지 형태가 있을 수 있다.
첫번째 형태는, 도 1 또는 도 2와 같이, 상기 각 액티브라인을 이루는 복수개의 반도체층들(30)의 일단이 상하 층간에 전기적으로 연결되어 상기 층선택라인들(62)과 이웃한 반도체층들(30)의 일단에 소정의 컨택 플러그(70)를 통하여 각 비트라인(72)이 전기적으로 연결되고, 상기 복수개의 반도체층들의 타단이 이웃 액티브라인의 동일 층간에 전기적으로 연결되어 상기 접지선택라인(GSL)과 이웃한 타단(32)에 계단 형상의 각 층 컨택부(34)가 형성된 구조일 수 있다.
이때, 각 비트라인(72)이 연결되는 각 반도체층(30)의 일단에는 기판(10)으로부터 에피텍셜로 성장시킨 적층매개층(20)이 반도체층(30) 사이 사이에 있을 수 있다. 상기 기판이 p형 실리콘 기판일 경우에는 상기 적층매개층(20)은 n형으로 도핑된 실리콘게르마늄이 바람직하다. 이렇게 함으로써, 기판(10)과 최하단 적층매개층(20) 간에는 pn 접합으로 전기적 절연이 되게 할 수 있다.
또한, 상기 계단 형상의 각 층 컨택부(34)는, 도 2와 같이, 상기 각 액티브라인 방향(y축 방향)으로 형성하여 각 층의 컨택 배선으로 인해 면적 소모가 일어나지 않도록 함이 보다 바람직하다.
두번째 형태는, 도 1 및 도 2와 반대로, 상기 각 액티브라인을 이루는 상기 복수개의 반도체층들(30)의 일단이 동일 층간에 전기적으로 연결된 계단 형상의 각 층 컨택부에 각 비트라인과 전기적으로 연결되고, 상기 복수개의 반도체층들(30)의 타단(32)에는, 도 4와 같이, 상기 층선택라인들(66)이 형성되고 동일층 및 상하층 모두 전기적으로 연결되어 하나의 바디 컨택부(34)와 전기적으로 연결된 구조일 수 있다. 여기서, 상기 바디 컨택부(34)는 바디 컨택 플러그(36)를 통하여 바디컨택라인(미도시)과 연결하게 된다.
상기 두번째 형태는 각 셀의 바디가 하나의 바디 컨택부(34)로 연결된 구조이어서, 도 3과 같이, 각 셀의 소스/드레인이 프린징 전계(fringing field) 또는 도핑층이 반도체층의 외곽부분만 형성될 경우 바디를 통한 블럭 이레이즈가 가능하게 되는 장점이 있다.
상기와 같이 구성됨으로써, 상기 복수개의 층선택라인들(LSL1, ..., LS5: 62)에 의하여, 제품의 테스트 단계에서 미리 일부 셀들을 전기적으로 초기화(예컨대, 이레이즈)를 시켜 놓을 수 있게 되어, 선출원된 한국 특허출원번호 제10-2009-0062653호에서 물리적으로 불순물 도핑층을 형성하던 것을 대신할 수 있는 장점이 있다.
상기 초기화 방법의 일예로, 각 층의 컨택부(34)를 통하여 초기화 시키고자 하는 층에 이레이즈 전압(예컨대, +15 V)을 인가하고, 초기화 시키고자 하는 셀들을 지나가는 층선택라인(들)(62)은 접지, 기타 라인들은 플로팅시키는 방식으로, 각 층의 컨택부 및 층선택라인(들)을 바꾸어 가며 각각 이레이즈 전압 인가 및 접지(기타 라인들 플로팅)시키면, 도 1 및 도 2와 같이, 원하는 셀들에 초기화를 시킬 수 있다. 도 1 및 도 2에서 "E"와 함께 채색된 부분이 초기화된 상태를 나타낸다.
상기와 같이 하게 되면, 접지된 층선택라인(들)과 이레이즈 전압이 인가된 반도체층 상에 형성된 셀들의 각 전하저장층으로부터 전자가 빠져나가게 되어(초기화되어), 차후 동일한 층선택라인(들)에 일정 동작전압이 인가될 경우 초기화된 셀들은 온(ON)되나 그렇지 않은 셀들은 오프(OFF) 상태로 있게 됨으로써, 마치 선출원된 한국 특허출원번호 제10-2009-0062653호에서 물리적으로 불순물 도핑층을 형성해준 것과 동일한 효과를 볼 수 있다.
여기서, 상기 각 액티브라인을 이루는 복수개의 반도체층들(30)의 각 층에서 초기화시킬 셀들의 수를 r이라 하고, 상기 복수개의 층선택라인들(62)의 갯수는 n이라 할때, r은 n의 중간값에 가까운 자연수가 바람직하다.
이는 n개의 복수개의 층선택라인들(62)로 r개의 초기화된 셀들을 이용하여 수직으로 적층된 반도체층들을 구분지을 수 있는 층의 수는 n개에서 r개를 선택하여 순서없이 배열하는 조합(combination)과 같고, 상기 조합은 하기 수학식 1과 같이 표현되므로, nCr이 최대값을 갖기 위해서 r은 n의 중간값에 가까운 자연수이어야 하기 때문이다.
[수학식 1]
nCr = nPr/r! = n!/[(n-r)!r!]
따라서, 상기 r이 상기 n의 중간값에 가까운 자연수일 경우 n개의 복수개의 층선택라인들(62)로 상기 복수개의 반도체층들(30)을 각 층으로 구분지을 수 있는 층의 수는 최고 nCr 을 넘지 않게 된다.
역으로, 상기 복수개의 반도체층들(30)이 수직으로 적층된 갯수가 nCr 개일 경우라도 이보다 적은 n개의 층선택라인들(62)로 각 층을 구분지을 수 있게 됨에 따라, 선출원된 한국 특허출원번호 제10-2009-0062653호에서 각 층 선택을 위해 적층된 갯수만큼 비트선택라인들을 형성해야하는 문제점을 해결할 수 있게 되어, 집적도를 보다 높일 수 있게 된다.
도 5는 도 1 및 도 2에서 도시된 층선택라인들(62)에 의한 전기적 초기화 상태를 다시 나타낸 전기적 회로도로, 이를 통해 5개의 층선택라인들(LSL1, ..., LSL5: 62)로 각 층마다 2개씩 초기화된 셀들(점선으로 표시됨)을 이용하여 10개의 반도체층들(1st-10th layer of BL: 30)을 구분지을 수 있음을 알 수 있다.
또한, 층선택라인들의 수에 따른 한 층에서의 초기화되는 셀의 수 및 층간 구별이 가능한 적층 반도체층수를 나타낸 도 6으로부터 소수의 층선택라인들만으로 다수의 적층된 반도체층들의 선택이 가능함을 알 수 있다.
그리고, 상기와 같이 n개의 복수개의 층선택라인들(62)로 r개의 초기화된 셀들을 이용하여 수직으로 적층된 반도체층들을 구분지을 수 있게 됨에 따라, 선출원된 한국 특허출원번호 제10-2010-0015280호에서와 달리 한 번에 읽을 수 있는 비트라인들의 수를 늘일 수 있는 장점도 있다.
다음은, 도 7 내지 도 12를 참조하며, 본 발명의 다른 모습인 상기 실시예에 의한 3차원 낸드 플래시 메모리 어레이를 제조하는 방법에 대하여 설명한다.
다만, 상기 실시예에 의한 3차원 낸드 플래시 메모리 어레이에서 상기 복수개의 반도체층들(30)의 한쪽 끝에 계단 형상으로 각 층 컨택부(34)를 형성하는 방법에 대해서만 간단히 설명한다.
상기 각 층 컨택부(34)를 형성하기 위해, 우선 도 7과 같이, 기판 전면에 마스크 물질을 증착하고 상기 컨택부(34)를 형성할 부분만 개방되도록 상기 마스크 물질을 식각하여 식각 마스크(80)를 형성한다(제 1 단계).
이때, 상기 마스크 물질은 차후 식각을 충분한 두께로 증착함이 바람직하고, 반도체와 절연막에 비하여 식각률이 적은 물질이 바람직한데, 감광막(PR)이 이용될 수도 있다.
다음, 도 8과 같이, 상기 제 1 단계로 드러난 상기 복수개의 반도체층들(30) 상부에 있는 절연막(40a)과 최상단 반도체층(30a)을 상기 식각 마스크(80)를 이용하여 비등방성으로 식각한다(제 2 단계).
이어, 도 9와 같이, 상기 최상단 반도체층(30a)이 식각되어 드러난 측면을 등방성 식각으로 일정시간 더 진행한다(제 3 단계).
이후에는, 도 10 내지 도 12와 같이, 상기 제 2 단계의 상기 식각 마스크(80)를 이용한 비등방성 식각 및 상기 제 3 단계의 등방성 식각을 반복 진행하며 최하단 절연막(42)이 드러날 때까지 진행한다(제 4 단계).
여기서, 도 10과 같이 비등방성 식각 후 이어, 도 11과 같이 등방성 식각시 전에 식각된 부위도 함께 식각되므로, 식각된 반도체층들(30a, 30b)이 계단 모양을 하게 된다.
상기와 같이 하게 되면, 한번의 마스크 공정으로 식각 마스크를 형성한 후 비등방성 식각 및 등방성 식각을 순차 반복적으로 실시함으로써, 간단하게 계단모양의 컨택부를 형성할 수 있는 장점이 있다.
기타, 미설명된 공정 부분은 선출원된 한국 특허출원번호 제10-2009-0062653호 및/또는 제10-2010-0015280호에 따를 수 있으므로, 여기서는 생략한다.
10: 기판 20: 적층매개층
30: 반도체층 34: 컨택부
40, 42: 절연막 50: 전하저장층을 포함하는 절연막층
52: 초기화된 전하저장층 62: 층선택라인
64: 워드라인 70: 컨택 플러그
72: 비트라인 80: 식각 마스크
30: 반도체층 34: 컨택부
40, 42: 절연막 50: 전하저장층을 포함하는 절연막층
52: 초기화된 전하저장층 62: 층선택라인
64: 워드라인 70: 컨택 플러그
72: 비트라인 80: 식각 마스크
Claims (12)
- 기판 상에 절연막을 사이에 두고 수직으로 적층된 복수개의 반도체층들이 제 1 수평방향으로 일정 거리 이격되며 형성된 복수개의 액티브라인들과;
상기 각 액티브라인과 수직되게 전하저장층을 포함하는 절연막층을 사이에 두고 상기 복수개의 반도체층들을 지나며 제 2 수평방향으로 일정거리 이격되어 형성된 복수개의 워드라인들과;
상기 복수개의 워드라인들 일측에 상기 각 워드라인과 나란하게 상기 전하저장층을 포함하는 절연막층을 사이에 두고 상기 복수개의 반도체층들을 지나며 상기 제 2 수평방향으로 일정거리 이격되어 형성된 복수개의 층선택라인들을 포함하여 구성되되,
상기 층선택라인들의 갯수는 상기 복수개의 반도체층들의 층수보다 적은 것을 특징으로 하는 3차원 낸드 플래시 메모리 어레이.
- 제 1 항에 있어서,
상기 복수개의 워드라인들 타측에는 상기 각 워드라인과 나란하게 절연막층을 사이에 두고 상기 복수개의 반도체층들을 지나며 상기 제 2 수평방향으로 일정거리 이격되어 형성된 접지선택라인을 더 포함하여 구성된 것을 특징으로 하는 3차원 낸드 플래시 메모리 어레이.
- 제 2 항에 있어서,
상기 각 액티브라인은 상기 복수개의 반도체층들의 일단이 상하 층간에 전기적으로 연결된 상기 층선택라인들과 이웃한 일단에서 각 비트라인과 전기적으로 연결되고,
상기 복수개의 반도체층들의 타단이 동일 층간에 전기적으로 연결된 상기 접지선택라인과 이웃한 타단에는 계단 형상의 각 층 컨택부가 형성된 것을 특징으로 하는 3차원 낸드 플래시 메모리 어레이.
- 제 1 항에 있어서,
상기 각 액티브라인은 상기 복수개의 반도체층들의 일단이 동일 층간에 전기적으로 연결된 계단 형상의 각 층 컨택부에 각 비트라인과 전기적으로 연결되고,
상기 복수개의 반도체층들의 타단에는 상기 층선택라인들이 형성되고 동일층 및 상하층 모두 전기적으로 연결되어 하나의 바디 컨택부와 전기적으로 연결된 것을 특징으로 하는 3차원 낸드 플래시 메모리 어레이.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 복수개의 층선택라인들의 갯수는 n 이고,
상기 복수개의 반도체층들이 수직으로 적층된 층수는 최고 nCr 을 넘지 않는 것으로 하되,
상기 r은 상기 n이 홀수인 경우는 (n/2)+0.5 또는 (n/2)-0.5이고, 상기 n이 짝수인 경우는 n/2인 것을 특징으로 하는 3차원 낸드 플래시 메모리 어레이.
- 제 5 항에 있어서,
상기 복수개의 층선택라인들이 지나가는 상기 각 반도체층에는 상기 r 만큼 전기적으로 초기화된 셀들이 있는 것을 특징으로 하는 3차원 낸드 플래시 메모리 어레이.
- 제 5 항에 있어서,
상기 각 반도체층은 단결정 반도체층인 것을 특징으로 하는 3차원 낸드 플래시 메모리 어레이.
- 제 2 항 또는 제 3 항에 있어서,
상기 각 반도체층은 상기 각 층선택라인, 상기 각 워드라인 및 상기 접지선택라인을 각각 사이에 두고 양측으로 소스/드레인 역할을 하는 불순물 도핑층이 형성된 것을 특징으로 하는 3차원 낸드 플래시 메모리 어레이.
- 제 5 항에 있어서,
상기 각 워드라인이 지나는 상기 각 반도체층의 단면은 사각형, 원형 및 타원형 중에서 어느 하나이고,
상기 각 워드라인은 상기 각 반도체층의 외주면을 감싸며 지나가는 것을 특징으로 하는 3차원 낸드 플래시 메모리 어레이.
- 제 5 항에 있어서,
상기 각 워드라인은 상기 각 반도체층의 양측면을 감싸며 지나가는 것을 특징으로 하는 3차원 낸드 플래시 메모리 어레이.
- 제 5 항에 있어서,
상기 전하저장층은 질화물층 또는 도전성 물질층인 것을 특징으로 하는 3차원 낸드 플래시 메모리 어레이.
- 제 5 항의 3차원 낸드 플래시 메모리 어레이를 제조하는 방법 중에,
상기 복수개의 반도체층들의 한쪽 끝에 계단 형상으로 각 층 컨택부를 형성하는 단계는,
상기 기판 전면에 마스크 물질을 증착하고 상기 컨택부를 형성할 부분만 개방되도록 상기 마스크 물질을 식각하여 식각 마스크를 형성하는 제 1 단계와;
상기 제 1 단계로 드러난 상기 복수개의 반도체층들 상부에 있는 절연막과 최상단 반도체층을 상기 식각 마스크를 이용하여 비등방성으로 식각하는 제 2 단계와;
상기 최상단 반도체층이 식각되어 드러난 측면을 등방성 식각으로 일정시간 더 진행하는 제 3 단계와;
상기 제 2 단계의 상기 식각 마스크를 이용한 비등방성 식각 및 상기 제 3 단계의 등방성 식각을 반복 진행하며 최하단 절연막이 드러날 때까지 진행하는 제 4 단계를 포함하는 것을 특징으로 하는 3차원 낸드 플래시 메모리 어레이를 제조방법.
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