CN1485986A - 降低时钟恢复***中相位抖动的方法及装置 - Google Patents
降低时钟恢复***中相位抖动的方法及装置 Download PDFInfo
- Publication number
- CN1485986A CN1485986A CNA021323682A CN02132368A CN1485986A CN 1485986 A CN1485986 A CN 1485986A CN A021323682 A CNA021323682 A CN A021323682A CN 02132368 A CN02132368 A CN 02132368A CN 1485986 A CN1485986 A CN 1485986A
- Authority
- CN
- China
- Prior art keywords
- pulse
- rising
- falling
- recovery system
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
本发明提供一种降低时钟恢复***中相位抖动的方法及其装置，该时钟恢复***具有一相位检测器，用以检测一输入信号与一由压控振荡器输出的时钟信号的相位差，并根据该相位差产生一上升脉冲及一下降脉冲，而利用该二脉冲产生一控制该压控振荡器的控制电压，该方法为利用一时间延迟组件令该上升脉冲与下降脉冲在时域上重叠，由此消除在控制电压上产生的涟波，使得受控制电压控制的压控振荡器所产生的时钟信号不致因压控振荡器不必要的涟波而产生相位抖动。
Description
技术领域
本发明涉及一种降低时钟恢复***中相位抖动的方法及其装置，特别涉及一种可通过消除压控振荡器的控制电压上的涟波，以避免压控振荡器变化太快而产生相位抖动的方法及装置。
背景技术
锁相环路(Phase Locked Loop)普遍被用来做为频率的控制，其一般可当作频率乘法器(Multiplier)、解调器(Demodulator)、轨迹追踪产生器(Tracking Generator)、时钟恢复***(Clock Recovery Circuit)等应用。而近来具有利用高倍再生速率的光盘介质，如CD-ROM、DVD等，更利用时钟恢复***将数据做同步化的再生(regeneration)。如图1所示，是一典型的时钟恢复***1，其包括依序连接形成一封闭回路的相位检测器11、电荷汲取器12、环路滤波器13、压控振荡器14及分频器15。一输入信号DATA与一由压控振荡器14产生并经分频器15分频后的时钟信号CLK同时输入该相位检测器11中作相位比较，并根据两者的相位差Δt产生一上升脉冲及下降脉冲控制该电荷汲取器12产生一电流Icp，该电流Icp经过环路滤波器13积分产生控制电压Vct，该控制电压Vct控制压控振荡器14送出的频率经分频器15分频产生的时钟信号CLK再回馈到相位检测器11。由此，使时钟信号CLK与输入信号DATA达到同步，以利用该时钟信号CLK对输入信号DATA进行取样再生。因此，当时钟信号CLK的相位超前输入信号IN时，相位检测器11会输出一宽度较窄的上升脉冲UP或宽度较宽的下降脉冲DN，控制电荷汲取器12产生负的电流Icp，使经过环路滤波器13积分产生较小的控制电压Vct，控制压控振荡器14变慢而降低时钟信号CLK的频率。而当时钟信号CLK落后输入信号DATA时，一较宽的上升脉冲UP或较窄的下降脉冲DN即被产生以控制电荷汲取器12产生正的电流Icp，以增加控制电压Vct控制压控振荡器14加快速度并提高时钟信号CLK的频率。
但是，如图2所示，由于典型的相位检测器11会先输出上升脉冲UP，接着再输出下降脉冲DN，亦即上升脉冲UP与下降脉冲DN并非同时输出，此现象造成根据上升脉冲UP与下降脉冲DN而产生的控制电压Vct随着上升脉冲UP与下降脉冲DN的依序出现而逐渐积分，以致在控制电压Vct上除了实际由相位差Δt产生的电压ΔV外，还出现了不被需要的涟波(ripple)Vr，且这些涟波Vr即使只是一个很小的相位差也会产生，其不但会驱使压控振荡器14不断地去改变时钟信号CLK的相位，造成时钟信号CLK的相位抖动(jitter)，而且造成时钟信号CLK频率上升或下降太快，导致采用时钟信号CLK去对输入信号DATA取样时，会因取样点偏移造成数据判断错误，并且这些上下抖动的相位会随着输入信号(数据)DATA的转换边缘(transitionedge)出现频率而产生对应的涟波，如此将造成与数据相关的抖动(datadependent jitter)。
发明内容
因此，本发明的目的是提供一种降低时钟恢复***中相位抖动的方法及其装置，利用消除在控制电压上产生的涟波而降低时钟恢复***中压控振荡器产生的相位抖动。
于是，本发明提供一种降低时钟恢复***中相位抖动的方法，该时钟恢复***包括连接形成一环路的相位检测器、电荷汲取器、环路滤波器及压控振荡器，其中该相位检测器检测一输入信号与该压控振荡器输出的时钟信号的相位，并根据两者的相位差输出一上升脉冲及一下降脉冲控制该电荷汲取器，使据以产生一电流供该环路滤波器产生一控制电压控制该压控振荡器，使输出与该输入信号同步的时钟信号，该方法为：令该上升脉冲与下降脉冲重迭，使在两者重迭期间，电荷汲取器根据该上升脉冲及下降脉冲产生的上升电流及下降电流不会流至该环路滤波器，由此，消除在控制电压上产生的涟波，进而降低时钟信号上的相位抖动。
再者，本发明实现上述方法的时钟恢复***，包括依序连接形成一环路的相位检测器、电荷汲取器、环路滤波器及压控振荡器，其中该相位检测器检测一输入信号与一由该压控振荡器输出的时钟信号的相位，并根据两者的相位差输出一上升脉冲及一下降脉冲，控制该电荷汲取器产生一电流至该环路滤波器，使产生一控制电压控制该压控振荡器输出与该输入信号同步的时钟信号。特别是，该时钟恢复***还包括时间延迟组件，该时间延迟组件连接在该相位检测器与电荷汲取器之间，用以控制该上升脉冲与下降脉冲在时域上重迭，使在两者重迭期间，电荷汲取器根据该上升脉冲及下降脉冲产生的上升电流及下降电流不会流至该环路滤波器，由此消除在控制电压上因为上升脉冲与下降脉冲不重迭而产生的涟波，进而降低时钟信号上的相位抖动。
附图说明
本发明的其它特征及优点，在以下参考附图对优选实施例的详细说明中将变得更加清楚，其中：
图1是一典型时钟恢复***的电路方框图；
图2是图1中的输入信号与时钟信号的时序及波形、该相位检测器输出的上升脉冲与下降脉冲的波形、以及该环路滤波器输出至压控振荡器的控制电压的波形，其中显示上升脉冲与下降脉冲相互分离而没有重迭；
图3是本发明降低时钟恢复***中相位抖动的方法及其装置的一优选实施例的电路方框图；及
图4是图3中的输入信号与时钟信号的时序及波形、该相位检测器输出的上升脉冲与下降脉冲波形、以及该环路滤波器输出至压控振荡器的控制电压的波形，其中显示该上升脉冲UP被延迟一段时间Td而与下降脉冲DN重迭。
具体实施方式
首先对附图中的参考标号进行说明：2--时钟恢复***，21--相位检测器，22--电荷汲取器，23--环路滤波器，24--压控振荡器，25--分频器，26--时间延迟组件，UP--上升脉冲，DN--下降脉冲，DEL_UP--延迟上升脉冲，DATA--输入信号，CLK--时钟信号，ICP--电流，Vct--控制电压，Δt--相位差，Td--延迟时间，Δv--电压。
参阅图3所示，是本发明降低时钟恢复***中相位抖动的方法及其装置的一优选实施例的电路方框图，且该时钟恢复***2，如同前述，基本上包括依序连接形成一封闭环路的相位检测器21、电荷汲取器22、环路滤波器23、压控振荡器(VCO)24及一分频器25，且时钟恢复***2是供一输入信号DATA输入，用以根据该输入信号DATA产生与其同步的时钟信号CLK，以利用该时钟信号CLK做为输入信号DATA的取样信号。因此，结合图4所示，首先输入信号DATA被输入到相位检测器21中，使压控振荡器24相对产生一初始的时钟信号CLK，该时钟信号CLK与输入信号DATA并未同步，所以，为了使时钟信号CLK与输入信号DATA取得同步，时钟信号CLK被回馈至相位检测器21中与输入信号DATA进行比较，而得到一相位差Δt，相位检测器21根据该相位差Δt产生一上升脉冲UP及一下降脉冲DN去控制电荷汲取器22产生电流Icp(其中包含由上升脉冲UP产生的一上升电流及由下降脉冲DN产生的一下降电流)，使控制环路滤波器23相对产生控制电压Vct控制压控振荡器24的输出频率。且由于典型相位检测器21的特性，是根据输入信号DATA的上升沿或下降沿先产生该上升脉冲UP，然后再根据时钟信号CLK的上升沿产生该下降脉冲DN，且下降脉冲DN是固定的，其脉冲宽度为一个时钟信号CLK的周期T，但是此一现象却会造成上述在控制电压Vct上产生涟波(ripple)的情况，造成压控振荡器14输出频率变化，而导致时钟信号CLK的相位抖动并影响输入信号DATA取样正确性的情形发生。
因此，为了消除上述的涟波现象，使压控振荡器14输出频率不致因涟波而变化，以致影响时钟信号CLK的相位变化，本发明的作法即为：在该时钟恢复***2的相位检测器21的上升脉冲UP输出端与电荷汲取器22之间更设置一时间延迟组件26，将上升脉冲UP往后延迟一段时间Td，而与下降脉冲DN在时域上重迭。且在本实施例中，因为下降脉冲DN的脉冲宽度为一个时钟周期T，所以可将该时间延迟组件26设定成使上升脉冲UP恰延迟一个时钟周期T，即延迟时间Td＝T，如此，延迟后的上升脉冲DEL_UP与下降脉冲DN之间会有最大的重迭面积，并且，延迟后的上升脉冲DEL_UP与下降脉冲DN之间的相位差亦恰等于输入信号DATA与时钟信号CLK的相位差Δt，而使产生涟波的原因(即上升脉冲UP与下降脉冲DN之间不重迭的情况)消失。因此，当延迟后的上升脉冲DEL_UP与下降脉冲DN输入电荷汲取器22时，因为延迟后的上升脉冲DEL_UP与下降脉冲DN相重迭的期间所产生的上升电流及下降电流相抵消，因此在此一期间电荷汲取器22并不会有电流输出至该环路滤波器23，而只有在延迟后的上升脉冲DEL_UP与下降脉冲DN不重迭期间，电荷汲取器22才产生电流Icp输出至环路滤波器23，由此抑制涟波的产生，因此，环路滤波器23产生的控制电压Vct上将只会出现一平缓上升的电压ΔV，而不会有涟波的产生，且该电压ΔV就是根据实际的相位差Δt所对应产生的用来控制压控振荡器24的电压。
所以，根据上述方法，将上升脉冲UP往后适当延迟一段时间以与下降脉冲DN尽可能地重迭，使电荷汲取器22在两者重迭期间不会输出电流至环路滤波器23，而能避免及减少控制电压Vct上涟波的产生，进而使受控制电压Vct控制的压控振荡器24不致因控制电压Vct上不断出现的涟波，造成输出的时钟信号CLK的相位变化而产生抖动，并且能被用来对输入信号DATA进行准确的取样及判读。
以上所述，只是本发明的优选实施例，不能用以限定本发明实施的范围，凡根据本发明权利要求书及说明书内容所作的简单的等效变化与修改，都应落入本发明权利要求所覆盖的范围内。
Claims (24)
1.一种降低时钟恢复***中相位抖动的方法，该时钟恢复***包括依序连接形成一环路的相位检测器、电荷汲取器、环路滤波器及压控振荡器，其中该相位检测器检测一输入信号与由该压控振荡器输出的时钟信号的相位，并根据两者的相位差输出一上升脉冲及一下降脉冲控制该电荷汲取器产生一电流至该环路滤波器，使产生控制电压以控制该压控振荡器输出与该输入信号同步的时钟信号，该方法包括：
令该上升脉冲与下降脉冲在时域上重迭，使得该电荷汲取器在该重迭期间不会输出与该上升脉冲及该下降脉冲对应的一上升电流及一下降电流至该环路滤波器；
由此，消除该控制电压上因为该上升脉冲与该下降脉冲不重迭而产生的涟波，使得受该控制电压控制的该压控振荡器所产生的该时钟信号不致产生相位抖动。
2.根据权利要求1所述的降低时钟恢复***中相位抖动的方法，其中该上升脉冲与该下降脉冲在时域上重迭的面积达到最大。
3.根据权利要求1所述的降低时钟恢复***中相位抖动的方法，其中令该上升脉冲与该下降脉冲之中相位超前的那一个脉冲延迟一段时间以与另外一个脉冲在时域上重迭并具有最大的重迭面积。
4.根据权利要求1所述的降低时钟恢复***中相位抖动的方法，其中该相位检测器是先产生该上升脉冲，再产生该下降脉冲，因此，令该上升脉冲延迟一段时间以与该下降脉冲重迭，且该延迟时间长度为该下降脉冲的脉冲宽度，使得该上升脉冲与该下降脉冲之间具有最大的重迭面积。
5.根据权利要求4所述的降低时钟恢复***中相位抖动的方法，其中该下降脉冲为固定，且其脉冲宽度为该时钟信号的一个周期。
6.根据权利要求1或5所述的降低时钟恢复***中相位抖动的方法，其中该输入信号是一数字信号，且该时钟信号根据该输入信号而产生。
7.一种降低时钟恢复***中相位抖动的方法，该时钟恢复***包括相位检测器及压控振荡器，该相位检测器用以检测一输入信号与由该压控振荡器输出的时钟信号的相位差，并据以产生未重迭的一上升脉冲及一下降脉冲，且该上升脉冲及下降脉冲用以产生一控制该压控振荡器的控制电压，该方法包括：
令该上升脉冲与该下降脉冲在时域上重迭，使得该电荷汲取器在该重迭期间不会输出与该上升脉冲及该下降脉冲对应的一上升电流及一下降电流至该环路滤波器；
由此消除在该控制电压上因该上升脉冲与该下降脉冲不重迭而产生的涟波，使受该控制电压控制的该压控振荡器产生的该时钟信号不致发生相位抖动。
8.根据权利要求7所述的降低时钟恢复***中相位抖动的方法，其中该上升脉冲与该下降脉冲在时域上重迭的面积达到最大。
9.根据权利要求7所述的降低时钟恢复***中相位抖动的方法，其中令该上升脉冲与该下降脉冲之中超前的那一个脉冲延迟一段时间以与另一个脉冲在时域上重迭并使两者的重迭面积达到最大。
10.根据权利要求7所述的降低时钟恢复***中相位抖动的方法，其中该相位检测器先产生该上升脉冲，再产生该下降脉冲，因此，令该上升脉冲延迟一段时间以与该下降脉冲重迭，且该延迟时间长度为该下降脉冲的脉冲宽度，使得该上升脉冲与该下降脉冲之间具有最大的重迭面积。
11.根据权利要求10所述的降低时钟恢复***中相位抖动的方法，其中该下降脉冲为固定，且其脉冲宽度为该时钟信号的一个周期。
12.根据权利要求7或11所述的降低时钟恢复***中相位抖动的方法，其中该输入信号是数字信号，且该时钟信号根据该输入信号而产生。
13.一种降低时钟恢复***中相位抖动的装置，该时钟恢复***包括依序连接形成一环路的相位检测器、电荷汲取器、环路滤波器及压控振荡器，其中该相位检测器检测一输入信号与由该压控振荡器输出的时钟信号的相位，并根据两者的相位差输出未重迭的一上升脉冲及一下降脉冲以控制该电荷汲取器产生一电流至该环路滤波器，使产生一控制电压控制该压控振荡器输出与该输入信号同步的时钟信号；该装置包括：
时间延迟组件，连接在该相位检测器与该电荷汲取器之间，用以控制该上升脉冲与该下降脉冲在时域上重迭，使得该电荷汲取器在该重迭期间不会输出与该上升脉冲及该下降脉冲对应的一上升电流及一下降电流至该环路滤波器，由此，消除在该控制电压上因为该上升脉冲与该下降脉冲不重迭而产生的涟波。
14.根据权利要求13所述的降低时钟恢复***中相位抖动的装置，其中该时间延迟组件控制该上升脉冲与该下降脉冲在时域上重迭的面积达到最大。
15.根据权利要求13所述的降低时钟恢复***中相位抖动的装置，其中该时间延迟组件控制该上升脉冲与该下降脉冲之中超前的那一个脉冲延迟一段时间以与落后的另一个脉冲在时域上重迭，并使两者的重迭面积达到最大。
16.根据权利要求13所述的降低时钟恢复***中相位抖动的装置，其中该相位检测器先产生该上升脉冲，再产生该下降脉冲，因此，该时间延迟组件系将该上升脉冲延迟一段时间以与该下降脉冲重迭，且该延迟时间长度为该下降脉冲的脉冲宽度，使得该上升脉冲与该下降脉冲之间具有最大的重迭面积。
17.根据权利要求16所述的降低时钟恢复***中相位抖动的装置，其中该下降脉冲为固定，且其脉冲宽度为一个时钟信号周期。
18.根据权利要求13或17所述的降低时钟恢复***中相位抖动的装置，其中该输入信号是数字信号，且该时钟信号系根据该输入信号而产生。
19.一种时钟恢复***，包括依序连接形成一环路的相位检测器、电荷汲取器、环路滤波器及压控振荡器，其中该相位检测器检测一输入信号与由该压控振荡器输出的时钟信号的相位，并根据两者的相位差输出未重迭的一上升脉冲及一下降脉冲以控制该电荷汲取器产生一电流至该环路滤波器，使产生一控制电压控制该压控振荡器输出与该输入信号同步的时钟信号，其特征在于：
该时钟恢复***还包括一时间延迟组件，该时间延迟组件连接在该相位检测器与电荷汲取器之间，用以控制该上升脉冲与该下降脉冲在时域上重迭，使得该电荷汲取器在该重迭期间不会输出与该上升脉冲及该下降脉冲对应的一上升电流及一下降电流至该环路滤波器，由此消除在控制电压上因为该上升脉冲与该下降脉冲不重迭而产生的涟波。
20.根据权利要求19所述的时钟恢复***，其中该时间延迟组件控制该上升脉冲与该下降脉冲在时域上重迭的面积达到最大。
21.根据权利要求19所述的时钟恢复***，其中该时间延迟组件控制该上升脉冲与该下降脉冲之中超前的那一个脉冲延迟一段时间以与落后的另一个脉冲在时域上重迭并使两者的重迭面积达到最大。
22.根据权利要求19所述的时钟恢复***，其中该相位检测器先产生该上升脉冲再产生该下降脉冲，因此，该时间延迟组件将该上升脉冲延迟一段时间以与该下降脉冲重迭，且该延迟时间长度为该下降脉冲的脉冲宽度，使得该上升脉冲与该下降脉冲之间具有最大的重迭面积。
23.根据权利要求22所述的时钟恢复***，其中该下降脉冲为固定，且其脉冲宽度为该时钟信号的一个周期。
24.根据权利要求19或23所述的时钟恢复***，其中该输入信号是数字信号，且该时钟信号是根据该输入信号而产生的。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNA021323682A CN1485986A (zh) | 2002-09-24 | 2002-09-24 | 降低时钟恢复***中相位抖动的方法及装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNA021323682A CN1485986A (zh) | 2002-09-24 | 2002-09-24 | 降低时钟恢复***中相位抖动的方法及装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1485986A true CN1485986A (zh) | 2004-03-31 |
Family
ID=34145166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA021323682A Pending CN1485986A (zh) | 2002-09-24 | 2002-09-24 | 降低时钟恢复***中相位抖动的方法及装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN1485986A (zh) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102006062A (zh) * | 2010-12-24 | 2011-04-06 | 苏州云芯微电子科技有限公司 | 零相位误差锁相环 |
| CN101207472B (zh) * | 2006-12-20 | 2012-03-14 | 国际商业机器公司 | 同步时钟信道和数据信道信号的通信***及接收器和方法 |
| CN104300966A (zh) * | 2013-07-16 | 2015-01-21 | 智微科技股份有限公司 | 能校正自身频率的芯片上振荡方法以及芯片上振荡装置 |
| CN108123714A (zh) * | 2016-11-28 | 2018-06-05 | 三星电子株式会社 | 混合时钟数据恢复电路和接收器 |
| CN110324036A (zh) * | 2018-03-28 | 2019-10-11 | 晨星半导体股份有限公司 | 时钟及数据恢复电路 |
| CN110800247A (zh) * | 2017-07-03 | 2020-02-14 | 索尼半导体解决方案公司 | 发送器和发送方法及接收器和接收方法 |
-
2002
- 2002-09-24 CN CNA021323682A patent/CN1485986A/zh active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101207472B (zh) * | 2006-12-20 | 2012-03-14 | 国际商业机器公司 | 同步时钟信道和数据信道信号的通信***及接收器和方法 |
| CN102006062A (zh) * | 2010-12-24 | 2011-04-06 | 苏州云芯微电子科技有限公司 | 零相位误差锁相环 |
| CN102006062B (zh) * | 2010-12-24 | 2012-07-04 | 苏州云芯微电子科技有限公司 | 零相位误差锁相环 |
| CN104300966A (zh) * | 2013-07-16 | 2015-01-21 | 智微科技股份有限公司 | 能校正自身频率的芯片上振荡方法以及芯片上振荡装置 |
| CN108123714A (zh) * | 2016-11-28 | 2018-06-05 | 三星电子株式会社 | 混合时钟数据恢复电路和接收器 |
| CN108123714B (zh) * | 2016-11-28 | 2023-02-28 | 三星电子株式会社 | 混合时钟数据恢复电路和接收器 |
| CN110800247A (zh) * | 2017-07-03 | 2020-02-14 | 索尼半导体解决方案公司 | 发送器和发送方法及接收器和接收方法 |
| CN110324036A (zh) * | 2018-03-28 | 2019-10-11 | 晨星半导体股份有限公司 | 时钟及数据恢复电路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Kim et al. | PLL/DLL system noise analysis for low jitter clock synthesizer design | |
| CN101039108B (zh) | 延迟同步电路及半导体集成电路器件 | |
| CN1499726A (zh) | 占空度校正电路和具有该电路的延迟锁相环 | |
| CN1846391A (zh) | 相位检测器 | |
| JP2964912B2 (ja) | デジタルｐｌｌ | |
| US20080192873A1 (en) | Single Loop Frequency and Phase Detection | |
| US8786329B1 (en) | Method for doubling the frequency of a reference clock | |
| CN106656168B (zh) | 时钟数据恢复装置及方法 | |
| CN106165298A (zh) | 具有高抖动容忍和快速锁相的时钟和数据恢复 | |
| CN106341219A (zh) | 一种基于扩频技术的数据同步传输装置 | |
| US6404363B1 (en) | Circuit for recovering digital clock signal and method thereof | |
| CN103957003A (zh) | 一种时间数字转换器、频率跟踪装置及方法 | |
| CN1485986A (zh) | 降低时钟恢复***中相位抖动的方法及装置 | |
| US6212249B1 (en) | Data separation circuit and method | |
| CN1230985C (zh) | 具有整形相位误差信号的锁相环及其方法 | |
| CN86101017A (zh) | 振荡电路 | |
| CN100417024C (zh) | 低稳态误差的锁相回路及其校正电路 | |
| JP2019097080A (ja) | 信号再生回路、光モジュール及び信号再生方法 | |
| CN101582693A (zh) | 时钟数据恢复器的频率检测电路与方法 | |
| US20120200324A1 (en) | Frequency Offset Tracking and Jitter Reduction Method Using Dual Frequency-locked Loop and Phase-locked Loop | |
| CN1213537C (zh) | 有在参考信号的中心检测相位误差的电路的同步电路 | |
| US20030227990A1 (en) | Method and apparatus for reducing data dependent phase jitter in a clock recovery circuit | |
| US7078938B2 (en) | Method of detecting phase difference, phase detector for performing the same and clock-and-data recovering device including the phase detector | |
| CN106571811B (zh) | 同步补偿型三相马达同步控制电路 | |
| JP3553753B2 (ja) | パルス信号復調用ｐｌｌ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |