CN110246779A - 分割半导体裸片的方法和制造半导体封装件的方法 - Google Patents

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Abstract

本发明提供了分割半导体裸片的方法和制造半导体封装件的方法。制造半导体封装件的方法包括：将衬底设置在台面上，所述衬底包括多个半导体裸片和沿分割线的改性层，并且在所述衬底的表面上依次具有粘合膜和基膜，使得所述粘合膜和所述基膜的底表面面向所述台面，所述粘合膜和所述基膜的顶表面远离所述台面，并且所述粘合膜的底表面面向所述基膜的顶表面；通过沿横向方向对所述衬底施加力，将所述多个半导体裸片彼此分离；对所述多个半导体裸片中每一个半导体裸片的顶表面施加气体压力；以及在对所述多个半导体裸片中每一个半导体裸片的顶表面施加气体压力之后，向所述粘合膜照射紫外线。

Description

分割半导体裸片的方法和制造半导体封装件的方法
相关申请的交叉引用
本申请要求于2018年3月9日在韩国知识产权局提交的韩国专利申请No.10-2018-0028238的优先权，该韩国专利申请的全部内容通过引用的方式结合于本申请中。
技术领域
根据本发明构思的示例性实施方式涉及分割(singulate)半导体裸片的方法和制造半导体封装件的方法，更具体地，涉及通过其增加了器件可靠性并降低了失效率(failure rate)的分割半导体裸片的方法和制造半导体封装件的方法。
背景技术
电子产品中使用的半导体器件的厚度的减小可能在各种工艺过程中处理半导体器件时造成困难。特别是，半导体晶片或裸片的翘曲可能引起许多问题，因此，需要一种技术来解决这些问题。
发明内容
根据本发明构思的示例性实施方式提供了一种制造半导体封装件的方法，通过该方法增加了器件可靠性并降低了失效率。
根据本发明构思的示例性实施方式还提供了一种分割半导体裸片的方法，通过该方法提高了器件可靠性并降低了失效率。
根据本发明构思的一个方面，提供了一种制造半导体封装件的方法，所述方法包括：将衬底设置在台面上，所述衬底包括多个半导体裸片和沿分割线的改性层，并且在所述衬底的表面上依次具有粘合膜和基膜；通过沿横向方向对所述衬底施加力，将多个半导体裸片彼此分离；用气体对所述多个半导体裸片的顶部施加压力，使得所述多个半导体裸片和所述粘合膜能够与所述基膜紧密接触；以及向所述粘合膜辐射紫外线。
根据本发明构思的另一方面，提供了一种分割多个半导体裸片的方法，所述方法包括：将衬底设置在台面上，所述衬底包括多个半导体裸片和沿分割线的改性层，并且在所述衬底的表面上依次具有粘合膜和基膜，使得所述粘合膜和所述基膜的底表面面向所述台面，并且所述粘合膜和所述基膜的顶表面远离所述台面，并且所述粘合膜的底表面面向所述基膜的顶表面；通过沿横向方向对所述衬底施加力，将所述多个半导体裸片彼此分离；对所述多个半导体裸片中每一个半导体裸片的顶表面施加气体压力；以及在对所述多个半导体裸片中每一个半导体裸片的顶表面施加所述气体压力之后，向所述粘合膜照射紫外线。
根据本发明构思的又一方面，提供了一种分割多个半导体裸片以制造半导体封装件的方法，所述方法包括：通过沿横向方向对衬底施加力，将所述衬底中的所述多个半导体裸片彼此分离，所述衬底包括沿分割线的改性层和尚未彼此分离的所述多个半导体裸片；在所述分离之后，用保护膜覆盖所述多个半导体裸片；以及将气体压力施加到所述保护膜的顶表面，从而将所述气体压力施加到所述多个半导体裸片。
根据本发明构思的另一方面，提供了一种分割多个半导体裸片以制造半导体封装件的方法，所述方法包括沿衬底的分割线形成改性层，所述衬底包括尚未彼此分离的多个半导体裸片；将粘合膜和基膜依次附着在所述衬底的表面上，使得所述粘合膜的底表面面向所述基膜的顶表面；通过沿横向方向对所述衬底施加力，将所述多个半导体裸片彼此分离；对所述多个半导体裸片施加气体压力，以减少或消除在分离所述多个半导体裸片时所分离出的所述多个半导体裸片中自发地发生的翘曲；在向所述多个半导体裸片施加所述气体压力之后，向所述粘合膜照射紫外线；以及将所述粘合膜与所述基膜分离。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本发明构思的实施方式，其中：
图1是根据本发明构思的示例性实施方式的待分割的半导体衬底的透视图；
图2A和图2B是根据本发明构思的示例性实施方式的用于说明沿分割线形成改性层的方法的示意图；
图3是根据本发明构思的示例性实施方式的台面的截面图，在该台面上，粘合膜和基膜被依次添加到其中已形成改性层的半导体衬底上；
图4是在其上通过在横向上扩展基膜来分割半导体裸片的台面的横向截面图；
图5是在其上所分割的半导体裸片和粘合膜上发生翘曲的台面的侧视图；
图6是根据本发明构思的示例性实施方式的台面的侧视图，在该台面上，发生了翘曲的半导体裸片和粘合膜上方设置有保护膜；
图7是在半导体裸片和粘合膜的翘曲减轻之后的台面的侧视图；
图8是在其上通过向基膜照射紫外线(UV)来减少或去除粘合膜与基膜之间的粘合力的台面的侧视图；
图9是在其上半导体裸片从基膜上被拾取并被脱离的台面的侧视图；
图10A和图10B是用于说明根据本发明构思的示例性实施方式的分割半导体裸片的方法的侧视图；
图11A和图11B是用于说明根据本发明构思的一些示例性实施方式的分割半导体裸片的方法的侧视图；
图12是根据本发明构思的示例性实施方式制造的半导体封装件的示图；以及
图13是示出了根据本发明构思的示例性实施方式的通过喷射气体来减轻翘曲的方法的测试结果的曲线图。
具体实施方式
图1是根据本发明构思的示例性实施例的半导体衬底10的透视图，该半导体衬底10包括待分割的半导体裸片10d。
参照图1，半导体衬底10可以包括硅(Si)，例如单晶硅、多晶硅或非晶硅。在一些实施方式中，半导体衬底10可以包括半导体(诸如锗(Ge))或化合物半导体(诸如硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)或磷化铟(InP))。在该示例性实施方式中，假设半导体衬底10是单晶硅，但是本领域普通技术人员将理解，相同或相似的描述可以指代其他种类的半导体衬底。
多条分割线10L可以以格子图案形成在半导体衬底10的第一表面10a上。半导体器件可以形成在半导体衬底10的第一表面10a上由分割线10L划分的多个区域中的每一个区域中。这些区域是待分离的半导体裸片10d。“半导体器件”可以指形成在半导体衬底上的集成电路，也可以指形成了芯片或裸片的由组合的半导体晶片和集成电路所形成的器件。本文使用的术语“半导体器件”也可以指半导体封装件，包括封装件衬底、一个或更多个半导体芯片和密封剂。
半导体衬底10可以具有约20μm至约50μm的厚度。就在形成了半导体器件之后，半导体衬底10可以变得更厚，并且可以通过减薄被加工成具有大约20μm到大约50μm的厚度。
已经在其上形成半导体器件的第一表面10a可以被称为有源表面。在一些实施方式中，半导体器件可以不形成在与第一表面10a相对的第二表面10b上。在一些示例性实施方式中，电连接到半导体器件的接触插塞或焊盘在第二表面10b中可以被暴露。接触插塞例如可以是由诸如金属的导电材料形成的导电插塞。本文描述的器件的焊盘可以是连接到器件的内部布线和/或逻辑电路的导电端子，并且可以在器件的内部布线和/或内部电路与外部源之间传输信号和/或电源电压。
图2A和图2B是用于说明沿分割线10L形成改性层10m的方法的示意图。
参照图2A和图2B，可以通过使用激光照射装置2照射激光来形成改性层10m。在示例性实施方式中，可以通过照射能够沿分割线10L穿透半导体衬底10的脉冲激光束，沿着分割线10L在半导体衬底10中形成改性层10m。
半导体衬底10可以定位在卡盘台面21上，使得半导体衬底10的第二表面10b面向上。卡盘台面21可以通过吸力保持半导体衬底10。例如，卡盘台面21可以在卡盘台面21的中心部分和边缘部分中包括多个真空吸孔(未示出)，这些真空吸孔在半导体衬底10的第一表面10a和卡盘台面21的上表面之间形成真空区域，使得半导体衬底10可以通过真空吸附方法，稳定地保持到卡盘台面21的上表面。
半导体衬底10(更具体地，分割线10L)可以与激光照射装置2对准。对准可以由包括在激光照射装置2中的控制器(未示出)执行。
在分割线10L的一端位于激光照射装置2下方的状态下，在图2A中，半导体衬底10可以沿X1方向(平行于半导体衬底10的第一表面10a的方向)以预定速度相对于激光照射装置2相对地被移动，同时能够穿透半导体衬底10的脉冲激光束照射到半导体衬底10。
脉冲激光束的会聚点P可以聚焦在半导体衬底10的第一表面10a上。结果，如图2B所示，改性层10m可以通过第一表面10a被暴露，并且还可以从第一表面10a向第二表面10b形成预定厚度。
改性层10m可以是这样的区域：在该区域中，包括在半导体衬底10中的硅被熔化并再固化。根据示例性实施方式，半导体衬底10是单晶硅衬底，但是改性层10m可以包括多晶硅衬底和/或非晶硅衬底。由于改性层10m中的晶体结构不同，所以半导体衬底10可能会经历体积变化，因此，可能沿分割线10L出现裂纹。因此，当随后施加外力时，可以容易地沿着分割线10L分割半导体裸片。
参照图2B，当分割线10L的另一端达到激光照射装置2的下方时，激光照射装置2与半导体衬底10之间的相对运动可以停止。
激光照射装置2可以包括YAG激光振荡器或YVO4激光振荡器，但是本发明的构思不限于此。
可以使用的激光加工条件的示例如下。
<示例1>
光源：LD激励Q-开关Nd:YVO4激光器
波长：1064nm脉冲激光
脉冲输出：10微焦耳
会聚点直径：1微米
重复频率：100kHz
移动速度：100mm/s。
<示例2>
光源：LD激励Q-开关Nd:YAG激光器
波长：1064nm脉冲激光
脉冲输出：20微焦耳
会聚点直径：1微米
重复频率：100kHz
移动速度：100mm/s。
图3是粘合膜20A和基膜30A被依次添加到已形成改性层10m的半导体衬底10上的台面的截面图。
参照图3，粘合膜20A被称为裸片附着膜(DAF)，并且可以附着到半导体衬底10的第二表面10b。
基膜30A可以附着到粘合膜20A。基膜30A可以包括聚烯烃系列的聚合物，诸如聚乙烯(PE)、聚氯乙烯(PVC)、聚对苯二甲酸乙二醇酯(PET)和聚丙烯(PP)。特别地，基膜30A可以具有弹性，使得基膜30A可以沿横向方向(即，平行于基膜30A的顶表面的方向)扩展。
基膜30A可以包括在与粘合膜20A接触的表面处的粘合剂释放层32。例如，基膜30A可以通过粘合剂释放层32接触粘合膜20A。粘合剂释放层32可以将基膜30A粘合到粘合膜20A，并且通过紫外线(UV)曝光允许基膜30A容易地从粘合膜20A上脱离。粘合剂释放层32可以包括光引发剂，该光引发剂通过UV曝光活化并引发降低粘合性的反应。
粘合膜20A和基膜30A可以是商用薄膜。
在图2B中分割线10L沿左右方向扩展，而在图3中分割线10L沿视线方向扩展。然而，如图1所示，由于分割线10L以格子图案彼此交叉延伸，所以在图3的视线中，尽管未直接示出，在半导体衬底10中存在沿左右方向扩展的分割线10L。
图4是通过使基膜30A沿横向(即，与基膜30A的顶表面平行的方向)扩展来分割半导体裸片10S的台面的横向截面图。
参照图4，当扩展基膜30A时，会对半导体衬底10施加横向应力。由于横向应力，在改性层10m中形成的裂纹可以沿半导体衬底10的厚度方向(即，与基膜30A的顶表面垂直的方向)传播。上面已经参考图2A和图2B描述了裂纹。因此，可以通过在横向方向上向半导体衬底10施加力(例如，横向应力)而使半导体裸片彼此分离。
基膜30A的扩展可以在低于室温的温度下进行。在示例性实施方式中，基膜30A可以在约-20℃至约10℃、约-15℃至约5℃、约-15℃至约0℃或约-15℃至约-10℃的相对较低温度下扩展。基膜30A的扩展是在相对较低的温度下进行的，因为如果基膜30A的扩展在高于10℃的温度下进行，则可能会增加粘合膜20A的破裂。
基膜30A可以扩展约1mm至约9mm、约1.5mm至约7mm、约2mm至约6mm或约3mm至约5mm的长度，但是本发明的构思不限于此。
在相邻的半导体裸片10S之间的沿与基膜30A的顶表面平行的方向的距离“d”可以是基本有规则的。距离“d”可以随基膜30A的横向扩展量而变化。距离“d”可以大于分割线10L的宽度。
在示例性实施方式中，距离“d”可以是大约10μm到大约100μm、大约30μm到大约80μm或者大约50μm到大约70μm，但是本发明的构思不限于此。
为了向半导体衬底10施加横向应力，基膜30A可以使用各种方法沿横向方向进行扩展。例如，在一些实施方式中，半导体衬底10可以在基膜30A的边缘被固定的状态下向上提升。在本示例性实施例中，基膜30A可以与半导体衬底10的提升量成比例地沿横向方向扩展，因此，可以向半导体衬底10施加横向应力。
图5是在其上分割的半导体裸片10W和粘合膜20B发生了翘曲的台面的侧视图。
参照图5，由于各种原因，在半导体裸片10W中可能自发地发生翘曲。在示例性实施方式中，因为随着半导体裸片10W变得很薄，半导体裸片10W的有源表面(即，图5中的顶表面)中的金属线引起的应力的影响会增加，所以可能发生翘曲。
在另一个示例性实施方式中，因为粘合膜20A在基膜30A沿横向方向扩展时不会扩展，所以可能发生翘曲。例如，在基膜30A扩展之前，基膜30A和粘合膜20A可以彼此平坦地结合。然而，因为当基膜30A在水平方向上扩展时，在粘合膜20A的尺寸不变的情况下，基膜30A与粘合膜20A之间的粘合界面中出现了应力，因此，可能出现翘曲。
图6是在其上发生了翘曲的半导体裸片10W和粘合膜20B上方设置有保护膜40的台面的侧视图。
参照图6，保护膜40可以设置成覆盖有翘曲的半导体裸片10W和粘合膜20B。
保护膜40可以不是刚性的，而是可以具有柔性。保护膜40可以容易地将压力从上向下传递。保护膜40可包括聚合物树脂，诸如PE、PP、PET或聚苯乙烯。
可以在保护膜40上方设置将气体喷射到保护膜40上的气体注入***50。可以将气体供应给气体注入***50。气体可以通过形成在气体注入***50的主体52中的喷嘴54向保护膜40排出。
所排出的气体可以向保护膜40施加压力。由于保护膜40具有柔性，所以保护膜40可以容易地将压力传递到位于保护膜40下方的半导体裸片10W和粘合膜20B。特别地，当选择了具有相对高柔性的膜作为保护膜40(例如，可弯曲且非刚性的膜)时，如果所排出的气体向保护膜40施加压力，保护膜40可以与半导体裸片10W的表面紧密接触，因此，压力可以更有效地传递。例如，当选择了具有相对高柔性的膜作为保护膜40且当所排出的气体向保护膜40施加压力时，与选择了具有相对低柔性的膜作为保护膜40时相比，保护膜40可以接触到半导体裸片10W相对较高百分比的表面。例如，当选择了具有相对高柔性的膜作为保护膜40时，那么当通过从气体喷嘴54排出的气体对保护膜40施加压力时，保护膜40可以接触到半导体裸片10W的大约75％或更多比例的表面，而当选择了具有相对低柔性(例如，相对刚性)的膜作为保护膜40时，那么当通过从气体喷嘴54排出的气体对保护膜40施加压力时，保护膜40可以接触到半导体裸片10W的大约50％或更小比例的表面。
喷射的气体可以是空气或化学活性低或惰性的气体，诸如氮气(N2)、二氧化碳(CO2)、氦气(He)、氖气(Ne)或氩气(Ar)。
尽管在图6中保护膜40覆盖半导体裸片10W，但在一些示例性实施方式中，保护膜40可以省略。当省略保护膜40时，由气体注入***50喷射的气体可以直接向半导体裸片10W的顶表面施加压力。
当如图6所示使用保护膜40时，施加到半导体裸片10W的压力分布可以更均匀，并且通过从气体注入***50所喷射的气体，半导体裸片10W和粘合膜20B的翘曲可以减少或减轻。当与图6不同，省略了保护膜40时，分别对应于喷嘴54定位的半导体裸片10W可以受到更高的压力，并且通过从气体注入***50所喷射的气体，半导体裸片10F和粘合膜20B的翘曲可以减少或减轻。然而当与图6不同，省略了保护膜40时，半导体裸片10F和粘合膜20B的翘曲减少百分比可能小于如图6所示使用了保护膜40时的半导体裸片10F和粘合膜20B的翘曲减少百分比。
图7是半导体裸片10F和粘合膜20B的翘曲减轻后的台面的侧视图。
参照图7，半导体裸片10F和粘合膜20B的翘曲可以通过从气体注入***50喷射的气体减少或减轻。因此，可以减少或防止半导体裸片10F和粘合膜20B与基膜30A脱离。
在一些示例性实施方式中，由于从气体注入***50喷射的气体，半导体裸片10F和粘合膜20B可以变得与基膜30A紧密接触。
图8是在其上通过向基膜30A照射UV线来降低或消除粘合膜20B与基膜30A之间的粘合力的台面的侧视图。
参照图8，可以在基膜30A处照射UV线以将半导体裸片10F与基膜30A分离。因为粘合膜20B与基膜30A之间的粘合力被UV线消除或降低，因此半导体裸片10F可以与基膜30A分离。在示例性实施方式中，如上面参考图3所述，粘合剂释放层32中包含的光引发剂可以通过UV线被活化，并引发降低粘合膜20B与基膜30A之间的粘合力的反应。
光引发剂的活化可能在包括氧气的气氛中受阻。例如，即使辐射UV线，由粘合剂释放层32的光引发剂所引发的反应也可以在诸如空气(例如，大气)的包括氧气的气氛中受阻，因此，粘合膜20B与基膜30A之间的粘合力可以保持而不是减少。因此，由于分割线处存在的氧气，所以当在粘合膜20B的边缘与基膜30A脱离的状态(例如，半导体裸片10F的部分脱离的状态)下进行辐射UV线时，与脱离的部分相邻的部分处保持粘合力。有翘曲的半导体裸片10W和粘合膜20B可以在几分钟到几十分钟之后从翘曲中缓解，并且可以与基膜30A完全物理接触。在这种情况下，粘合膜20B在已保持粘合力的部分(即，恰好与由于翘曲而发生脱离之处相邻的部分)处仍然化学地附着到基膜30A。结果，当怀着由于UV辐射而容易分离的期望来拾取半导体裸片10F时，半导体裸片10F可能不能被拾取或者可能由于重新附着的部分而被损坏。
因此，在一些实施例中，只有当在UV辐射之前粘合膜20B与基膜30A完全接触(如图8所示)时，粘合剂释放层32的光引发剂才可以正常地活化。例如，只有当在UV辐射之前粘合膜20B的整个底表面与粘合剂释放层32的顶表面接触并且粘合剂释放层32的整个底表面与基膜30A的顶表面接触(如图8所示)时，粘合剂释放层32的光引发剂才可以正常活化。另外，由于UV辐射导致粘合膜20B与基膜30A接触的整个区域的粘合力降低，因此半导体裸片10F可以在随后的拾取过程中正常且平滑地被拾取。
图9是示出在台面上被拾取并与基膜30A分离的半导体裸片10F的侧视图。
参照图9，当待拾取的半导体裸片10F由针64支撑的同时，夹头62可以真空吸附并提起半导体裸片10F以将半导体裸片10F与基膜30A脱离并且可以将半导体裸片10F移动到期望的位置。
图10A和图10B是用于说明根据本发明构思的示例性实施方式的分割半导体裸片10W的方法的侧视图。
除了从基膜30A下方喷射气体之外，图10A中所例示的实施方式与图6中所例示的基本相同。因此，多余的描述将被省略，不同之处将在下面描述。
可以通过设置在保护膜40上方的第一气体注入***50A将第一气体喷射到半导体裸片10W的顶部。可以通过喷射第一气体将第一压力P1施加到半导体裸片10W的顶部。第一气体可以通过形成在主体52A中的喷嘴54A向半导体裸片10W的顶部喷射。
可以通过设置在基膜30A下方的第二气体注入***50B以与第一气体的喷射方向相反的方向，向半导体裸片10W的底部喷射第二气体。可以通过喷射第二气体将第二压力P2施加到半导体裸片10W的底部。第二气体可以通过形成在主体52B中的喷嘴54B向半导体裸片10W的底部喷射。第一压力P1可以等于或大于第二压力P2。
参照图10B，半导体裸片10F和粘合膜20B的翘曲可以通过分别从第一气体注入***50A和第二气体注入***50B喷射的第一气体和第二气体来减少或减轻。因此，可以减少或防止半导体裸片10F和粘合膜20B与基膜30A脱离。
在一些示例性实施方式中，由于分别从第一气体注入***50A和第二气体注入***50B喷射的第一气体和第二气体，半导体裸片10F和粘合膜20B可以变得与基膜30A紧密接触。
随后的工艺与参考图8和图9描述的工艺相同。因此，多余的描述将被省略。
图11A和图11B是用于说明根据本发明构思的一些示例性实施方式的分割半导体裸片10W的方法的侧视图。
参照图11A，可以设置围绕半导体裸片10W的侧壁72和在半导体裸片10W上方的沿侧壁72上下移动的活塞74。在该示例性实施方式中，保护膜40可以设置在半导体裸片10W的顶部。
侧壁72可以与保护膜40的顶表面紧密接触。例如，侧壁72的整个底表面可以与保护膜40的顶表面接触。由侧壁72、活塞74和保护膜40限定的内部空间可以与侧壁72外部的压力基本相同。在该示例性实施方式中，活塞74可具有高度H1。
参照图11B，活塞74的高度可以减小到高度H2，以增加内部空间中的压力。由于内部空间基本上是密封的，因此当活塞74的高度减小到高度H2时，内部空间中的压力可以增加。例如，随着活塞74的高度减小，内部空间中的压力增大。
当内部空间中的压力增加时，所增加的压力可以通过保护膜40传输到半导体裸片10W，使得半导体裸片10W和粘合膜20B的翘曲可以通过传递的压力减小或减轻。
当不存在保护膜40时，即使内部空间中的压力增加了，半导体裸片10W和粘合膜20B的翘曲也不会减小或减轻。这是因为内部空间中所增加的压力不仅施加到半导体裸片10W的顶表面，而且还施加到与基膜30A脱离的粘合膜20B的部分的底表面。
因此，当使用侧壁72和活塞74时，会需要保护膜40，如图11A和图11B所示。
随后的工艺与参考图8和图9描述的工艺相同。因此，多余的描述将被省略。
当使用根据本发明构思的示例性实施例的、分割半导体裸片的方法和制造半导体封装件的方法时，可以增加器件可靠性并且可以降低失效率。
图12是根据本发明构思的示例性实施方式制造的半导体封装件200的示图。
参照图12，半导体裸片220可以安装在封装衬底210上。半导体裸片220可以是由图9中的夹头62拾取的半导体裸片10F。半导体裸片220可以是闪存、相变随机存取存储器(PRAM)、电阻RAM(PRAM)、铁电RAM(FeRAM)、磁RAM(MRAM)、逻辑器件或控制器，但不限于此。闪存可以是NAND闪存。
多个第一端子212可以形成在封装衬底210中。封装衬底210可以是印刷电路板(PCB)或柔性PCB(FPCB)。
第一端子212可以是凸块焊盘，每个凸块焊盘可以具有与其结合的凸块。第一端子212可以具有单个金属层的结构或者堆叠了多个金属层的结构。第一端子212可以包括铜(Cu)、铝(Al)、镍(Ni)或其中至少两种元素的合金，但是本发明构思不限于此。
半导体裸片220可以包括分别对应于第一端子212的多个第二端子222。每个第二端子222可以通过焊料凸块230连接到相应的一个第一端子212。
本文描述的器件的各种焊盘可以是连接到器件的内部布线和/或逻辑电路的导电端子，并且可以在器件的内部布线和/或内部电路与外部源之间传输信号和/或电源电压。例如，半导体裸片220的凸块焊盘可以电连接到半导体裸片220的集成电路和半导体裸片220所连接的器件，并在两者之间传输电源电压和/或信号。各种焊盘可以设置在器件的外表面上或者附近，并且通常可以具有平坦的表面区域(通常大于它们所连接的内部布线的相应表面区域)，以促进与另一个端子(例如凸块或焊球，和/或外部布线)的连接。
为了验证在通过施加如上所述的压力而减轻翘曲之后照射UV线的方法的效果，测量固定区域并且相对于未使用气体喷射、喷射气体30秒和喷射气体100秒的情况进行比较，比较结果如图13中所示。
空气被作为气体进行喷射。仅按喷射时间来说，喷射气体30秒的情况与喷射气体100秒的情况不同。固定区域是使用基膜中残留的固定痕迹来测量的。
参照图13，针对未使用空气喷射、喷射空气30秒和喷射空气100秒的情况，固定区域表示为相对于半导体裸片区域的百分比。
结果，在未使用空气喷射的情况下固定区域的百分比为约1％，在喷射空气30秒的情况下，固定区域的百分比为约0.7％。另外，在喷射空气100秒的情况下，固定区域的百分比降低至约0.2％。
因此，已经证实，当通过向半导体裸片施加压力来消除半导体裸片的翘曲时，固定区域可以减小，此外，失效率可以减小，并且器件可靠性可以增加。
虽然已经参照本发明的示例性实施方式具体示出和描述了本发明的概念，但是应当理解，在不脱离所附权利要求的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种制造半导体封装件的方法，所述方法包括：
将衬底设置在台面上，所述衬底包括多个半导体裸片和沿分割线的改性层，并且在所述衬底的表面上依次具有粘合膜和基膜，使得所述粘合膜和所述基膜的底表面面向所述台面，所述粘合膜和所述基膜的顶表面远离所述台面，并且所述粘合膜的底表面面向所述基膜的顶表面；
通过沿横向方向对所述衬底施加力，将所述多个半导体裸片彼此分离；
对所述多个半导体裸片中的每一个半导体裸片的顶表面施加气体压力；以及
在对所述多个半导体裸片中的每一个半导体裸片的顶表面施加气体压力之后，向所述粘合膜照射紫外线。
2.根据权利要求1所述的方法，其中，所述改性层是在将激光束照射到所述衬底之后，所述衬底中包含的硅熔化并再固化的区域。
3.根据权利要求1所述的方法，其中，对所述多个半导体裸片中的每一个半导体裸片的顶表面施加所述气体压力的步骤包括：向所述多个半导体裸片中的每一个半导体裸片的顶表面喷射气体。
4.根据权利要求3所述的方法，在分离所述多个半导体裸片的步骤与喷射所述气体的步骤之间，还包括：
安置保护膜以覆盖所述多个半导体裸片。
5.根据权利要求4所述的方法，其中喷射所述气体的步骤包括：在所述保护膜位于所述气体与所述多个半导体裸片之间的情况下，向所述多个半导体裸片喷射所述气体。
6.根据权利要求5所述的方法，其中，在喷射所述气体期间，所喷射的气体使得所述保护膜与所述多个半导体裸片接触，并且所述保护膜将所述气体施加的气体压力传递到所述多个半导体裸片。
7.根据权利要求1所述的方法，其中，对所述多个半导体裸片中的每一个半导体裸片的顶表面施加所述气体压力的步骤包括：
向所述多个半导体裸片的顶表面喷射第一气体；以及
沿与所述第一气体的喷射方向相反的方向，向所述多个半导体裸片的底表面喷射第二气体，并且
由所述第一气体施加到所述多个半导体裸片的顶表面的第一气体压力等于或大于由所述第二气体施加到所述多个半导体裸片的底表面的第二气体压力。
8.根据权利要求1所述的方法，其中，对所述多个半导体裸片中的每一个半导体裸片的顶表面施加所述气体压力的步骤包括：
在所述台面处设置侧壁和活塞，所述侧壁围绕所述衬底，并且所述活塞能够在所述衬底上方沿所述侧壁上下移动；以及
通过使所述活塞靠近所述衬底，将所述气体压力施加到所述多个半导体裸片。
9.根据权利要求8所述的方法，还包括：
在将所述气体压力施加到所述多个半导体裸片之前，在所述活塞与所述多个半导体裸片之间安置保护膜，以覆盖所述多个半导体裸片。
10.根据权利要求1所述的方法，其中，分离所述多个半导体裸片的步骤包括沿横向方向扩展所述基膜。
11.根据权利要求10所述的方法，其中，通过所述基膜沿横向方向的扩展，将所述多个半导体裸片沿横向方向彼此分离预定的距离。
12.根据权利要求11所述的方法，其中，由于在所述多个半导体裸片和所述粘合膜中自发发生翘曲，所以通过所述多个半导体裸片的分离而被分离的所述粘合膜和所述多个半导体裸片从所述基膜部分地脱离，而通过施加所述气体压力，减少或减轻所述多个半导体裸片和所述粘合膜从所述基膜的脱离。
13.根据权利要求1所述的方法，其中，施加所述气体压力的步骤是在氮气气氛或惰性气体气氛中进行的。
14.一种分割多个半导体裸片以制造半导体封装件的方法，所述方法包括：
通过沿横向方向对衬底施加力，将所述衬底中的所述多个半导体裸片彼此分离，所述衬底包括沿分割线的改性层和还未彼此分离的所述多个半导体裸片；
在所述分离之后，用保护膜覆盖所述多个半导体裸片；以及
将气体压力施加到所述保护膜的顶表面，以将所述气体压力施加到所述多个半导体裸片。
15.根据权利要求14所述的方法，其中，在施加所述气体压力期间，通过施加到所述多个半导体裸片的所述气体压力，减少或消除了通过所述多个半导体裸片的分离而被分离的所述多个半导体裸片中自发地发生的翘曲。
16.根据权利要求15所述的方法，还包括：
在分离所述多个半导体裸片的步骤之前，将粘合膜附着到所述衬底的表面；以及
在将所述气体压力施加到所述保护膜的顶表面的步骤之后，将紫外线照射到所述粘合膜。
17.根据权利要求14所述的方法，其中，所述保护膜是柔性膜，其会与所述多个半导体裸片的顶表面和侧表面接触。
18.一种分割多个半导体裸片以制造半导体封装件的方法，所述方法包括：
沿衬底的分割线形成改性层，所述衬底包括未彼此分离的多个半导体裸片；
将粘合膜和基膜依次附着在所述衬底的表面上，使得所述粘合膜的底表面面向所述基膜的顶表面；
通过沿横向方向对所述衬底施加力，将所述多个半导体裸片彼此分离；
对所述多个半导体裸片施加气体压力，以减少或消除在分离所述多个半导体裸片时所分离出的所述多个半导体裸片中自发地发生的翘曲；
在向所述多个半导体裸片施加所述气体压力之后，向所述粘合膜照射紫外线；以及
将所述粘合膜与所述基膜分离。
19.根据权利要求18所述的方法，其中，施加所述气体压力的步骤包括：向所述多个半导体裸片喷射气体。
20.根据权利要求18所述的方法，其中，形成所述改性层包括：向所述衬底照射激光束。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114228020A (zh) * 2021-12-14 2022-03-25 中国科学院大连化学物理研究所 水电解复合膜批量制备用ptfe膜自动贴合方式及装置

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030134450A1 (en) * 2002-01-09 2003-07-17 Lee Teck Kheng Elimination of RDL using tape base flip chip on flex for die stacking
JP2003332267A (ja) * 2002-05-09 2003-11-21 Lintec Corp 半導体ウエハの加工方法
KR20050062886A (ko) * 2003-12-19 2005-06-28 삼성전자주식회사 웨이퍼상의 개별 칩 분리 방법
JP2005322724A (ja) * 2004-05-07 2005-11-17 Nitto Denko Corp 被着物の加熱剥離方法及び被着物加熱剥離装置
JP2007184328A (ja) * 2006-01-04 2007-07-19 Nsk Ltd 露光装置
US20090004781A1 (en) * 2007-06-28 2009-01-01 Chien-Ko Liao Method of fabricating a semiconductor die having a redistribution layer
CN101821833A (zh) * 2007-10-09 2010-09-01 日立化成工业株式会社 带粘接膜半导体芯片的制造方法及用于该制造方法的半导体用粘接膜、以及半导体装置的制造方法
WO2012053268A1 (ja) * 2010-10-19 2012-04-26 リンテック株式会社 シート貼付装置および貼付方法
TW201327736A (zh) * 2011-12-16 2013-07-01 Ableprint Technology Co Ltd 利用氣體充壓以抑制載板翹曲的載板固定方法
US20140004685A1 (en) * 2012-06-29 2014-01-02 Mohammad Kamruzzaman CHOWDHURY Laser and plasma etch wafer dicing with a double sided uv-curable adhesive film
CN104681451A (zh) * 2013-12-02 2015-06-03 马克西姆综合产品公司 用于基片和裸片之间的粘合剂控制的方法
CN106684016A (zh) * 2015-11-11 2017-05-17 三星电子株式会社 层叠装置和制造半导体器件的***
US20170323856A1 (en) * 2016-05-09 2017-11-09 AbleGo Technology Co., Ltd. Method for suppressing material warpage by means of pressure difference
US20190088559A1 (en) * 2016-03-30 2019-03-21 Mitsui Chemicals Tohcello, Inc. Method for manufacturing semiconductor device

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3538070B2 (ja) * 1999-07-08 2004-06-14 株式会社東芝 半導体装置の製造方法
JP4441923B2 (ja) * 2003-05-23 2010-03-31 株式会社東京精密 板状部材の分割方法及び分割装置
JP2006049591A (ja) 2004-08-05 2006-02-16 Disco Abrasive Syst Ltd ウエーハに貼着された接着フィルムの破断方法および破断装置
JP2006229021A (ja) 2005-02-18 2006-08-31 Disco Abrasive Syst Ltd ウエーハの分割方法
JP4552791B2 (ja) 2005-07-20 2010-09-29 セイコーエプソン株式会社 基板分割方法
JP2007067278A (ja) 2005-09-01 2007-03-15 Tokyo Seimitsu Co Ltd エキスパンド方法及びエキスパンド装置
JP4717085B2 (ja) * 2008-01-18 2011-07-06 日東電工株式会社 ダイシング・ダイボンドフィルム
JP2009272503A (ja) 2008-05-09 2009-11-19 Disco Abrasive Syst Ltd フィルム状接着剤の破断装置及び破断方法
JP5155030B2 (ja) * 2008-06-13 2013-02-27 株式会社ディスコ 光デバイスウエーハの分割方法
JP2010129607A (ja) * 2008-11-25 2010-06-10 Nitto Denko Corp ダイシング用表面保護テープ及びダイシング用表面保護テープの剥離除去方法
JP5253996B2 (ja) 2008-12-26 2013-07-31 株式会社ディスコ ワーク分割方法およびテープ拡張装置
JP2013021105A (ja) * 2011-07-11 2013-01-31 Nitto Denko Corp ダイシング用粘着シート、及び、ダイシング用粘着シートを用いた半導体装置の製造方法
JP2013207170A (ja) 2012-03-29 2013-10-07 Disco Abrasive Syst Ltd デバイスウェーハの分割方法
JP5943727B2 (ja) 2012-06-12 2016-07-05 株式会社ディスコ 接着フィルムの破断方法
US9034733B2 (en) 2012-08-20 2015-05-19 Semiconductor Components Industries, Llc Semiconductor die singulation method
US10008405B2 (en) 2012-12-26 2018-06-26 Hitachi Chemical Company, Ltd Expansion method, method for manufacturing semiconductor device, and semiconductor device
JP6411142B2 (ja) * 2014-09-09 2018-10-24 株式会社ディスコ 保護被膜の被覆方法
KR20170122185A (ko) * 2015-11-09 2017-11-03 후루카와 덴키 고교 가부시키가이샤 반도체 칩의 제조방법 및 이것에 이용하는 마스크 일체형 표면 보호 테이프
TWI783910B (zh) * 2016-01-15 2022-11-21 荷蘭商庫力克及索發荷蘭公司 放置超小或超薄之離散組件
JP6671794B2 (ja) * 2016-05-11 2020-03-25 株式会社ディスコ ウェーハの加工方法
JP6524553B2 (ja) * 2016-05-30 2019-06-05 パナソニックＩｐマネジメント株式会社 素子チップの製造方法

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030134450A1 (en) * 2002-01-09 2003-07-17 Lee Teck Kheng Elimination of RDL using tape base flip chip on flex for die stacking
JP2003332267A (ja) * 2002-05-09 2003-11-21 Lintec Corp 半導体ウエハの加工方法
KR20050062886A (ko) * 2003-12-19 2005-06-28 삼성전자주식회사 웨이퍼상의 개별 칩 분리 방법
JP2005322724A (ja) * 2004-05-07 2005-11-17 Nitto Denko Corp 被着物の加熱剥離方法及び被着物加熱剥離装置
JP2007184328A (ja) * 2006-01-04 2007-07-19 Nsk Ltd 露光装置
US20090004781A1 (en) * 2007-06-28 2009-01-01 Chien-Ko Liao Method of fabricating a semiconductor die having a redistribution layer
CN101821833A (zh) * 2007-10-09 2010-09-01 日立化成工业株式会社 带粘接膜半导体芯片的制造方法及用于该制造方法的半导体用粘接膜、以及半导体装置的制造方法
WO2012053268A1 (ja) * 2010-10-19 2012-04-26 リンテック株式会社 シート貼付装置および貼付方法
TW201327736A (zh) * 2011-12-16 2013-07-01 Ableprint Technology Co Ltd 利用氣體充壓以抑制載板翹曲的載板固定方法
US20140004685A1 (en) * 2012-06-29 2014-01-02 Mohammad Kamruzzaman CHOWDHURY Laser and plasma etch wafer dicing with a double sided uv-curable adhesive film
CN104681451A (zh) * 2013-12-02 2015-06-03 马克西姆综合产品公司 用于基片和裸片之间的粘合剂控制的方法
CN106684016A (zh) * 2015-11-11 2017-05-17 三星电子株式会社 层叠装置和制造半导体器件的***
US20190088559A1 (en) * 2016-03-30 2019-03-21 Mitsui Chemicals Tohcello, Inc. Method for manufacturing semiconductor device
US20170323856A1 (en) * 2016-05-09 2017-11-09 AbleGo Technology Co., Ltd. Method for suppressing material warpage by means of pressure difference
CN107359140A (zh) * 2016-05-09 2017-11-17 印鋐科技有限公司 以压差法抑制材料翘曲的方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114228020A (zh) * 2021-12-14 2022-03-25 中国科学院大连化学物理研究所 水电解复合膜批量制备用ptfe膜自动贴合方式及装置

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